KR20000023520A - 내부의 링형 게이트를 구비한 버티컬 전계 효과트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 버티컬 MOS 트랜지스터는 트렌치내에 배치된 게이트를 특징으로 한다. 채널, 소오스 및 드레인이 기판에서 트렌치 벽에 배치된다. 게이트는 드레인 단자를 링형으로 둘러싼다. 드레인 단자는 기판 표면으로부터 트렌치 바닥에 배치된 드레인까지 연장된다. 게이트의 형성시 경사 주입에 의해 기판상에서 상이한 폭의 트렌치로 상이한 채널 길이를 가진 버티컬 트랜지스터가 제조될 수 있다.
Description
본 발명은 내부의 링형 게이트를 구비한 버티컬 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
집적 회로에서 높은 집적 밀도에 대한 요구는 전계 효과 트랜지스터에서 특히 게이트 길이의 감소를 의미한다. 예컨대, 0.5 내지 0.2μm 및 그 이하의 게이트 길이에서 이것은 짧은 채널 효과의 현저한 증대를 야기시킨다:
1) 짧은 채널 효과(short channel effect): 소오스 및 드레인 영역의 공간전하 영역의 강력한 영향은 한계 전압(Uth)을 감소시킨다.
2) 좁은 채널 효과(narrow width effect): 채널 폭에 비해 커진, 방사상 공간 전하를 가진 채널 가장자리 영역의 크기는 (Uth)를 증가시킨다.
3) 펀치 스루 효과(punch through effect): 보다 짧은 게이트 길이에서 발생하는, 드레인 및 소오스 영역으로부터 채널로 뻗은 공간 전하 영역의 중첩은 채널에서 전위 배리어의 분해를 증가시킨다. 따라서, 한계 전압 미만의 누설 전류의 급상승 및 보다 열악한 온/오프 전류 특성이 나타난다. 누설 전류 밀도를 적게 유지하기 위해, 게이트 산화물 두께가 감소되어야 한다. 이것은 재차 전압 강도, 트랜지스터의 수명 및 전류 수용 능력에 부정적으로 작용한다.
높은 집적 밀도에도 불구하고 짧은 채널 효과를 피하기 위해, 버티컬 전계 효과 트랜지스터가 공지되어 있다. 즉, 채널이 기판 표면에 대해 수직으로 배치된다. 따라서, 수평의 공간이 증가되지 않으면서 보다 긴 게이트 길이가 가능해진다. 이러한 버티컬 트랜지스터의 예는 소위 서라운딩 게이트 트랜지스터이다. 서라운딩 게이트 트랜지스터에서는 버티컬 채널의 모든 측면이 하나의 게이트에 의해 둘러 싸인다. 이러한 SGT-트랜지스터는 K. Sunoushi의 논문, IEDM 98-23, 2.1.1.에 공지되어 있다. 여기서, 게이트는 채널의 총 4개의 측면을 제어한다. 여기서는 채널내에서 낮은 전하 캐리어 이동도가 단점이다. 낮은 전하 캐리어 이동도는 트랜지스터의 전기적 특성을 저하시킨다.
집적 회로에서는 일반적으로 상이한 전기적 특성을 가진 트랜지스터가 필요하다. 즉, 상이한 채널 길이를 가진 트랜지스터가 형성되어야 한다. 버티컬 트랜지스터의 공지된 제조 방법은 각각의 채널 길이에 대해 부가의 마스크 평면을 사용하기 때문에, 매우 복잡하다.
본 발명의 목적은 개선된 전기적 특성을 가진 버티컬 전계 효과 트랜지스터를 제공하는 것이다. 본 발명의 또다른 목적은 부가의 마스크 평면을 사용하지 않으면서 상이한 채널 길이를 가진 트랜지스터의 제조를 가능하게 하는 제조 방법을 제공하는 것이다.
도 1 내지 9는 트랜지스터의 제조를 나타내기 위한 반도체 기판의 횡단면도.
도 10은 기판의 개략적인 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 트렌치
3: 보호층 5: 드레인 영역
6: 도핑된 영역 7, 12: 절연층
9: 소오스 영역 10: 채널 영역
11: 게이트 유전체 13: 게이트
14: 절연체 16: 도전층
상기 목적은 청구항 제 1항의 특징을 가진 트랜지스터 및 청구항 제 8항의 특징을 가진 제조 방법에 의해 달성된다.
본 발명에 따른 트랜지스터에서는 소오스, 드레인 및 채널이 반도체 기판내에서 트렌치의 측벽에 배치된다. 트렌치 벽은 절연된다. 즉, 게이트 유전체가 트렌치 벽의 중간 영역상에 배치되고, 상부 절연층 또는 하부 절연층이 상부 영역 또는 하부 영역(즉, 소오스 영역 또는 드레인 영역)상에 배치된다. 게이트는 주머니형으로 형성된 트렌치의 내부에 놓인다. 드레인은 링형으로 트랜지스터 트렌치의둘레에 그리고 트렌치의 바닥에 형성된다. 게이트는 전체 트렌치를 채우지 않고, 기판 표면으로부터 트렌치 바닥에 까지 이르는 드레인 단자를 링형으로 둘러싼다. 게이트와 드레인 단자이 사이에는 절연체가 제공된다.
소오스 영역은 트렌치 벽의 마주 놓인 장소에서 바람직하게는 2개의 부분 영역으로 형성된다. 2개의 부분 영역은 적합한 방식으로 서로 도전 접속된다. 따라서, 채널의 2개의 부분 영역은 마주 놓인 트렌치 벽에 배치된다. 원형 횡단면을 가진 트렌치에서는 채널 및 소오스도 링형으로 트렌치의 전체 둘레로 연장될 수 있다.
상부 및 하부 절연층은 바람직하게는 게이트 유전체 보다 큰 층 두께를 가지므로, 게이트와 소오스 영역 또는 드레인 영역 사이의 효과적인 절연이 보장된다. 즉, 게이트 용량이 최소화된다. 또다른 장점은 게이트-소오스 용량 및 게이트-드레인 용량이 리소그래피와 무관하다는 것인데, 그 이유는 소위 절연층이 소오스 영역 또는 드레인 영역에 대해 자기 정렬되도록 형성되기 때문이다.
게이트 전극의 작은 장소 필요(≥1F2, 상기 식에서 F는 최소 구조물 크기임)는 이러한 트랜지스터의 높은 집적 밀도를 가능하게 한다. 트랜지스터 채널이 단결정 기판으로 이루어지기 때문에, 이러한 트랜지스터는 긴 수명, 높은 전압 강도 및 전하 캐리어의 높은 이동도와 같은 양호한 전기적 특성을 갖는다.
트랜지스터의 제조 방법에서는 하나의 마스크를 이용해서 먼저 트랜지스터에 필요한 깊이 및 미리 선택된 횡단면을 가진 트렌치가 제조되고, 하부 영역의, 즉 트렌치 바닥 근처의 트렌치 벽 및 트렌치 바닥을 노출시키는 보호층이 트렌치 벽에 제조된다. 트랜지스터 트렌치의 전체 둘레로 연장된, 트렌치 벽의 노출 부분 및 트렌치 바닥은 반도체 기판과 반대 도전 타입의 도펀트로 도핑된다. 이로 인해, 트렌치의 하부 영역 둘레로 링형으로 연장되며 트렌치 바닥에서 끝나는 드레인 영역이 형성된다. 보호층은 도핑 마스크로 사용된다. 적합한 도핑 방법은 특히 플라즈마 침지 주입, 또는 커버링 도핑이 있다. 노출된 벽상에 그리고 트렌치 바닥에 하부 절연층이 형성된다. 보호층 또는 보호층의 여전히 남아있는 부분이 제거된다.
소오스 영역을 형성하기 위해, 노출된 트렌치 벽의 상부 영역내로 경사 주입이 이루어진다. 트렌치 폭과 주입 각에 의해, 트렌치 벽이 어느 깊이까지 도핑되어야 하는지, 그리고 그에 따라 어떤 채널 길이(트렌치 벽의 주입되지 않은 중간 영역)가 남는지가 결정된다. 미리 정해진 깊이 및 상이한 폭을 가진 트렌치가 기판상에 형성되면, 부가의 마스크(예컨대, 부가의 소오스 주입 또는 채널 주입을 위한) 없이 상이한 채널 길이를 가진 트랜지스터가 제조될 수 있다.
소오스 주입은 트렌치 벽의 2개의 마주 놓인 부분에서 동일한 각으로 이루어진다. 이 경우, 형성된 영역은 적합한 방식으로 전기 접속되어야 한다. 원형 횡단면을 가진 트렌치에서는 링형 소오스 영역이 상부 트렌치 벽의 모든 측면내로 주입에 의해 형성될 수 있다.
바람직하게는, 적합한 도펀트가 주입되는 소오스 주입과 동시에, 산소가 트렌치 벽의 상부 영역으로 주입된다. 경사 주입 후에, 게이트 유전체 및 상부 절연층이 형성된다. 바람직하게는 열 산화가 수행된다. 주입된 산소가 매립됨으로써, 상부 절연층이 게이트 산화물 보다 두꺼워진다.
바람직하게는 트렌치를 채우지 않는 도핑된 폴리실리콘 층의 디포지션, 및 후속하는 비등방성 에칭에 의해, 게이트가 트렌치의 내부에 제조된다. 게이트의 노출된 표면상에는 절연층이 형성된다. 트렌치 바닥에서 드레인 영역이 노출되고, 트렌치는 드레인 단자를 형성하기 위해 도전층으로 채워진다.
바람직하게는 특히 질화실리콘/산화실리콘/질화실리콘으로 이루어진 3중 층이 보호층으로서 사용된다. 상기 3중 층은 트렌치 벽 및 트렌치 바닥에 제공된다. 그리고 나서, 상부 질화물층이 비등방성으로 그리고 선택적으로 에칭된 다음, 노출된 산화물이 등방성으로 제거되고, 끝으로 질화물이 등방성으로 그리고 선택적으로 에칭된다. 그 경우, 트렌치 벽의 상부 및 중간 영역에서 질화물/산화물-2중 층, 하부 벽 영역 및 트렌치 바닥이 노출된다.
기판 표면에서 게이트 콘택은 게이트의 스페이서 에칭시 나중의 게이트 콘택의 영역이 마스킹됨으로써, 여기에 (폴리실리콘) 섬이 남는 방식으로, 바람직하게는 트렌치의 한 측면에서만 이루어진다.
기판 표면에서 소오스 콘택은 드레인 영역의 도핑시 동시에 트렌치에 관련한 기판 표면의 한 영역이 도핑됨으로써 제조된다. 상기 영역은 트렌치 벽에서 고유의 소오스 영역과 접속되고 전기 단자로서 사용될 수 있다. 또한, 상기 영역은 트렌치 벽의 마주 놓인 부분에서 주입된 2개의 소오스 영역을 단락시킬 수 있다.
드레인 단자는 자기 정렬되는 프로세스 제어에 의해 형성된다. 그것의 콘택면은 채널 길이의 감소(즉, 채널 폭의 증가)에 따라 증가된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1: 통상의 트렌치 마스크를 이용해서 Si-반도체 기판(1)(p-도핑됨)내에 트렌치(2)가 에칭된다. 트렌치는 긴 또는 직사각형 횡단면을 가질 수 있으며, 직경 또는 측면 길이가 큰 범위로(≥F)로 변동될 수 있다. 동일한 기판내의 여러 트렌치가 상이한 채널 길이를 형성하기 위해 상이한 직경 또는 측면 길이로 형성될 수 있다. 트렌치의 깊이는 0.6 - 1.5μm의 범위에 놓일 수 있다. 트렌치는 일치하는 디포지션에 의해 형성된 질화 실리콘(3a), 산화 실리콘(3b) 및 질화 실리콘(3c)으로 이루어진 층 시퀀스(3)로 커버된다. 기판 표면상에서 상기 층 시퀀스가 바람직하게는 CMP-단계(chemical mechanical polishing)에 의해 다시 제거된다. 층 두께는 바람직하게는 각각 10-80nm의 범위에 놓인다. 그리고 나서, 기판 표면상에 부가의 층(4), 특히 약 100-400 nm 두께를 가진 산화물층이 제공된다. 상기 산화물층(4)은 트렌치 및 트렌치의 주변에서 다시 제거된다.
도 2: 먼저 상부의 질화물층(3c)이 비등방성으로 산화물층에 대해 선택적으로 에칭된 다음, 노출된 산화물(3b)이 등방성 에칭 공정에 의해 질화물(3c) 및 (3a)에 대해 선택적으로 제거된다. 상기 산화물 에칭 공정에서 산화물층(4)이 약간 얇아진다. 끝으로 등방성 질화물 에칭에 의해 산화물(3b)에 대해 선택적으로 측벽에서 커버링 질화물(3c)이 그리고 트렌치 바닥에서 노출된 기본 질화물(3a)이 제거된다. 그로 인해, 트렌치 벽의 하부 영역 및 바닥을 노출시키는 보호층(3)(산화물(3b) 및 기본 질화물(3a)로 이루어짐)이 형성된다. 노출된 트렌치 벽의 수직 폭은 대략 보호층 또는 최초의 3중 층의 두께에 상응한다. 보호층(3)은 드레인의 도핑을 위한 마스크로 사용된다. 바람직하게는 n-도전 도펀트의 이온에 의한 플라즈마 침지 주입이 사용된다. 이로 인해, 트렌치 바닥에 그리고 트렌치 벽의 하부 영역에 드레인 영역(5)이 형성된다. 전체적으로 드레인 영역이 하부 트렌치 영역을 포함한다. 동시에, 드렌치에 인접하게 기판 표면에 n-도핑된 영역(6)이 형성된다. 상기 영역(6)은 나중에 소오스 영역에 대한 단자로서 사용될 수 있다. 상기 도핑된 영역(6)의 크기는 부가의 층(4)내의 개구에 의해 정해진다.
도 3: 트렌치 벽에 있는 산화물층(3b)이 제거되고 열 산화가 수행된다. 이 때 트렌치의 하부 영역에 하부 절연층(7)이 형성된다. 상기 하부 절연층(7)은 여기서 트렌치 벽 및 트렌치 바닥을 커버한다. 하부 절연층(7)의 두께는 30 - 100nm의 범위에 놓인다. 동시에, 도핑된 영역(6)상에서 기판 표면에 산화물(8)이 형성된다. 벽에서 상부 및 중간 트렌치 영역에는 산화물이 형성되지 않는데, 그 이유는 질화물층(3a)이 여기서는 산화 마스크로서 작용하기 때문이다.
도 4: 나머지 질화물층(3a)이 제거된다. n-도핑된 이온이 트렌치 벽의 상부 영역내로 주입된다. 트렌치 벽의 2개의 마주 놓인 부분(측면)이 동일한 트렌치 깊이까지 주입된다. 이로 인해 형성되는 소오스-영역(9)(여기서는 2개의 부분 영역으로 이루어짐)의 수직 폭은 주입 각 및 트렌치 폭에 의해 미리 주어진다. 트렌치의 폭이 상이할 때 각각의 소오스 영역이 상이한 깊이로 트렌치에 이르므로, 트렌치 벽의 남아있는 중간 영역(10), 즉 기판의 도핑을 가지며 트랜지스터의 채널 영역을 형성하는 중간 영역(10)은 상이한 길이(기판 표면에 대해 수직으로)를 갖는다. 따라서, 단 한번의 경사 주입에 의해 (경우에 따라 마주 놓인 트렌치 벽에) 상이한 채널 길이(10)가 형성될 수 있다. 도펀트와 동시에, - 동일한 주입 각으로- 산소가 주입될 수 있다. 상기 산소는 트렌치 벽내로 매립된다. 그것의 주입 에너지는 그것이 벽 표면 근처에 남도록 선택된다.
도 5: 산화 단계에 의해 트렌치 벽의 중간 영역에 게이트 산화물(11)이 형성되고, 트렌치 벽의 상부 영역에는 상부 절연층(12)이 형성된다. 주입된 산소의 매립에 의해 상부 절연층이 게이트 산화물 보다 더 두껍다. 프로세스 조건에 따라 도핑된 영역(6)에 배치된 산화물(8)이 두꺼워진다.
도 6: 그리고 나서, 게이트 물질로서 적합한 도전층(13), 특히 도핑된 폴리실리콘이 완전 평면으로 제공된다. 층 두께는 트렌치가 채워지지 않도록 선택된다.
도 7: 폴리실리콘(13)이 비등방성으로 에칭됨으로써, 트렌치 바닥에서 하부 절연층(7)이 노출되고 트렌치 벽에 링형 폴리실리콘 스페이서(13)가 남는다. 상기 스페이서(13)는 게이트를 형성한다. 바람직하게는 스페이서 에칭시 트렌치의 일부 및 그것에 인접한 기판 표면 영역이 마스크에 의해 커버됨으로써, 여기서도 폴리실리콘(13)이 남아, 게이트용 단자로 사용될 수 있다. 그리고 나서, 게이트(13)상에 질화물층(14)이 절연체로서 완전 평면으로 디포짓된다. 기판 표면상에서 상기 질화물이 CMP에 의해 다시 제거된다. 게이트 단자가 이전에 오목하게 형성되었다면, 예컨대 CMP가 사용될 수 있다.
도 8: 전체 장치가 산화 처리되며, 이로 인해 기판 표면상에 하부 절연층(7) 보다 두꺼운 산화물(15)이 형성된다. 질화물(14)은 산화 마스크로 작용한다. 그리고 나서, 질화물이 비등방성 에칭됨으로써, 트렌치 바닥에서 하부 절연층(7)이 노출된다.
도 9: 트렌치 바닥에서 드레인 영역(5)의 일부가 노출될 때까지, 비등방성의, 바람직하게는 완전 평면의 산화물 에칭이 수행된다. 기판 표면상에는 여전히 산화물층(15)의 나머지 두께가 남는다. 상기 산화물층에는 도핑된 영역(6)위의 소오스 영역의 단자를 위한 콘택 홀 및 게이트 단자(참고: 도 10)를 위한 콘택 홀이 에칭된다. 콘택 홀내의 콘택 저항을 감소시키기 위한 콘택 주입이 이루어지고, 이로 인해, 도시된 영역(5')이 형성된다. 끝으로, 도전층(16) 또는 적합한 금속이 제공되고, 이것에 의해 소오스, 드레인 및 게이트에 대한 콘택이 형성된다.
도 10: 도핑된 영역(6), 폴리실리콘(13) 및 소오스, 드레인 및 게이트용 단자(S), (D) 및 (G)의 위치가 기판 표면의 평면도에 개략적으로 도시된다. 도 1 내지 9의 단면은 선 A-A을 따른다.
본 발명에 의해, 개선된 전기적 특성을 가진 버티컬 전계 효과 트랜지스터가 제공된다. 또한, 본 발명에 따른 제조 방법에 의해, 부가의 마스크 평면을 사용하지 않으면서 상이한 채널 길이를 가진 트랜지스터가 제조될 수 있다.
Claims (16)
- 반도체 기판(1)내의 버티컬 MOS 트랜지스터에 있어서,- 기판이 기판 표면으로부터 일정한 깊이로 연장된 트렌치(2)를 포함하며,- 드레인 영역(5)이 반도체 기판(1)내의 도핑된 영역으로부터 트렌치 바닥 및 트렌치 벽의 하부 영역으로 전체 둘레에 걸쳐 형성되고,- 소오스 영역(9)이 반도체 기판의 도핑된 영역으로부터 트렌치의 상부 영역에 있는 트렌치 벽으로 형성되며,- 채널 영역(10)이 반도체 기판의 한 영역으로부터 트렌치의 중간 영역에 있는 트렌치 벽으로 형성되고,- 게이트(13)가 트렌치(2)의 내부에 배치되고 상부 절연층(12) 또는 하부 절연층(7)에 의해 소오스 영역 또는 드레인 영역으로부터 그리고 게이트 유전체(11)에 의해 채널 영역으로부터 절연되며,- 게이트(13)가 기판 표면으로부터 드레인 영역(5)으로 연장된, 게이트로부터 절연된 드레인 단자(16)을 링형으로 둘러싸는 것을 특징으로 하는 트랜지스터.
- 제 1항에 있어서, 상부 절연층(12) 및 하부 절연층(7) 및 게이트 유전체(11)가 열 산화실리콘으로 이루어지는 것을 특징으로 하는 트랜지스터.
- 제 1항 또는 2항에 있어서, 드레인 단자가 질화실리콘층(14)에 의해 게이트로부터 절연되는 것을 특징으로 하는 트랜지스터.
- 제 1항 또는 2항에 있어서, 소오스 영역이 그것에 접속된 도핑된 영역(6)을 통해 기판 표면에 접속될 수 있는 것을 특징으로 하는 트랜지스터.
- 제 1항 또는 2항에 있어서, 소오스 영역(9)이 트렌치 벽의 마주 놓인 장소에 2개의 부분 영역을 가지며, 상기 부분 영역은 서로 도전 접속되는 것을 특징으로 하는 트랜지스터.
- 제 1항 또는 2항에 있어서, 채널 길이가 트렌치(2)의 폭에 의해 세팅될 수 있는 것을 특징으로 하는 트랜지스터.
- 제 1항 또는 2항에 있어서, 트렌치(2)가 원형 횡단면을 가지며 소오스 영역(9) 및 채널 영역(10)이 트렌치를 링형으로 둘러싸는 것을 특징으로 하는 트랜지스터.
- - 반도체 기판(1)내에 트렌치(2)를 형성하는 단계,- 하부 트렌치 영역 및 트렌치 바닥에서 트렌치 벽을 노출시키는 보호층(3)을 트렌치 벽에 형성하는 단계,- 노출된 트렌치 벽 및 트렌치 바닥의 도핑 및 보호층(3)의 제거에 의해 드레인 영역(5)을 형성하는 단계,- 드레인 영역상에 하부 절연층(7)을 형성하는 단계,- 트렌치 벽의 상부 영역내로 경사 주입에 의해 소오스 영역(9)을 형성하는 단계,- 트렌치 벽상에 게이트 유전체(11)를 그리고 소오스 영역상에 상부 절연층(12)을 형성하는 단계,- 트렌치를 채우지 않는 게이트(13)를 트렌치 벽상에 형성하는 단계,- 게이트상에 절연체(14)를 형성하는 단계,- 드레인 단자를 형성하기 위해 트렌치 바닥을 노출시키고 도전층(16)으로 트렌치를 채우는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 8항에 있어서,- 보호층(3)을 형성하기 위해 다수의 부분층(3a, 3b, 3c)이 트렌치의 벽 및 바닥에 제공되고,- 최상부의 부분층(3c)이 비등방성 에칭에 의해 트렌치 바닥에서 제거되며,- 그 아래 놓인 부분층(3b, 3c)이 등방성 에칭에 의해 트렌치 바닥에서 그리고 트렌치 벽의 하부 영역에서 제거되는 것을 특징으로 하는 제조 방법.
- 제 9항에 있어서, 보호층이 질화실리콘/산화실리콘/질화실리콘으로 구성된 3중 층으로 이루어지는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 트렌치 바닥상에 드레인 영역(5)을 완성한 후 그리고 보호층(3)의 완전한 제거 전에, 열 산화물이 하부 절연층으로서 형성되는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 트랜지스터의 채널 길이가 소오스 영역(9)의 형성시 주입 각에 의해 및/또는 트렌치 폭에 의해 세팅되는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 상부 절연층(12)을 형성하기 위해 소오스 영역의 주입시 산소가 주입되는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 소오스 영역(9)에 접속되며 소오스 영역에 대한 단자로 사용되는 도핑된 영역(6)이 기판 표면에 그리고 트렌치에 형성되는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 소오스 영역을 형성하기 위해, 상부 트렌치 벽의 2개의 마주 놓인 영역에서 동일한 각으로 주입이 이루어지는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 10항 중 어느 한 항에 있어서, 트렌치가 원형 횡단면으로 형성되고 소오스 영역을 형성하기 위해 상부 트렌치 벽의 링형 영역이 주입되는 것을 특징으로 하는 제조 방법.
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Legal Events
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| GRNT | Written decision to grant | ||
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