JPH05136407A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05136407A JPH05136407A JP4114760A JP11476092A JPH05136407A JP H05136407 A JPH05136407 A JP H05136407A JP 4114760 A JP4114760 A JP 4114760A JP 11476092 A JP11476092 A JP 11476092A JP H05136407 A JPH05136407 A JP H05136407A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】
【目的】 サイドウォールスペーサ状にゲート電極を形
成する縦型のＭＯＳ型電界効果トランジスタを、微細化
にともなうトランジスタ特性の劣化を生じることなく形
成する。 【構成】 ゲート電極３６をサイドウォールスペーサ状
に自己整合的に形成する活性層３３の開口３２の形状
を、円柱状あるいは楕円柱状にすることにより、チャネ
ル領域が曲面状になるため、ゲート電極３６の幅が一定
の場合に比較的大きな面積が確保される。その結果、微
細化にともなうナロー効果によるしきい値電圧の増加を
抑制することができる。
成する縦型のＭＯＳ型電界効果トランジスタを、微細化
にともなうトランジスタ特性の劣化を生じることなく形
成する。 【構成】 ゲート電極３６をサイドウォールスペーサ状
に自己整合的に形成する活性層３３の開口３２の形状
を、円柱状あるいは楕円柱状にすることにより、チャネ
ル領域が曲面状になるため、ゲート電極３６の幅が一定
の場合に比較的大きな面積が確保される。その結果、微
細化にともなうナロー効果によるしきい値電圧の増加を
抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、半導体基板上にエピタキシャル
成長によって形成した活性層パターンの段差部にゲート
電極を形成する、縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置の構造およ
びその製造方法に関するものである。
製造方法に関し、特に、半導体基板上にエピタキシャル
成長によって形成した活性層パターンの段差部にゲート
電極を形成する、縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置の構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ型半導体集積回路装置の高
集積化が進み、それを構成するＭＯＳ型電界効果トラン
ジスタのチャネル長が極度に短縮され、かつチャネル幅
（トランジスタ幅）もまた縮小されてきている。
集積化が進み、それを構成するＭＯＳ型電界効果トラン
ジスタのチャネル長が極度に短縮され、かつチャネル幅
（トランジスタ幅）もまた縮小されてきている。
【０００３】以下、従来のＭＯＳ型電界効果トランジス
タの製造方法を、図２０ないし図２２を参照しながら説
明する。
タの製造方法を、図２０ないし図２２を参照しながら説
明する。
【０００４】まず、ｐ型の半導体基板１主面上に、いわ
ゆるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法によって素子分離領域２を形成
し、この素子分離領域２で包囲された活性領域上に、熱
酸化法によって酸化膜３ａを形成する。その後、半導体
基板１上全面に、不純物をドープした多結晶シリコン膜
４ａ，酸化膜５ａの順にいわゆるＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって
堆積させて、レジスト膜６をパターニングする（図２
０）。
ゆるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法によって素子分離領域２を形成
し、この素子分離領域２で包囲された活性領域上に、熱
酸化法によって酸化膜３ａを形成する。その後、半導体
基板１上全面に、不純物をドープした多結晶シリコン膜
４ａ，酸化膜５ａの順にいわゆるＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって
堆積させて、レジスト膜６をパターニングする（図２
０）。
【０００５】次に、レジスト膜６をマスクとして異方性
エッチングを施して、ゲート絶縁膜３，ゲート電極４お
よび絶縁層５をパターニングし、さらにそのゲート電極
４および絶縁層５をマスクとしてｎ型の不純物を注入
し、低濃度不純物層７を形成する（図２１）。
エッチングを施して、ゲート絶縁膜３，ゲート電極４お
よび絶縁層５をパターニングし、さらにそのゲート電極
４および絶縁層５をマスクとしてｎ型の不純物を注入
し、低濃度不純物層７を形成する（図２１）。
【０００６】次に、半導体基板１上全面にＣＶＤ法によ
って酸化膜を堆積し、これに異方性エッチングを施し
て、ゲート電極４および絶縁層５の側壁にサイドウォー
ルスペーサ８を形成し、さらに、絶縁層５およびサイド
ウォールスペーサ８をマスクとしてｎ型の不純物を注入
し、高濃度不純物層９を形成する（図２２）。
って酸化膜を堆積し、これに異方性エッチングを施し
て、ゲート電極４および絶縁層５の側壁にサイドウォー
ルスペーサ８を形成し、さらに、絶縁層５およびサイド
ウォールスペーサ８をマスクとしてｎ型の不純物を注入
し、高濃度不純物層９を形成する（図２２）。
【０００７】一方、このように形成されたＭＯＳ型電界
効果トランジスタにおいては、チャネル長が極度に短縮
されると、ソース／ドレイン間の電界が強まってホット
エレクトロンの発生が多くなり、このホットエレクトロ
ンがゲート絶縁膜に注入蓄積されて特性が劣化するとい
う現象が顕著になってくる。そのため従来の平面構造を
有するＭＯＳ型電界効果トランジスタを用いて構成され
るＭＯＳ型集積回路装置においては、トランジスタ特性
を劣化せしめない最短のチャネル長の制約によって高集
積化が制限されるという問題を生ずる。
効果トランジスタにおいては、チャネル長が極度に短縮
されると、ソース／ドレイン間の電界が強まってホット
エレクトロンの発生が多くなり、このホットエレクトロ
ンがゲート絶縁膜に注入蓄積されて特性が劣化するとい
う現象が顕著になってくる。そのため従来の平面構造を
有するＭＯＳ型電界効果トランジスタを用いて構成され
るＭＯＳ型集積回路装置においては、トランジスタ特性
を劣化せしめない最短のチャネル長の制約によって高集
積化が制限されるという問題を生ずる。
【０００８】また、別にチャネル幅の縮小によって、ト
ランジスタの電流容量（コンダクタンス）が低下すると
いう問題も生ずる。
ランジスタの電流容量（コンダクタンス）が低下すると
いう問題も生ずる。
【０００９】そこでＭＯＳ型集積回路装置が高集積化さ
れトランジスタの面積が極度に縮小される際にも、上記
特性劣化を生じない十分なチャネル長が得られる構造と
して、シリコン基板面に単結晶シリコンの突出パターン
を形成し、その側面をチャネル領域とする縦型のＭＯＳ
型電界効果トランジスタが提案されている。
れトランジスタの面積が極度に縮小される際にも、上記
特性劣化を生じない十分なチャネル長が得られる構造と
して、シリコン基板面に単結晶シリコンの突出パターン
を形成し、その側面をチャネル領域とする縦型のＭＯＳ
型電界効果トランジスタが提案されている。
【００１０】次に、このような縦型のＭＯＳ型電界効果
トランジスタの従来の製造方法を、図２３ないし図２６
を参照しながら説明する。
トランジスタの従来の製造方法を、図２３ないし図２６
を参照しながら説明する。
【００１１】まず、ｐ型のシリコン基板１１を用い、こ
のシリコン基板１１上に厚さ０．５〜２μｍ程度のたと
えば二酸化シリコンからなる絶縁膜１２を形成し、フォ
トリソグラフィーによりこの絶縁膜１２に、個々のトラ
ンジスタのドレイン領域に対応する、たとえば一辺３μ
ｍ程度の四角形の開口１３を形成する。次に、たとえば
シリコンのソースガスのジクロルシランと、反応ガスの
塩酸と、キャリアガスの水素との混合ガスを用い、１１
００〜１２００℃程度の温度でジクロルシランを熱分解
させる通常のシリコンの選択エピタキシャル成長技術に
より、絶縁膜１２の開口１３内に露出するシリコン基板
１１表面に、単結晶シリコン層１０４を絶縁膜１２とほ
ぼ等しい０．５〜２μｍ程度の厚さに成長させる（図２
３）。
のシリコン基板１１上に厚さ０．５〜２μｍ程度のたと
えば二酸化シリコンからなる絶縁膜１２を形成し、フォ
トリソグラフィーによりこの絶縁膜１２に、個々のトラ
ンジスタのドレイン領域に対応する、たとえば一辺３μ
ｍ程度の四角形の開口１３を形成する。次に、たとえば
シリコンのソースガスのジクロルシランと、反応ガスの
塩酸と、キャリアガスの水素との混合ガスを用い、１１
００〜１２００℃程度の温度でジクロルシランを熱分解
させる通常のシリコンの選択エピタキシャル成長技術に
より、絶縁膜１２の開口１３内に露出するシリコン基板
１１表面に、単結晶シリコン層１０４を絶縁膜１２とほ
ぼ等しい０．５〜２μｍ程度の厚さに成長させる（図２
３）。
【００１２】次に、ウエットエッチングにより絶縁膜１
２を溶解除去し、シリコン基板１表面に高さ０．５〜２
μｍ程度の単結晶シリコン突出パターン１４を形成する
（図２４）。
２を溶解除去し、シリコン基板１表面に高さ０．５〜２
μｍ程度の単結晶シリコン突出パターン１４を形成する
（図２４）。
【００１３】次に、単結晶シリコン突出パターン１４の
表面およびシリコン基板１１の表出面にゲート絶縁膜１
５を形成した後、このシリコン基板１１上に多結晶シリ
コン層１０６を気相成長させ、この多結晶シリコン層１
０６にたとえばｎ型の不純物を注入する（図２５）。
表面およびシリコン基板１１の表出面にゲート絶縁膜１
５を形成した後、このシリコン基板１１上に多結晶シリ
コン層１０６を気相成長させ、この多結晶シリコン層１
０６にたとえばｎ型の不純物を注入する（図２５）。
【００１４】次に、通常の反応性イオンエッチング処理
により、多結晶シリコン層１０６をゲート絶縁膜１５が
表出するまでエッチングして、ゲート電極１６を形成
し、続いてオーバーエッチングを行なって、表出するゲ
ート絶縁膜１５を除去する（図２６）。
により、多結晶シリコン層１０６をゲート絶縁膜１５が
表出するまでエッチングして、ゲート電極１６を形成
し、続いてオーバーエッチングを行なって、表出するゲ
ート絶縁膜１５を除去する（図２６）。
【００１５】次に、シリコン表出面にスルー酸化膜１７
を形成し、ゲート電極１６をマスクとしてｎ型不純物を
高濃度にイオン注入し、活性化処理を施して単結晶シリ
コン突出パターン１４の表面に、ｎ+ 型ドレイン領域１
８を、シリコン基板１表面にｎ+ 型ソース領域１９を形
成する（図２７）。
を形成し、ゲート電極１６をマスクとしてｎ型不純物を
高濃度にイオン注入し、活性化処理を施して単結晶シリ
コン突出パターン１４の表面に、ｎ+ 型ドレイン領域１
８を、シリコン基板１表面にｎ+ 型ソース領域１９を形
成する（図２７）。
【００１６】その後、通常のとおりスルー酸化膜１７を
除去し、新たにシリコン表出面に不純物ブロック用酸化
膜２０を形成した後、半導体基板上に層間絶縁膜２１を
形成し、ドレイン領域１８へのコンタクトモード２２を
設けて、このコンタクトモード２２上を通り層間絶縁膜
２１に延びるドレイン配線２３を形成する（図２８）。
なお図２８に示された構造の平面レイアウト図は、図２
９に示すようになる。
除去し、新たにシリコン表出面に不純物ブロック用酸化
膜２０を形成した後、半導体基板上に層間絶縁膜２１を
形成し、ドレイン領域１８へのコンタクトモード２２を
設けて、このコンタクトモード２２上を通り層間絶縁膜
２１に延びるドレイン配線２３を形成する（図２８）。
なお図２８に示された構造の平面レイアウト図は、図２
９に示すようになる。
【００１７】また、この製造方法においては、単結晶シ
リコン突出パターンの側面に生ずる成長欠陥を除去する
ために、この単結晶シリコン突出パターンの側面を含む
表面層を熱酸化し、さらに形成された熱酸化膜を除去す
る方法が、たとえば特開昭６３−１５３８６４号公報に
記載されている。
リコン突出パターンの側面に生ずる成長欠陥を除去する
ために、この単結晶シリコン突出パターンの側面を含む
表面層を熱酸化し、さらに形成された熱酸化膜を除去す
る方法が、たとえば特開昭６３−１５３８６４号公報に
記載されている。
【００１８】
【発明が解決しようとする課題】しかしながら、上述の
製造工程によって形成された縦型のＭＯＳ型電界効果ト
ランジスタは、シリコン基板１１上に形成するシリコン
エピタキシャル膜が四角形であるため、高集積化にとも
なって微細パターンになるに従い、段差部に形成するゲ
ート電極の幅が狭くなり、いわゆる狭チャネル効果によ
ってしきい値電圧が高くなってしまうという問題があっ
た。
製造工程によって形成された縦型のＭＯＳ型電界効果ト
ランジスタは、シリコン基板１１上に形成するシリコン
エピタキシャル膜が四角形であるため、高集積化にとも
なって微細パターンになるに従い、段差部に形成するゲ
ート電極の幅が狭くなり、いわゆる狭チャネル効果によ
ってしきい値電圧が高くなってしまうという問題があっ
た。
【００１９】ここで狭チャネル効果とは、チャネル長方
向に垂直な方向のチャネルの幅が小さくなるために、し
きい値電圧の絶対値が高くなる現象を言い、その要因
は、図３０を参照して次のように説明される。
向に垂直な方向のチャネルの幅が小さくなるために、し
きい値電圧の絶対値が高くなる現象を言い、その要因
は、図３０を参照して次のように説明される。
【００２０】まず、図３０（ａ）に示すように、シリコ
ン基板１０１表面に形成された素子分離領域１０２で挟
まれたチャネル領域１０３の幅（図中の寸法ｗ）と、チ
ャネル領域１０３のゲート電極１０４からの電界の影響
を受ける深さ（図中の寸法ｄ）との比、すなわちｗ／ｄ
が比較的大きい場合、ゲート電極１０４に印加されるゲ
ート電圧の影響を受ける領域のうち、素子分離領域１０
２に囲まれた活性領域直下の領域ｓ1 に対し、素子分離
領域１０２の下方に位置する領域ｓ2 の大きさは、ほと
んど無視できるほどに小さい。したがって、しきい値電
圧は、領域ｓ2 の影響を受けることなく、領域ｓ1 の大
きさで決まることになる。しかしながら、図２９（ｂ）
に示すように、ｗ／ｄが比較的小さい場合には、領域ｓ
1 の大きさに対して領域ｓ2 の大きさが無視し得ない程
度に相対的に大きくなる。したがって、ｓ1 の導電型を
反転させるために必要なゲート電圧は、図３０（ａ）の
場合に比べて図３０（ｂ）の場合の方がより大きくな
り、その結果しきい値電圧が上昇する。
ン基板１０１表面に形成された素子分離領域１０２で挟
まれたチャネル領域１０３の幅（図中の寸法ｗ）と、チ
ャネル領域１０３のゲート電極１０４からの電界の影響
を受ける深さ（図中の寸法ｄ）との比、すなわちｗ／ｄ
が比較的大きい場合、ゲート電極１０４に印加されるゲ
ート電圧の影響を受ける領域のうち、素子分離領域１０
２に囲まれた活性領域直下の領域ｓ1 に対し、素子分離
領域１０２の下方に位置する領域ｓ2 の大きさは、ほと
んど無視できるほどに小さい。したがって、しきい値電
圧は、領域ｓ2 の影響を受けることなく、領域ｓ1 の大
きさで決まることになる。しかしながら、図２９（ｂ）
に示すように、ｗ／ｄが比較的小さい場合には、領域ｓ
1 の大きさに対して領域ｓ2 の大きさが無視し得ない程
度に相対的に大きくなる。したがって、ｓ1 の導電型を
反転させるために必要なゲート電圧は、図３０（ａ）の
場合に比べて図３０（ｂ）の場合の方がより大きくな
り、その結果しきい値電圧が上昇する。
【００２１】また、上記問題点以外に、微細化にともな
って、シリコンエピタキシャル膜のパターンを形成する
ための、リソグラフィー工程において用いる光の回折効
果により、四角形のパターンは円形に近くなりやすく、
設計通りの四角形のパターンは形成されにくいという問
題もあった。
って、シリコンエピタキシャル膜のパターンを形成する
ための、リソグラフィー工程において用いる光の回折効
果により、四角形のパターンは円形に近くなりやすく、
設計通りの四角形のパターンは形成されにくいという問
題もあった。
【００２２】本発明は上記従来の問題点に鑑み、狭チャ
ネル効果によるしきい値電圧の増加を抑制し、かつ集積
度の高いＭＯＳ型電界効果トランジスタを含む半導体装
置を提供することを目的とする。
ネル効果によるしきい値電圧の増加を抑制し、かつ集積
度の高いＭＯＳ型電界効果トランジスタを含む半導体装
置を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、境界を有するソース領域
と、このソース領域の上記境界と略均一の間隔で並行し
て延びる境界を有するドレイン領域と、上記各境界の間
の領域で定義されるチャネル領域と、そのチャネル領域
の表面上に、フィールド絶縁膜を介在させて形成された
ゲート電極とを備えている。上記各境界は、チャネル領
域の平面に平行な面内において湾曲し、あるいは折れ曲
がりながら延びている。
め、本発明の半導体装置は、境界を有するソース領域
と、このソース領域の上記境界と略均一の間隔で並行し
て延びる境界を有するドレイン領域と、上記各境界の間
の領域で定義されるチャネル領域と、そのチャネル領域
の表面上に、フィールド絶縁膜を介在させて形成された
ゲート電極とを備えている。上記各境界は、チャネル領
域の平面に平行な面内において湾曲し、あるいは折れ曲
がりながら延びている。
【００２４】本発明の半導体装置は、より具体的には、
たとえば、半導体基板の主面上において、活性領域を包
囲して他と分離絶縁する素子分離領域と、活性領域を含
む領域において半導体基板の主面表面が露出するよう
に、円柱状または楕円柱状の開口を設けて形成された所
定厚さの半導体膜からなる活性層とを有する。その開口
の内周側壁の下方コーナー部には、ゲート絶縁膜を介在
させてゲート電極が形成され、開口内の半導体基板の主
面表面と活性層表面のそれぞれの活性領域内の領域に
は、ソース／ドレイン領域となる不純物層が形成されて
いる。
たとえば、半導体基板の主面上において、活性領域を包
囲して他と分離絶縁する素子分離領域と、活性領域を含
む領域において半導体基板の主面表面が露出するよう
に、円柱状または楕円柱状の開口を設けて形成された所
定厚さの半導体膜からなる活性層とを有する。その開口
の内周側壁の下方コーナー部には、ゲート絶縁膜を介在
させてゲート電極が形成され、開口内の半導体基板の主
面表面と活性層表面のそれぞれの活性領域内の領域に
は、ソース／ドレイン領域となる不純物層が形成されて
いる。
【００２５】本発明の半導体装置の製造方法は、まず、
半導体層に湾曲した内周側壁を有する所定深さの開口を
形成する。その後、開口の内表面を含む半導体層表面上
に、ゲート絶縁膜を介して所定厚さの多結晶シリコン膜
を堆積させ、これに異方性エッチングを施して、開口の
下方コーナ部にゲート電極を形成する。次に、半導体表
面および開口の底面の所定位置に不純物を注入し、ソー
ス／ドレインとなる不純物層を形成する。
半導体層に湾曲した内周側壁を有する所定深さの開口を
形成する。その後、開口の内表面を含む半導体層表面上
に、ゲート絶縁膜を介して所定厚さの多結晶シリコン膜
を堆積させ、これに異方性エッチングを施して、開口の
下方コーナ部にゲート電極を形成する。次に、半導体表
面および開口の底面の所定位置に不純物を注入し、ソー
ス／ドレインとなる不純物層を形成する。
【００２６】また、本発明の半導体装置の製造方法は、
より具体的には、半導体基板の主面上に、所定の平面形
状と厚さとを有する、円柱状または楕円柱状の酸化膜を
まずパターニングし、この酸化膜をマスクとして、前記
半導体基板の主面上に半導体膜からなる活性層をエピタ
キシャル成長させる。その後、酸化膜を除去することに
より、円柱状または楕円柱状の開口を形成し、その開口
を設けた領域の半導体基板の主面および活性層の主面
の、活性領域を包囲する領域に、素子分離領域を形成す
る。次に、半導体基板上の露出した表面全面に、熱酸化
によってゲート酸化膜を形成し、さらにこのゲート酸化
膜上に、ポリシリコン膜を堆積させる。その後、このポ
リシリコン膜に異方性エッチングを施すことにより、開
口の活性領域内の側壁にゲート電極を形成する。その後
さらに、半導体基板上全面に酸化膜を堆積させ、これに
異方性エッチングを施してゲート電極を覆う絶縁層を形
成し、この絶縁層をマスクとして、活性層表面および開
口内の半導体基板の主面表面に不純物を注入し、不純物
層を形成する。
より具体的には、半導体基板の主面上に、所定の平面形
状と厚さとを有する、円柱状または楕円柱状の酸化膜を
まずパターニングし、この酸化膜をマスクとして、前記
半導体基板の主面上に半導体膜からなる活性層をエピタ
キシャル成長させる。その後、酸化膜を除去することに
より、円柱状または楕円柱状の開口を形成し、その開口
を設けた領域の半導体基板の主面および活性層の主面
の、活性領域を包囲する領域に、素子分離領域を形成す
る。次に、半導体基板上の露出した表面全面に、熱酸化
によってゲート酸化膜を形成し、さらにこのゲート酸化
膜上に、ポリシリコン膜を堆積させる。その後、このポ
リシリコン膜に異方性エッチングを施すことにより、開
口の活性領域内の側壁にゲート電極を形成する。その後
さらに、半導体基板上全面に酸化膜を堆積させ、これに
異方性エッチングを施してゲート電極を覆う絶縁層を形
成し、この絶縁層をマスクとして、活性層表面および開
口内の半導体基板の主面表面に不純物を注入し、不純物
層を形成する。
【００２７】
【作用】本発明の半導体装置の構成によれば、互いに略
均一の間隔で延びるソース領域の境界とドレイン領域の
境界とが、チャネル領域の表面に平行な面内において湾
曲し、あるいは折れ曲がりながら延びていることによ
り、チャネル領域自体がその幅方向において湾曲しある
いは折れ曲がって延びていることになる。したがって、
チャネル領域はその幅方向に直線状に形成されている場
合に比べて、実質的なチャネル幅をより大きく確保する
ことができる。その結果、いわゆる狭チャネル効果によ
るしきい値電圧の増加が抑制される。
均一の間隔で延びるソース領域の境界とドレイン領域の
境界とが、チャネル領域の表面に平行な面内において湾
曲し、あるいは折れ曲がりながら延びていることによ
り、チャネル領域自体がその幅方向において湾曲しある
いは折れ曲がって延びていることになる。したがって、
チャネル領域はその幅方向に直線状に形成されている場
合に比べて、実質的なチャネル幅をより大きく確保する
ことができる。その結果、いわゆる狭チャネル効果によ
るしきい値電圧の増加が抑制される。
【００２８】また、たとえば活性層の開口形状が円柱ま
たは楕円柱状になっていることにより、ゲート電極が形
成された位置の開口の内周面、すなわちチャネル表面が
曲面状になる。したがって、これが平面状になる場合に
比べてその面積が大きく確保されるため、狭チャネル効
果によるしきい値電圧の増加がさらに抑制される。
たは楕円柱状になっていることにより、ゲート電極が形
成された位置の開口の内周面、すなわちチャネル表面が
曲面状になる。したがって、これが平面状になる場合に
比べてその面積が大きく確保されるため、狭チャネル効
果によるしきい値電圧の増加がさらに抑制される。
【００２９】また本発明の半導体装置の製造方法によれ
ば、円柱状または楕円柱状の開口を設けた活性層の形成
と、その開口の内周側壁へのゲート電極の自己整合的形
成を効率よく行なうことができる。
ば、円柱状または楕円柱状の開口を設けた活性層の形成
と、その開口の内周側壁へのゲート電極の自己整合的形
成を効率よく行なうことができる。
【００３０】
【実施例】以下本発明の第１の実施例を、図１ないし図
９を参照しながら説明する。
９を参照しながら説明する。
【００３１】まず図１（ａ）は本実施例の半導体装置の
断面構造の概要を示しており、図１（ｂ）はその平面レ
イアウト図を示している。また図１（ａ）は（ｂ）のＢ
−Ｂ線断面を示しており、それと直交するＣ−Ｃ線断面
は、図２に示すようになっている。
断面構造の概要を示しており、図１（ｂ）はその平面レ
イアウト図を示している。また図１（ａ）は（ｂ）のＢ
−Ｂ線断面を示しており、それと直交するＣ−Ｃ線断面
は、図２に示すようになっている。
【００３２】図１および図２を参照して、本実施例の半
導体装置は、ｐ型のシリコン基板３１表面上に、円柱状
の開口３２を有する単結晶シリコンエピタキシャル膜か
らなる活性層３３が形成されている。活性層３３表面お
よび開口３２内を含む表面には、活性領域（図１（ｂ）
において矢印Ｅで指し示す線で囲まれた領域）を包囲し
て、素子分離領域３４が形成され、開口３２内の活性領
域上には、開口３２の内周壁の下部に、ゲート絶縁膜３
５を介在させてサイドウォールスペーサ状のゲート電極
３６が、不純物をドーピングした多結晶シリコンを材料
として形成されている。このゲート電極３６表面は、サ
イドウォールスペーサ状の絶縁膜３７で覆われ、さらに
その表面は絶縁膜３８で覆われている。
導体装置は、ｐ型のシリコン基板３１表面上に、円柱状
の開口３２を有する単結晶シリコンエピタキシャル膜か
らなる活性層３３が形成されている。活性層３３表面お
よび開口３２内を含む表面には、活性領域（図１（ｂ）
において矢印Ｅで指し示す線で囲まれた領域）を包囲し
て、素子分離領域３４が形成され、開口３２内の活性領
域上には、開口３２の内周壁の下部に、ゲート絶縁膜３
５を介在させてサイドウォールスペーサ状のゲート電極
３６が、不純物をドーピングした多結晶シリコンを材料
として形成されている。このゲート電極３６表面は、サ
イドウォールスペーサ状の絶縁膜３７で覆われ、さらに
その表面は絶縁膜３８で覆われている。
【００３３】開口３２底部のシリコン基板３１表面に
は、ｎ型の不純物層３９が、活性層３３表面にはｎ型の
不純物層４０が形成され、これらの不純物層３９，４０
はトランジスタのソース／ドレイン領域を構成する。
は、ｎ型の不純物層３９が、活性層３３表面にはｎ型の
不純物層４０が形成され、これらの不純物層３９，４０
はトランジスタのソース／ドレイン領域を構成する。
【００３４】さらに、不純物層４０表面と接合して、不
純物をドーピングした多結晶シリコンからなるストレー
ジノード４１と、それとともにキャパシタ絶縁膜４２を
挟んで形成されたセルプレート４３とが形成され、これ
らはメモリセルのキャパシタを構成している。セルプレ
ート４３上をさらに絶縁膜４４で覆い、さらにその上に
アルミニウムなどの導電層からなるビット線４５がパタ
ーニングされている。なおビット線４５は、コンタクト
ホール４６の底部において不純物層３９と電気的に接合
されている。
純物をドーピングした多結晶シリコンからなるストレー
ジノード４１と、それとともにキャパシタ絶縁膜４２を
挟んで形成されたセルプレート４３とが形成され、これ
らはメモリセルのキャパシタを構成している。セルプレ
ート４３上をさらに絶縁膜４４で覆い、さらにその上に
アルミニウムなどの導電層からなるビット線４５がパタ
ーニングされている。なおビット線４５は、コンタクト
ホール４６の底部において不純物層３９と電気的に接合
されている。
【００３５】次に、上記構造を有するＤＲＡＭのメモリ
セルの製造工程の実施例を、図３ないし図１３を用いて
説明する。
セルの製造工程の実施例を、図３ないし図１３を用いて
説明する。
【００３６】まず、シリコン基板３１上に、たとえばＣ
ＶＤ法により、厚さ２０００Å程度の酸化膜を堆積さ
せ、これにフォトリソグラフィーとエッチングを施し
て、ほぼ円柱状の酸化膜４７を形成する（図３（ａ）
（ｂ））。
ＶＤ法により、厚さ２０００Å程度の酸化膜を堆積さ
せ、これにフォトリソグラフィーとエッチングを施し
て、ほぼ円柱状の酸化膜４７を形成する（図３（ａ）
（ｂ））。
【００３７】次に、酸化膜４７をマスクとして、シリコ
ン基板３１上に、たとえばＣＶＤ法により、単結晶シリ
コンエピタキシャル膜３３を２０００Å程度の厚さで形
成する（図４（ａ）（ｂ））。その後、酸化膜４７をフ
ッ酸などによって全てエッチング除去する。
ン基板３１上に、たとえばＣＶＤ法により、単結晶シリ
コンエピタキシャル膜３３を２０００Å程度の厚さで形
成する（図４（ａ）（ｂ））。その後、酸化膜４７をフ
ッ酸などによって全てエッチング除去する。
【００３８】次に、活性領域を除いた領域に、ＬＯＣＯ
Ｓ法によって、素子分離領域３４を形成する。この工程
においては、まず、酸化膜４７を除去した後の開口３２
の内面を含めて、シリコン基板３１上全面に、４００Å
程度の厚さの熱酸化膜６１を形成する。この熱酸化膜６
１上に、１０００Å程度の厚さのシリコン窒化膜６２を
形成する。その後、写真製版とエッチングによるシリコ
ン窒化膜６２と熱酸化膜６１が活性領域となる領域のみ
を覆うようにパターニングすることにより、図５（ａ）
ないし（ｃ）に示す構造となる。この状態で、熱酸化を
施すことによって、窒化膜６２で覆われていない領域の
単結晶シリコンエピタキシャル膜３３およびシリコン基
板３１表面に、熱酸化膜からなる素子分離領域３４を形
成する。その後、熱酸化膜６１と窒化膜６２とを除去す
ると、図６（ａ）（ｂ）に示す断面構造となる。
Ｓ法によって、素子分離領域３４を形成する。この工程
においては、まず、酸化膜４７を除去した後の開口３２
の内面を含めて、シリコン基板３１上全面に、４００Å
程度の厚さの熱酸化膜６１を形成する。この熱酸化膜６
１上に、１０００Å程度の厚さのシリコン窒化膜６２を
形成する。その後、写真製版とエッチングによるシリコ
ン窒化膜６２と熱酸化膜６１が活性領域となる領域のみ
を覆うようにパターニングすることにより、図５（ａ）
ないし（ｃ）に示す構造となる。この状態で、熱酸化を
施すことによって、窒化膜６２で覆われていない領域の
単結晶シリコンエピタキシャル膜３３およびシリコン基
板３１表面に、熱酸化膜からなる素子分離領域３４を形
成する。その後、熱酸化膜６１と窒化膜６２とを除去す
ると、図６（ａ）（ｂ）に示す断面構造となる。
【００３９】次に、熱酸化を施して、開口３２内部を含
む活性領域表面に、ゲート絶縁膜３５を、約１５０Åの
厚さで形成する（図７（ａ）（ｂ））。
む活性領域表面に、ゲート絶縁膜３５を、約１５０Åの
厚さで形成する（図７（ａ）（ｂ））。
【００４０】次に、シリコン基板３１上全面に、ポリシ
リコン膜３６ａを２０００Å程度の厚さで形成し（図８
（ａ）（ｂ））、これに異方性エッチングを施して自己
整合的に、活性層３３の開口３２の側壁に、サイドウォ
ールスペーサ状のゲート電極３６を形成する。
リコン膜３６ａを２０００Å程度の厚さで形成し（図８
（ａ）（ｂ））、これに異方性エッチングを施して自己
整合的に、活性層３３の開口３２の側壁に、サイドウォ
ールスペーサ状のゲート電極３６を形成する。
【００４１】この異方性エッチングにおいては、図９に
示すパターンのレジストマスク６３を形成し、ワード線
３６（図１０参照）となる部分のポリシリコン膜３６ａ
を残存させる。異方性エッチング終了後のゲート電極３
６近傍の様子を、図１０に部分斜視図で示している。図
１０に示す状態を断面図で示したのが、図１１である。
示すパターンのレジストマスク６３を形成し、ワード線
３６（図１０参照）となる部分のポリシリコン膜３６ａ
を残存させる。異方性エッチング終了後のゲート電極３
６近傍の様子を、図１０に部分斜視図で示している。図
１０に示す状態を断面図で示したのが、図１１である。
【００４２】ゲート電極３６形成のための異方性エッチ
ング終了時には、ゲート電極３６およびワード線３６ｂ
以外のポリシリコン膜３６ａは全て除去されなければな
らない。そのためには、素子分離領域３４の開口３２内
にまで延びる部分３４ａ（図１１（ａ））が、適当な傾
斜を有する滑らかな表面になっていなければならない。
この部分３４ａの傾斜は、ＬＯＣＯＳ法には素子分離領
域３４形成時における熱処理温度を制御することによ
り、実現可能である。すなわち、ＬＯＣＯＳ法を用いた
工程において、たとえば１０００℃以上の高温の酸化ガ
ス中で熱酸化処理を行なうことにより、熱酸化膜が軟化
して、表面の傾斜が滑らかになる。したがって、熱酸化
温度を適宜調節することにより、素子分離領域３４の開
口３２内の部分３４（ａ）の傾斜の制御が可能である。
ング終了時には、ゲート電極３６およびワード線３６ｂ
以外のポリシリコン膜３６ａは全て除去されなければな
らない。そのためには、素子分離領域３４の開口３２内
にまで延びる部分３４ａ（図１１（ａ））が、適当な傾
斜を有する滑らかな表面になっていなければならない。
この部分３４ａの傾斜は、ＬＯＣＯＳ法には素子分離領
域３４形成時における熱処理温度を制御することによ
り、実現可能である。すなわち、ＬＯＣＯＳ法を用いた
工程において、たとえば１０００℃以上の高温の酸化ガ
ス中で熱酸化処理を行なうことにより、熱酸化膜が軟化
して、表面の傾斜が滑らかになる。したがって、熱酸化
温度を適宜調節することにより、素子分離領域３４の開
口３２内の部分３４（ａ）の傾斜の制御が可能である。
【００４３】その後シリコン基板３１上全面に、たとえ
ばＣＶＤ法により、酸化膜３７ａを２０００Å程度の厚
さで堆積する（図１２（ａ）（ｂ））。その後この酸化
膜３７ａに異方性エッチングを施し、サイドウォールス
ペーサ状の絶縁膜３７を形成した後、この絶縁膜３７お
よび素子分離領域３４をマスクとして、ＭＯＳトランジ
スタのソース／ドレイン領域となる不純物層３９，４０
を形成する（図１３（ａ）（ｂ））。
ばＣＶＤ法により、酸化膜３７ａを２０００Å程度の厚
さで堆積する（図１２（ａ）（ｂ））。その後この酸化
膜３７ａに異方性エッチングを施し、サイドウォールス
ペーサ状の絶縁膜３７を形成した後、この絶縁膜３７お
よび素子分離領域３４をマスクとして、ＭＯＳトランジ
スタのソース／ドレイン領域となる不純物層３９，４０
を形成する（図１３（ａ）（ｂ））。
【００４４】本実施例のＤＲＡＭのメモリセルによれ
ば、ゲート電極３６が開口３２内のコーナー部に自己整
合的に形成されるため、微細なゲート部の構造を、微細
なレジストマスクのパターニングを必要とせずに行なう
ことができる。また、開口３２が円柱状になっているた
め、ゲート電極３６が形成される開口３２の内周壁面が
曲面をなすことになる。したがって、ゲート電極３６の
幅が一定であるとした場合に、開口３２の内周壁が平面
状である場合に比べて、曲面状の方がゲート電極３６と
活性層３３との接触面積をより大きく確保することがで
き、その結果チャネル幅が実質的により大きく確保され
る。したがって、狭チャネル効果によるしきい値電圧の
上昇が抑えられる。
ば、ゲート電極３６が開口３２内のコーナー部に自己整
合的に形成されるため、微細なゲート部の構造を、微細
なレジストマスクのパターニングを必要とせずに行なう
ことができる。また、開口３２が円柱状になっているた
め、ゲート電極３６が形成される開口３２の内周壁面が
曲面をなすことになる。したがって、ゲート電極３６の
幅が一定であるとした場合に、開口３２の内周壁が平面
状である場合に比べて、曲面状の方がゲート電極３６と
活性層３３との接触面積をより大きく確保することがで
き、その結果チャネル幅が実質的により大きく確保され
る。したがって、狭チャネル効果によるしきい値電圧の
上昇が抑えられる。
【００４５】また、開口３２を形成するための酸化膜４
７のパターニング工程では、その形状を四角柱状に設計
したとしても、微細化にともなってリソグラフィーにお
ける露光時の光の回折の影響により、角部が丸くなって
しまうが、円柱状であれば、設計通りの形状にパターニ
ングしやすいという利点もある。
７のパターニング工程では、その形状を四角柱状に設計
したとしても、微細化にともなってリソグラフィーにお
ける露光時の光の回折の影響により、角部が丸くなって
しまうが、円柱状であれば、設計通りの形状にパターニ
ングしやすいという利点もある。
【００４６】次に、本発明の第２の実施例を図１４を参
照して説明する。本実施例のＤＲＡＭのメモリセルが上
記第１の実施例と異なるのは、開口３２が楕円柱状に開
口されている点である。本実施例においては、ゲート電
極３６が、開口３２の最も曲率の大きい内周側壁の下方
に形成されている。
照して説明する。本実施例のＤＲＡＭのメモリセルが上
記第１の実施例と異なるのは、開口３２が楕円柱状に開
口されている点である。本実施例においては、ゲート電
極３６が、開口３２の最も曲率の大きい内周側壁の下方
に形成されている。
【００４７】本実施例の構造により、ゲート電極３６が
形成される開口３２の内周側壁の曲率が、開口３２が円
柱状の場合に比べてより大きくすることができる。した
がって、上述した狭チャネル効果抑制の効果がさらに向
上する。
形成される開口３２の内周側壁の曲率が、開口３２が円
柱状の場合に比べてより大きくすることができる。した
がって、上述した狭チャネル効果抑制の効果がさらに向
上する。
【００４８】次に、本発明の第３の実施例を図１５を参
照して説明する。本実施例のＤＲＡＭのメモリセルは、
シリコン基板３１上に単結晶シリコンエピタキシャル膜
からなる活性層３３を形成後、その表面にさらに絶縁膜
４８を形成した後に、活性層３３と絶縁膜４８の側壁
に、サイドウォールスペーサ状にゲート電極３６を自己
整合的に形成している。
照して説明する。本実施例のＤＲＡＭのメモリセルは、
シリコン基板３１上に単結晶シリコンエピタキシャル膜
からなる活性層３３を形成後、その表面にさらに絶縁膜
４８を形成した後に、活性層３３と絶縁膜４８の側壁
に、サイドウォールスペーサ状にゲート電極３６を自己
整合的に形成している。
【００４９】本実施例は、ゲート電極３６を高く形成す
る必要がある場合に、形成に時間のかかる単結晶シリコ
ンエピタキシャル膜からなる活性層３３を高く形成する
ことなく、高いゲート電極３６の形成を実現するための
ものである。本実施例の場合、ゲート電極３６として、
活性層３３の厚さと絶縁膜４８の厚さとを加えた高さの
ものまで形成可能である。
る必要がある場合に、形成に時間のかかる単結晶シリコ
ンエピタキシャル膜からなる活性層３３を高く形成する
ことなく、高いゲート電極３６の形成を実現するための
ものである。本実施例の場合、ゲート電極３６として、
活性層３３の厚さと絶縁膜４８の厚さとを加えた高さの
ものまで形成可能である。
【００５０】次に、本発明の第４の実施例を、図１６を
参照しながら説明する。本実施例の構造は、サイドウォ
ールスペーサ状のゲート電極３６を、活性層３３の側壁
に形成するのではなく、絶縁膜５１のみからなる側壁に
形成した場合の例である。この場合には、ソース／ドレ
イン領域となる不純物層４９，５０をシリコン基板３１
表面上のゲート電極３６を挟む位置に形成し、不純物層
４９は絶縁膜３８に設けられたコンタクトホールにおい
て電極端子５２に接続され、不純物層５０は絶縁膜５１
に設けられたコンタクトホールにおいて電極端子５３に
接続されている。
参照しながら説明する。本実施例の構造は、サイドウォ
ールスペーサ状のゲート電極３６を、活性層３３の側壁
に形成するのではなく、絶縁膜５１のみからなる側壁に
形成した場合の例である。この場合には、ソース／ドレ
イン領域となる不純物層４９，５０をシリコン基板３１
表面上のゲート電極３６を挟む位置に形成し、不純物層
４９は絶縁膜３８に設けられたコンタクトホールにおい
て電極端子５２に接続され、不純物層５０は絶縁膜５１
に設けられたコンタクトホールにおいて電極端子５３に
接続されている。
【００５１】本実施例において、ゲート電極３６の鉛直
な側面はチャネル領域になっていないため、チャネル長
は短くなる。しかしながら、ゲート電極３６の底面直下
のシリコン基板３１表面に位置するチャネル領域は、そ
の幅方向（図１６の紙面に垂直な方向）に湾曲してお
り、実質的なチャネル幅が大きくなるため、やはり狭チ
ャネル効果を防止する効果がある。
な側面はチャネル領域になっていないため、チャネル長
は短くなる。しかしながら、ゲート電極３６の底面直下
のシリコン基板３１表面に位置するチャネル領域は、そ
の幅方向（図１６の紙面に垂直な方向）に湾曲してお
り、実質的なチャネル幅が大きくなるため、やはり狭チ
ャネル効果を防止する効果がある。
【００５２】次に、本発明の第５の実施例を、図１７を
参照しながら説明する。本実施例は、上記第１の実施例
において開口３２を単結晶シリコンエピタキシャル膜か
らなる活性層３３に設けていたのに対し、開口３２をシ
リコン基板３１表面に直接開口して形成した例である。
本実施例の場合、シリコン基板３１に直接開口するた
め、比較的小径の開口３２がエッチングによって形成し
易く、工程も簡単になるという特徴がある。
参照しながら説明する。本実施例は、上記第１の実施例
において開口３２を単結晶シリコンエピタキシャル膜か
らなる活性層３３に設けていたのに対し、開口３２をシ
リコン基板３１表面に直接開口して形成した例である。
本実施例の場合、シリコン基板３１に直接開口するた
め、比較的小径の開口３２がエッチングによって形成し
易く、工程も簡単になるという特徴がある。
【００５３】次に、本発明の第６の実施例を、図１８を
参照しながら説明する。本実施例は、シリコン基板３１
表面に、写真製版とエッチングによって、所定の径の２
個の開口３２ａ，３２ｂを形成し、これらの開口３２
ａ，３２ｂの底部と、これらの開口３２ａ，３２ｂの間
のシリコン基板３１上の領域を、活性領域（図１８
（ｂ）に矢印Ｅで示す領域）としたものである。本実施
例では、ソース／ドレイン領域となる不純物層３９をシ
リコン基板３１表面に、不純物層４０を開口３２ａ，３
２ｂの底部に形成しており、ゲート電極３６の湾曲方向
も、上記第１の実施例とは逆になっている。しかしなが
ら、ゲート電極３６の湾曲によってチャネル領域の実質
的な幅が大きくなることは、上記第１の実施例と変わる
ものではない。したがって、本実施例においても、第１
の実施例と同様の狭チャネル効果防止作用を有する。
参照しながら説明する。本実施例は、シリコン基板３１
表面に、写真製版とエッチングによって、所定の径の２
個の開口３２ａ，３２ｂを形成し、これらの開口３２
ａ，３２ｂの底部と、これらの開口３２ａ，３２ｂの間
のシリコン基板３１上の領域を、活性領域（図１８
（ｂ）に矢印Ｅで示す領域）としたものである。本実施
例では、ソース／ドレイン領域となる不純物層３９をシ
リコン基板３１表面に、不純物層４０を開口３２ａ，３
２ｂの底部に形成しており、ゲート電極３６の湾曲方向
も、上記第１の実施例とは逆になっている。しかしなが
ら、ゲート電極３６の湾曲によってチャネル領域の実質
的な幅が大きくなることは、上記第１の実施例と変わる
ものではない。したがって、本実施例においても、第１
の実施例と同様の狭チャネル効果防止作用を有する。
【００５４】次に、チャネル幅をより大きく確保するた
めの、チャネル領域の平面形状の種々の変形例につい
て、図１９（ａ）ないし（ｄ）を参照しながら説明す
る。本発明の目的を達成するためのチャネル領域の平面
形状は、上記各実施例に示したように、円弧状あるいは
楕円状に湾曲している場合には限られず、図１９（ａ）
（ｂ）に示すように、ゲート電極１０１ａ，１０１ｂに
沿って、その直下に形成されたチャネル領域１０２ａ，
１０２ｂが屈曲し、その両側にソース領域１０３ａ，１
０３ｂとドレイン領域１０４ａ，１０４ｂが形成されて
いてもよい。また、図１９（ｃ）に示すように、ゲート
電極１０１ｃに沿って形成されたチャネル領域１０２ｃ
が、並行して蛇行する形状であって、その両側にソース
領域１０３ｃ，ドレイン領域１０４ｃが形成されていて
もよい。さらに、図１９（ｄ）に示すように、ゲート電
極１０１ｄが延びる方向に対して、チャネル領域１０２
ｄが活性領域を傾斜して横切り、その両側にソース領域
１０３ｄとドレイン領域１０４ｄが形成されていてもよ
い。この形状により、チャネル領域１０２ｄが活性領域
を直交して横切る場合に比べて、チャネル幅が実質的に
大きくなる。これらのチャネル領域の平面形状の変形例
によっても、やはり狭チャネル効果抑制作用がある。
めの、チャネル領域の平面形状の種々の変形例につい
て、図１９（ａ）ないし（ｄ）を参照しながら説明す
る。本発明の目的を達成するためのチャネル領域の平面
形状は、上記各実施例に示したように、円弧状あるいは
楕円状に湾曲している場合には限られず、図１９（ａ）
（ｂ）に示すように、ゲート電極１０１ａ，１０１ｂに
沿って、その直下に形成されたチャネル領域１０２ａ，
１０２ｂが屈曲し、その両側にソース領域１０３ａ，１
０３ｂとドレイン領域１０４ａ，１０４ｂが形成されて
いてもよい。また、図１９（ｃ）に示すように、ゲート
電極１０１ｃに沿って形成されたチャネル領域１０２ｃ
が、並行して蛇行する形状であって、その両側にソース
領域１０３ｃ，ドレイン領域１０４ｃが形成されていて
もよい。さらに、図１９（ｄ）に示すように、ゲート電
極１０１ｄが延びる方向に対して、チャネル領域１０２
ｄが活性領域を傾斜して横切り、その両側にソース領域
１０３ｄとドレイン領域１０４ｄが形成されていてもよ
い。この形状により、チャネル領域１０２ｄが活性領域
を直交して横切る場合に比べて、チャネル幅が実質的に
大きくなる。これらのチャネル領域の平面形状の変形例
によっても、やはり狭チャネル効果抑制作用がある。
【００５５】次に、本発明の第７の実施例を、図３１
（ａ）ないし（ｄ）および図３２（ａ）ないし（ｄ）に
基づいて説明する。本実施例が上記各実施例と異なるの
は、上記各実施例の素子分離領域３４を、いずれもＬＯ
ＣＯＳ法を用いた熱酸化によって形成したのに対し、素
子分離領域３４の形成を、ＣＶＤ法とエッチングによっ
て形成するものである。
（ａ）ないし（ｄ）および図３２（ａ）ないし（ｄ）に
基づいて説明する。本実施例が上記各実施例と異なるの
は、上記各実施例の素子分離領域３４を、いずれもＬＯ
ＣＯＳ法を用いた熱酸化によって形成したのに対し、素
子分離領域３４の形成を、ＣＶＤ法とエッチングによっ
て形成するものである。
【００５６】本実施例においては、まず、上記第１の実
施例における図４に示したように、シリコン基板３１の
主面上に開口４７を有する活性層３３を形成した後、図
３１（ａ）および図３２（ａ）を参照して、開口４７の
内表面を含むシリコン基板上全面に、所定厚さのシリコ
ン酸化膜３１をＣＶＤ法によって堆積される。その後、
図３１（ｂ）および図３２（ｂ）を参照して、素子分離
領域を形成すべき領域を覆うように、レジストマスク７
２をパターニングする。
施例における図４に示したように、シリコン基板３１の
主面上に開口４７を有する活性層３３を形成した後、図
３１（ａ）および図３２（ａ）を参照して、開口４７の
内表面を含むシリコン基板上全面に、所定厚さのシリコ
ン酸化膜３１をＣＶＤ法によって堆積される。その後、
図３１（ｂ）および図３２（ｂ）を参照して、素子分離
領域を形成すべき領域を覆うように、レジストマスク７
２をパターニングする。
【００５７】次に、レジストマスク７２をマスクとして
異方性エッチングを施し、シリコン酸化膜７１を選択的
に除去する（図３１（ｃ），図３２（ｃ））。その後、
レジストマスク７２を除去し、残存したシリコン酸化膜
７２にウエットエッチングを施すことにより、図３１
（ｄ）および図３２（ｄ）に示すように、滑らかな表面
形状を有する分離絶縁膜７２ａが形成される。
異方性エッチングを施し、シリコン酸化膜７１を選択的
に除去する（図３１（ｃ），図３２（ｃ））。その後、
レジストマスク７２を除去し、残存したシリコン酸化膜
７２にウエットエッチングを施すことにより、図３１
（ｄ）および図３２（ｄ）に示すように、滑らかな表面
形状を有する分離絶縁膜７２ａが形成される。
【００５８】本実施例によれば、ＬＯＣＯＳ法のように
熱酸化を用いることなく、ＣＶＤとエッチングによって
素子分離領域を形成するため、ＬＯＣＯＳ法におけるバ
ーズビークに相当するものが生じない。したがって、素
子分離領域と活性領域との境界の形状を、より精度良く
形成し易いという利点がある。
熱酸化を用いることなく、ＣＶＤとエッチングによって
素子分離領域を形成するため、ＬＯＣＯＳ法におけるバ
ーズビークに相当するものが生じない。したがって、素
子分離領域と活性領域との境界の形状を、より精度良く
形成し易いという利点がある。
【００５９】
【発明の効果】以上述べたように本発明によれば、チャ
ネル領域を、湾曲あるいは屈曲した形状とすることによ
り、チャネル領域面が曲面状となり、ゲート電極の幅が
一定とした場合に、チャネル領域の実効幅がより大きく
確保される。その結果、いわゆる狭チャネル効果による
しきい値電圧の上昇が抑制され、微細化にともなうトラ
ンジスタ特性の劣化が防止される。
ネル領域を、湾曲あるいは屈曲した形状とすることによ
り、チャネル領域面が曲面状となり、ゲート電極の幅が
一定とした場合に、チャネル領域の実効幅がより大きく
確保される。その結果、いわゆる狭チャネル効果による
しきい値電圧の上昇が抑制され、微細化にともなうトラ
ンジスタ特性の劣化が防止される。
【図１】（ａ）は、本発明の第１の実施例のＤＲＡＭの
メモリセルの構造を示す断面図、（ｂ）は、その平面レ
イアウト図であり、（ａ）は（ｂ）のＢ−Ｂ線断面図を
示している。
メモリセルの構造を示す断面図、（ｂ）は、その平面レ
イアウト図であり、（ａ）は（ｂ）のＢ−Ｂ線断面図を
示している。
【図２】図１（ｂ）のＣ−Ｃ線断面図である。
【図３】図１に示した構造のメモリセルの製造方法の第
１工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図を、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
１工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図を、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
【図４】図１に示した構造のメモリセルの製造方法の第
２工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図を、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
２工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図を、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
【図５】図１に示した構造のメモリセルの製造方法の第
３工程を示す図であり、（ａ）は図１（ｂ）のＣ−Ｃ線
断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−Ｂ線
断面に対応する断面図、（ｃ）は平面図を示している。
３工程を示す図であり、（ａ）は図１（ｂ）のＣ−Ｃ線
断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−Ｂ線
断面に対応する断面図、（ｃ）は平面図を示している。
【図６】図１に示した構造のメモリセルの製造方法の第
４工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
４工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
【図７】図１に示した構造のメモリセルの製造方法の第
５工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
５工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
【図８】図１に示した構造のメモリセルの製造方法の第
６工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
６工程を示す断面図であり、（ａ）は図１（ｂ）のＣ−
Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ−
Ｂ線断面に対応する断面図をそれぞれ示している。
【図９】図８に示した工程における、レジストマスク６
３のパターン形状を示す平面図である。
３のパターン形状を示す平面図である。
【図１０】図８に示した工程において異方性エッチング
を施した後の、ゲート電極３６およびワード線３６ｂの
形状を説明するための斜視図である。
を施した後の、ゲート電極３６およびワード線３６ｂの
形状を説明するための斜視図である。
【図１１】図１に示した構造のメモリセルの製造方法の
第７工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
第７工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
【図１２】図１に示した構造のメモリセルの製造方法の
第８工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
第８工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
【図１３】図１に示した構造のメモリセルの製造方法の
第９工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
第９工程を示す断面図であり、（ａ）は図１（ｂ）のＣ
−Ｃ線断面に対応する断面図、（ｂ）は図１（ｂ）のＢ
−Ｂ線断面に対応する断面図を示している。
【図１４】本発明の第２の実施例のメモリセルの構造を
示す平面レイアウト図である。
示す平面レイアウト図である。
【図１５】本発明の第３の実施例におけるメモリセルの
構造を示す要部拡大断面図である。
構造を示す要部拡大断面図である。
【図１６】本発明の第４の実施例におけるメモリセルの
構造を示す要部拡大断面図である。
構造を示す要部拡大断面図である。
【図１７】本発明の第５の実施例におけるメモリセルの
構造を示す断面図である。
構造を示す断面図である。
【図１８】（ａ）は、本発明の第６の実施例におけるメ
モリセルの構造を示す断面図（（ｂ）のＢ−Ｂ線断面
図）、（ｂ）は、その平面図である。
モリセルの構造を示す断面図（（ｂ）のＢ−Ｂ線断面
図）、（ｂ）は、その平面図である。
【図１９】（ａ）ないし（ｄ）は、本発明のチャネル領
域の平面形状の、種々の変形例を模式的に示す平面図で
ある。
域の平面形状の、種々の変形例を模式的に示す平面図で
ある。
【図２０】従来のＭＯＳ型電界効果トランジスタの製造
方法の、第１工程を示す断面図である。
方法の、第１工程を示す断面図である。
【図２１】従来のＭＯＳ型電界効果トランジスタの製造
方法の、第２工程を示す断面図である。
方法の、第２工程を示す断面図である。
【図２２】従来のＭＯＳ型電界効果トランジスタの製造
方法の、第３工程を示す断面図である。
方法の、第３工程を示す断面図である。
【図２３】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第１工程を示す断面図である。
の製造方法の、第１工程を示す断面図である。
【図２４】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第２工程を示す断面図である。
の製造方法の、第２工程を示す断面図である。
【図２５】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第３工程を示す断面図である。
の製造方法の、第３工程を示す断面図である。
【図２６】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第４工程を示す断面図である。
の製造方法の、第４工程を示す断面図である。
【図２７】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第５工程を示す断面図である。
の製造方法の、第５工程を示す断面図である。
【図２８】従来の縦型のＭＯＳ型電界効果トランジスタ
の製造方法の、第６工程を示す断面図である。
の製造方法の、第６工程を示す断面図である。
【図２９】図２８に示した構造の平面レイアウト図であ
り、図２８は図２９のＡ−Ａ線断面を示している。
り、図２８は図２９のＡ−Ａ線断面を示している。
【図３０】いわゆる狭チャネル効果をもたらす要因を説
明するための断面図であり、（ａ）はチャネル幅ｗとチ
ャネル深さｄとの比が比較的大きい場合、（ｂ）はｗと
ｄとの比が比較的小さい場合を示している。
明するための断面図であり、（ａ）はチャネル幅ｗとチ
ャネル深さｄとの比が比較的大きい場合、（ｂ）はｗと
ｄとの比が比較的小さい場合を示している。
【図３１】（ａ）ないし（ｄ）は、本発明の第７の実施
例の製造工程を順次示す断面図であり、図１（ｂ）にお
けるＢ−Ｂ線断面に対応する断面を示している。
例の製造工程を順次示す断面図であり、図１（ｂ）にお
けるＢ−Ｂ線断面に対応する断面を示している。
【図３２】（ａ）ないし（ｄ）は、本発明の第７の実施
例の製造工程を順次示す断面図であり、図１（ｂ）にお
けるＣ−Ｃ線断面に対応する断面を示している。
例の製造工程を順次示す断面図であり、図１（ｂ）にお
けるＣ−Ｃ線断面に対応する断面を示している。
３１ シリコン基板 ３２ 開口 ３３ 活性層 ３４ 素子分離領域 ３５ ゲート絶縁膜 ３９，４０ 不純物層 なお、図中同一符号を付した部分は、同一または相当の
要素を示す。
要素を示す。
Claims (4)
- 【請求項１】 境界を有するソース領域と、 このソース領域の前記境界と略均一の間隔で並行して延
びる境界を有するドレイン領域と、 前記各境界の間の領域で定義されるチャネル領域と、 前記チャネル領域の表面上に、ゲート絶縁膜を介在させ
て形成させたゲート電極とを備え、 前記各境界は、前記チャネル領域の前記表面に平行な面
内において湾曲し、あるいは折れ曲がりながら延びてい
る半導体装置。 - 【請求項２】 曲面からなる内周側壁に囲まれた開口
を、表面から所定の深さにかけて形成された半導体層
と、 前記開口の内周側壁の下方コーナー部に、ゲート絶縁膜
を介在させて形成されたゲート電極と、 前記開口の底面および前記半導体層の表面の所定位置に
形成された、ソース／ドレイン領域となる不純物層とを
備えた半導体装置。 - 【請求項３】半導体層を形成する工程と、 この半導体層に、湾曲した内周側壁を有する所定深さの
開口を形成する工程と、 前記開口の内表面を含む前記半導体層表面上に、ゲート
絶縁膜を介して所定厚さの多結晶シリコン膜を堆積させ
る工程と、 前記多結晶シリコン膜に異方性エッチングを施すことに
より、前記開口の下方コーナ部にゲート電極を形成する
工程と、 前記半導体層の表面および前記開口の底面の所定位置に
不純物を注入し、不純物層を形成する工程とを備えた半
導体装置の製造方法。 - 【請求項４】半導体基板にの主面上に、所定の平面形状
と厚さとを有する、円柱状または楕円柱状の酸化膜をパ
ターニング形成する工程と、 前記酸化膜をマスクとして、前記半導体基板の主面上に
半導体膜からなる活性層をエピタキシャル成長させる工
程と、 前記酸化膜を除去し、円柱状または楕円柱状の開口を形
成する工程と、 前記開口を設けた領域の前記半導体基板の主面および前
記活性層の主面の、活性領域を包囲する領域に、素子分
離領域を形成する工程と、 前記半導体基板上の露出した表面全面に、熱酸化によっ
てゲート酸化膜を形成する工程と、 このゲート酸化膜上に、ポリシリコン膜を堆積させる工
程と、 前記ポリシリコン膜に異方性エッチングを施すことによ
り、前記開口の活性領域内の側壁にゲート電極を形成す
る工程と、 前記半導体基板上全面に酸化膜を堆積させ、これに異方
性エッチングを施して前記ゲート電極を覆う絶縁層を形
成する工程と、 この絶縁層をマスクとして、前記活性層表面および前記
開口内の前記半導体基板の主面表面に不純物を注入し、
不純物層を形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114760A JPH05136407A (ja) | 1991-05-10 | 1992-05-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10571891 | 1991-05-10 | ||
| JP3-105718 | 1991-05-10 | ||
| JP4114760A JPH05136407A (ja) | 1991-05-10 | 1992-05-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136407A true JPH05136407A (ja) | 1993-06-01 |
Family
ID=26445960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114760A Withdrawn JPH05136407A (ja) | 1991-05-10 | 1992-05-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136407A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114512A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法 |
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| KR100425158B1 (ko) * | 2001-05-25 | 2004-03-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| KR100459211B1 (ko) * | 2001-05-25 | 2004-12-03 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
-
1992
- 1992-05-07 JP JP4114760A patent/JPH05136407A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| US6387760B2 (en) | 1998-05-14 | 2002-05-14 | Nec Corporation | Method for making semiconductor device having bent gate electrode |
| JP2000114512A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法 |
| KR100425158B1 (ko) * | 2001-05-25 | 2004-03-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
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| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
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