JP2018501643A - 仮想接地型不揮発性メモリアレイ - Google Patents

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Abstract

単一の連続チャネル領域と、チャネル領域の第１及び第２の部分の上方にある第１及び第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方にある消去ゲートと、第１及び第２の浮遊ゲートの上方にある第１及び第２の制御ゲートと、をそれぞれ有するメモリセル対を含むメモリデバイス。各メモリセル対では、第１の領域は、同一活性領域内の隣接したメモリセル対の第２の領域に電気的に接続され、第２の領域は、同一活性領域内の隣接したメモリセル対の第１の領域に電気的に接続される。

Description

〔関連出願〕
本出願は、２０１４年１１月１２日に出願された米国仮出願第６２／０７８，８７３号の利益を主張し、この仮出願は、参照により本明細書に組み込まれる。
本発明は、不揮発性メモリアレイに関する。
分割ゲート型不揮発性フラッシュメモリセルは周知である。例えば、米国特許第６，７４７，３１０号は、間にチャネル領域を画定するソース領域及びドレイン領域と、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の他の一部の上方にある浮遊ゲートと、ソース領域の上方にある消去ゲートと、を有する、かかるメモリセルを開示する。これらのメモリセルは、共通ソース領域及び共通消去ゲートを共有する対で形成され、各メモリセルは、ソース領域とドレイン領域との間に延在する基板内に独自のチャネル領域を有する（すなわち、各メモリセル対には、２つの別個のチャネル領域が存在する）。所定列内のメモリセル用のすべての制御ゲートを接続する線は、垂直方向に走る。消去ゲートと選択ゲートとを接続する線、及びソース線も同様である。メモリセルの各行のドレイン領域を接続するビット線は、水平方向に走る。
各セル（ソース、ドレイン、選択ゲート、制御ゲート、及び消去ゲート）の電極数及び各メモリセル（memory calls）対の２つの別個のチャネル領域を前提とすると、各種の線がすべてこれらの電極に接続されているアーキテクチャ及びアレイレイアウトを構成し、形成することは、特に、臨界寸法が縮小し続けるため、実現が過度に複雑かつ困難である。
前述した問題及び必要性は、第１の導電型の半導体材料の基板と、実質的に互いに平行であり、第１の方向に延在する基板上に形成される、離間した分離領域と、を含み、隣接した、各分離領域対の間の活性領域も第１の方向に延在する、メモリデバイスによって対処される。各活性領域は、複数のメモリセル対を含む。各メモリセル対は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延在する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に絶縁状態で配設される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に絶縁状態で配設される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に絶縁状態で配設される消去ゲートと、第１の浮遊ゲートの上方に絶縁状態で配設される第１の制御ゲートと、第２の浮遊ゲートの上方に絶縁状態で配設される第２の制御ゲートと、を含む。メモリセル対は、各メモリセル対について、チャネル領域が第１の領域から第２の領域まで第１の方向に延在し、第１の領域が同一活性領域内の隣接したメモリセル対の第２の領域に電気的に接続され、第２の領域が同一活性領域内の隣接したメモリセル対の第１の領域に電気的に接続されるように、アレイに構成される。
メモリデバイスは、第１の導電型の半導体材料の基板と、実質的に互いに平行であり、第１の方向に延在する、基板の上に形成される、離間した分離領域と、を含み、隣接した各分離領域対間の活性領域も第１の方向に延在する。各活性領域は、複数のメモリセル対を含む。各メモリセル対は、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延在する、第１及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に絶縁状態で配設される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に絶縁状態で配設される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に絶縁状態で配設されるワード線ゲートと、第１の浮遊ゲートの上方に絶縁状態で配設される第１の制御ゲートと、第２の浮遊ゲートの上方に絶縁状態で配設される第２の制御ゲートと、第１の領域の上方に絶縁状態で配設される第１の消去ゲートと、第２の領域の上方に絶縁状態で配設される第２の消去ゲートと、を含む。メモリセル対は、各メモリセル対について、チャネル領域が第１の領域から第２の領域まで第１の方向に延在し、第１の領域が同一活性領域内の隣接したメモリセル対の第２の領域に電気的に接続され、第２の領域が同一活性領域内の隣接したメモリセル対の第１の領域に電気的に接続されるように、アレイに構成される。
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
第１のメモリセル設計（セル番号１）の側断面図である。 第２のメモリセル設計（セル番号２）の側断面図である。 第３のメモリセル設計（セル番号３）の側断面図である。 セル番号２に適用できる、第１のメモリセルアレイアーキテクチャ（アーキテクチャ番号１）の概略図である。 アーキテクチャ番号１のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の、第２の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の動作電圧の表である。 アーキテクチャ番号１の動作電圧の表である。 セル番号１及び番号２に適用できる、第２のメモリセルアレイアーキテクチャ（アーキテクチャ番号２）の概略図である。 アーキテクチャ番号２のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号２の動作電圧の表である。 アーキテクチャ番号２の動作電圧の表である。 セル番号１及び番号２に適用できる、第３のメモリセルアレイアーキテクチャ（アーキテクチャ番号３）の概略図である。 アーキテクチャ番号３のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号３の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号３の動作電圧の表である。 アーキテクチャ番号３の動作電圧の表である。 セル番号１及び番号２に適用できる、第４のメモリセルアレイアーキテクチャ（アーキテクチャ番号４）の概略図である。 アーキテクチャ番号４のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号４の動作電圧の表である。 アーキテクチャ番号４の動作電圧の表である。 セル番号１に適用できる、第５のメモリセルアレイアーキテクチャ（アーキテクチャ番号５）の概略図である。 アーキテクチャ番号５のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号５の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号５の動作電圧の表である。 アーキテクチャ番号５の動作電圧の表である。 セル番号３に適用できる、第６のメモリセルアレイアーキテクチャ（アーキテクチャ番号６）の概略図である。 アーキテクチャ番号６のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号６の動作電圧の表である。 アーキテクチャ番号６の動作電圧の表である。 すべてのアーキテクチャのメモリセルデバイスの構成要素の平面図である。
本発明は、仮想接地型メモリセル構成を使用する、メモリセル設計、アーキテクチャ、及びアレイレイアウトである。図１は第１のメモリセル設計（セル番号１）を図示するものであり、各メモリセルは、基板１０の上方に絶縁状態で配設される浮遊ゲート１２（ＦＧ）と、浮遊ゲート１２の上方に絶縁状態で配設される制御ゲート１４（ＣＧ）と、浮遊ゲート１２及び制御ゲート１４の上方に絶縁状態で配設され、かつ基板１０の上方に絶縁状態で配設される消去ゲート１６（ＥＧ）であって、制御ゲートＣＧの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される消去ゲートと、（ビット線コンタクト２０（ＢＬ）がドレイン拡散領域１８（ＤＲ）に接続されている）浮遊ゲート１２に隣接した基板内のドレイン領域１８（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート１６を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、各メモリセルのチャネル領域を欠く点で、上記の’３１０特許とは異なる。代わりに、単一の連続チャネル領域２２が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１８から他方のメモリセルのドレイン領域１８まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート１４を十分な電圧まで上昇させて、それらの間にある浮遊ゲート１２への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。
図２は、ドレイン領域１８（ＤＲ）と電気的に接触しているビット線コンタクト２０が存在せず、代わりに、メモリセル行内のすべての消去ゲート１６（ＥＧ）を接続する消去ゲート線２４（ＥＧＬ）が存在することを除いてセル番号１と同一である、第２のメモリセル設計（セル番号２）を図示する。
図３は、各メモリセルが、基板の上方に絶縁状態で配設される浮遊ゲート１２（ＦＧ）と、浮遊ゲート１２の上方に絶縁状態で配設される制御ゲート１４（ＣＧ）と、を含む、第３のメモリセル設計（セル番号３）を図示する。浮遊ゲート１２及び制御ゲート１４の片側は、ワード線（選択）ゲート２６（ＷＬ）であり、浮遊ゲート１２及び制御ゲート１４のもう一方の側は、消去ゲート１６（ＥＧ）である。ドレイン領域１８（ＤＲ）は、消去ゲート１６（ＥＧ）の下の基板１０内に配設される。メモリセルは、共通ワード線ゲート２６を共有するメモリセル対として形成され、単一の連続チャネル領域２２が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１８から他方のメモリセルのドレイン領域１８まで延在する）。セル番号１及び番号２と同様に、一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート１４を十分な電圧まで上昇させて、それらの間にある浮遊ゲート１２への電圧結合によって、下にあるチャネル領域部分を起動させる。
本発明は、セル番号１、番号２、及び番号３の所望の動作及び性能を達成する、いくつかのメモリセルアレイアーキテクチャ並びに各種コンタクト及び電圧線のレイアウトを含む。
アーキテクチャ番号１
図４は、第１のアーキテクチャ（番号１）を示し、図５は、セル番号２に適用できる、対応メモリセルアレイレイアウトを示す。メモリセル対、及びこれらが形成される活性領域３６は水平方向に延在し、水平方向に延在する分離領域３４（例えば、基板内に形成されたＳＴＩ絶縁材料）の間にインターレースされている。ビット線ＢＬ０、ＢＬ１などは、メモリセルの列に沿って走る基板１０内の導電性拡散の線である（すなわち、各列について、ドレイン領域１８及び列方向でそれらの間に延在する拡散部は、ドレイン領域の列を互いに電気的に接続する、導電性ビット線を形成する）。消去ゲート線ＥＧ０、ＥＧ１などは、好ましくは、メモリセルの該当行の消去ゲート１６（ＥＧ）をそれぞれ形成し、ポリシリコンストライプの上方を（水平方向に）走る金属線２８にそれぞれ固定される（すなわち、繰り返し接続される）、導電性ポリシリコン２４のストライプである。制御ゲート線ＣＧ０、ＣＧ１などは、好ましくは、メモリセルの該当列の制御ゲート１４（ＣＧ）をそれぞれ形成し、ポリシリコンストライプの上方を（垂直方向に）走る金属線にそれぞれ固定され得る（すなわち、各制御ゲート線は、制御ゲート１４及びこれらを接続するポリシリコン、並びに／又は制御ゲートポリシリコンに固定される金属線であり得る）、導電性ポリシリコンのストライプである。
この実施形態では、メモリセル対は、各メモリセル対について、チャネル領域が第１のドレイン領域ＤＲＡから第２のドレイン領域ＤＲＢまで同一方向に（図５では、水平右方向に）延在するように、アレイに構成される。加えて、各活性領域では、メモリセル対は、一方のメモリセル対の第１の領域が、同一活性領域内の隣接したメモリセル対の第２の領域と隣接して形成され（電気的に接続され）、一方のメモリセル対の第２の領域が、同一活性領域内の他方の隣接したメモリセル対の第１の領域と隣接して形成される（電気的に接続される）ように、端と端を接続して構成される。
図６は、セル番号１及び番号２に適用できる、第１のアーキテクチャ（番号１）の第１の別のレイアウトを示す。このレイアウトは、消去ゲート１６（ＥＧ）が個別ポリブロックとして形成され、垂直コンタクト３０によって（水平方向に延在する）金属ストラップ線２８に接続されることを除いて、図５と同一である。加えて、垂直方向に延在する金属ビット線３２は、各メモリセルのコンタクト２０を介してドレイン拡散部に接続する。
図７は、セル番号１及び番号２に適用できる、第１のアーキテクチャ（番号１）の第２の別のレイアウトを示す。このレイアウトは、消去ゲートブロック１６が活性領域３６からＳＴＩ分離領域３４まで延在し、金属ＥＧ線２８及びそこから消去ゲートブロック１６までのコンタクト３０は、分離領域３４に配設される（これにより、消去ゲート１６の下の酸化物をより保護する）ことを除いて、図６と同一である。
図８は、アーキテクチャ番号１の選択したメモリセル（この場合は、ＥＧ０、ＢＬ０、及びＣＧ０＿Ａに対応するメモリセルＭ０）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ０を含む行対内のすべてのメモリセルを消去する。図９は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図８と同一の動作電圧の第２の表を含む。読み出し動作では、（選択したメモリセル対内の選択したメモリセルのＢＬ、ＥＧ、及びＣＧに接続している）選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、（選択したメモリセル対の選択していないメモリセル他のＣＧに接続されている）選択したメモリ対の他のＣＧ線は、読み出しパスバイアス電圧でバイアスされる。一方、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ、ＥＧ、及びＣＧは、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬは、プログラム電流でバイアスされ、選択したメモリセル対の他のＣＧ線は、プログラムパスバイアス電圧でバイアスされ、選択したメモリセル対に接する、次の隣接したメモリセル対の隣接したＣＧ線はプログラム禁止バイアスでバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされる。
アーキテクチャ番号２
図１０は第２のアーキテクチャ（番号２）を示し、図１１は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成では、メモリセル対は、アーキテクチャ番号１に対して直交するように方向付けられる（すなわち、アーキテクチャ番号２では、共通消去ゲート１６（ＥＧ）を共有する各メモリセル対は、活性領域３６及び分離領域３４のように垂直方向に延在する。つまり、消去ゲートを共有するメモリセル対の一方のメモリセルは、列内の他方のメモリセルの上方にある）。これはまた、制御ゲート線１４（ＣＧ０、ＣＧ１など）が垂直方向ではなく、水平方向に走ることを意味する。ビット線３２（ＢＬ）は、引き続き（列の長さに沿って）概ね垂直方向に走る。ただし、完全に垂直なビット線３２（ＢＬ）は、仮想接地型メモリセル構成に適合しない。これは、各メモリセル対について２つのドレイン領域１８を独立して動作させる（すなわち、異なる電圧において）必要があるためである。したがって、ビット線３２（ＢＬ０、ＢＬ１、ＢＬ２など）（すなわち、コンタクト２０によって個別ドレイン領域に接続される金属など導線）はジグザグ形状であり、メモリセルの２つの隣接した列に交互に接続する。具体的には、共通消去ゲート１６を共有する、任意の所定のメモリセル対では、２つの異なるビット線３２が、２つのドレイン領域１８にそれぞれ接続する。図１０及び１１に示すように、各ビット線３２はメモリセル対の一方のドレイン１８に接続し、次いで横方向に移動し、他のドレイン領域１８（ただし、異なる列にある）に接続し、次いで次のメモリセル対に対してその逆を行うなどである。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。好ましくは、各メモリセル行の消去ゲート１６は、水平方向の金属線２８に固定された連続ポリシリコンストライプである。同様に、各メモリセル行の制御ゲート１４は、これもまた水平方向の金属線に固定され得る、水平方向の連続ポリである。
この実施形態では、メモリセル対は、各メモリセル対について、チャネル領域が第１のドレイン領域ＤＲＡから第２のドレイン領域ＤＲＢまで同一方向に（図１１では、垂直下方向に）延在するように、アレイに構成される。加えて、各活性領域では、メモリセル対は、一方のメモリセル対の第１の領域が、同一活性領域内の隣接したメモリセル対の第２の領域と隣接して形成され（電気的に接続され）、一方のメモリセル対の第２の領域が、同一活性領域内の他方の隣接したメモリセル対の第１の領域と隣接して形成される（電気的に接続される）ように、端と端を接続して構成される。
図１２は、アーキテクチャ番号２の選択したメモリセル（この場合は、ＥＧ０、ＢＬ１、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図１３は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図１２と同一の動作電圧の第２の表を含む。読み出し動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧは、読み出しパスバイアス電圧でバイアスされる。一方、他の選択していないＣＧは０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされる。一方、選択したＢＬ線及びＣＧ線を共有する選択していないメモリセル対の他の隣接したＢＬ線は、禁止電圧ＶＢＬＩＮＨでバイアスされ、他の選択していないＢＬ線は、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、一方、選択したメモリセル対の他のＣＧ線は、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号３
図１４は第３のアーキテクチャ（番号３）を示し、図１５は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成は第２のアーキテクチャ（番号２）の構成に類似するが、ビット線３２（ＢＬ）は、ジグザグ形状ではなく、（活性領域の方向に対して）斜線形状に配置され、したがって、連続する各ドレイン接続は隣接した列内にある。具体的には、各ビット線３２（ＢＬ）は、ある列内のあるドレイン領域１８（ＤＲ）に接続し、次いで、次のドレイン領域１８（ＤＲ）（ただし、次の列内にある）に接続するなどである。例えば、ビット線ＢＬ３は、列３内のメモリ対０の左側ドメインに接続し、次いで、メモリ対０の右側ドレイン（ただし、列２内にある）に接続し、次いで、列１内のメモリ対１の左側ドレインに接続するなどである。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。好ましくは、消去ゲート１６は、水平方向の金属線２８に固定された連続ポリシリコンストライプである。同様に、制御ゲートは、メモリセルの各行の水平方向の連続ポリであり、水平方向の金属線に固定され得る。
下記の図１６は、アーキテクチャ番号３の別のレイアウトを示す。このレイアウトは、直線的な傾斜部を有するビット線３２（ＢＬ）ではなく、コンタクトの上方に（列方向に延在する）垂直部３２ｖを有し、（列方向に対してゼロ以外の角度で延在する）傾斜部３２ｓは、次の隣接した列と接続することを除いて、図１６のレイアウトと同一である。
図１７は、アーキテクチャ番号３の選択したメモリセル（この場合は、ＥＧ０、ＢＬ１、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図１８は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図１７と同一の動作電圧の第２の表を含む。読み出し動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアス電圧でバイアスされ、他の選択していないＣＧは０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、選択したＢＬ線及びＣＧ線を共有する選択していないメモリセル対の他の隣接したＢＬ線は、禁止電圧ＶＢＬＩＮＨでバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号４
図１９は第４のアーキテクチャ（番号４）を示し、図２０は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成は、第２のアーキテクチャ（番号２）及び第３のアーキテクチャ（番号３）の構成に類似するが、ジグザグ形状、直線的な斜線、又は傾斜部を有する垂直に配置されたビット線３２（ＢＬ）ではなく（同一ビット線に接続されている、共通消去ゲートを共有する各メモリセル対の両ドレイン領域を回避するため）、各メモリセル列に対して２つの垂直ビット線３２ａ及び３２ｂが存在し、ビット線３２ａ及び３２ｂからドレイン領域１８に至るまでのコンタクト２０はジグザグ形状である。具体的には、列３では、第１のビット線３２ａ（ＢＬ３＿Ａ）は、コンタクト２０を介して各メモリ対の右側ドレイン１８のみに接続され、第２のビット線３２ｂ（ＢＬ３＿Ｂ）は、各メモリ対の左側ドレイン１８のみに接続される。ドレイン領域２０は、水平方向に十分広い。したがって、ビット線３２ａ及び３２ｂは、各ドレイン領域１８の上方を通過する。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２ａ／３２ｂに接続される。
図２１は、アーキテクチャ番号４の選択したメモリセル（この場合は、ＥＧ０、ＢＬ０＿Ａ、及びＣＧ０＿Ａに対応するメモリセルＭ０）のプログラミング及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ０を含む行対内のすべてのメモリセルを消去する。図２２は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図２１と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨでバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号５
図２３は第５のアーキテクチャ（番号５）を示し、図２４〜２５は、セル番号１に適用できる、対応レイアウトを示す。この構成では、ジグザグ形状、直線的な斜線、又は傾斜部を有する垂直、又はメモリセルの列ごとに複数のビット線を有して配置されたビット線３２（ＢＬ）ではなく（同一ビット線に接続されている、共通消去ゲートを共有する各メモリセル対の両ドレイン領域を回避するため）、各メモリセル列に対して単一の垂直ビット線３２が存在し、各ビット線３２は、列内の１つおきのドレイン領域１８にのみ接続されている。例えば、ビット線ＢＬ０は、行１、４〜５、８〜９などのドレイン１８に接続される（ドレイン領域１８が隣接したメモリセル対間で共有されている場合）。ビット線ＢＬ１は、行２〜３、６〜７、１０〜１１などのドレイン１８に接続される。ビット線３２に対するコンタクトを有するすべてのドレイン１８はまた、隣接した列内のうちの１つにあるドレイン１８に電気的に接続される。これらの電気的接続はまた、交互である。例えば、行１では、列１〜２、３〜４、５〜６などのドレイン１８が接続される。行２〜３では、列０〜１、２〜３、４〜５などのドレイン１８が接続される。これらの接続は、図２４に示すように、分離領域を通って延在する拡散接続であり得る。あるいは、図２５に示すように、金属コネクタ３８は、電気的接続を形成することができる。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。
図２６は、アーキテクチャ番号５の選択したメモリセル（この場合は、ＥＧ０、ＢＬ２、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図２７は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図２６と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号６
図２８は第６のアーキテクチャ（番号６）を示し、図２９は、セル番号３に適用できる、対応レイアウトを示す。この構成では、活性領域３６内に形成されたメモリセル対は、垂直方向に延在する。ポリシリコンワード線２６（ＷＬ）及び制御ゲートポリ線１４（ＣＧ）は、水平方向に延在する。消去ゲート１６（ＥＧ）の対は、２つの隣接した活性領域３６間にある分離領域３４を水平方向に交差して延在するポリ線として形成される（すなわち、同一行内であるが、別の列内にあるＥＧゲート１６の対は、単一のポリストライプによって形成される）。ＥＧコンタクト３０は、上方に延在する金属ＥＧ線２８に、各ＥＧポリを接続させ、同一行内のすべてのＥＧポリに接続する。前述したアーキテクチャと同様に、各メモリセル列には単一の垂直ビット線３２が存在し、各ビット線３２は、コンタクト２０によって、列内の１つおきのドレイン領域にのみ接続される。同様に、分離領域３４を通って延在する隣接した列の交互のドレイン領域１８の間には、拡散接続部１８が存在する。各拡散接続部に対するドレイン１８のコンタクトは、該当する列対の金属ビット線３２に接続するビット線コンタクト２０ａが形成される制御ゲート線の１つの上方まで下方に延在する、そこに接続された金属ブリッジ４２に沿って分離領域３４内に形成される。各金属ビット線３２は、接続する２つのメモリセル列間の分離領域３４の上方を垂直方向に延在する。したがって、（共通消去ゲートを共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。
図３０は、アーキテクチャ番号６の選択したメモリセル（この場合は、ＥＧ０、ＢＬ２、及びＷＬ０及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図３１は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図３０と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＷＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされ、他の選択していないＷＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＷＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、禁止電圧ＶＣＧＩＮＨ又は０ボルトでバイアスされ、他の選択していないＷＬ線は、０ボルトでバイアスされる。
図３２に、上記の６つのアーキテクチャのいずれかによるメモリデバイス５０の構成要素を図示する。メモリデバイス５０は、単一チップ上に形成された、上記の実施形態のいずれかによる不揮発性メモリセルの２つの別個のアレイ５２及び５４を含む。不揮発性メモリセルのアレイ５２及び５４に隣接しているのは、選択したメモリセルの読み出し、プログラム、及び消去動作中にアドレスをデコードし、上記の線に各種の電圧を供給するために使用されるアドレスデコーダ５６、５８、及び６０である。チャージポンプ６２は、動作中に電圧を供給する。検知増幅器６４は、読み出し動作中に読み出しメモリセルチャネル電流を読み出して、選択したメモリセルの状態を決定するために使用される。制御回路６６は、読み出し、プログラム、及び消去動作中に、メモリデバイス５０の構成要素を制御して、上記の各種の線で各種の電圧及び電流を供給するように構成されている。
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆるすべての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、すべての方法のステップを例示又は請求した正確な順序で実施する必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (41)

  1. メモリデバイスであって、
    第１の導電型の半導体材料の基板と、
    実質的に互いに平行であり、第１の方向に延在する前記基板の上に形成された、離間した分離領域と、を備え、隣接した各分離領域対の間の活性領域も前記第１の方向に延在し、
    前記活性領域のそれぞれが複数のメモリセル対を含み、前記メモリセル対のそれぞれが、
    前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、
    前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に絶縁状態で配設される第１の浮遊ゲートと、
    前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に絶縁状態で配設される第２の浮遊ゲートと、
    前記第１の領域部分と前記第２のチャネル領域部分との間の前記チャネル領域の第３の部分の上方に絶縁状態で配設される消去ゲートと、
    前記第１の浮遊ゲートの上方に絶縁状態で配設される第１の制御ゲートと、
    前記第２の浮遊ゲートの上方に絶縁状態で配設される第２の制御ゲートと、を含み、
    前記メモリセル対が、前記メモリセル対のそれぞれについて、前記チャネル領域が前記第１の領域から前記第２の領域まで前記第１の方向に延在し、前記第１の領域が、同一活性領域内の隣接したメモリセル対の前記第２の領域に電気的に接続され、前記第２の領域が前記同一活性領域内の隣接した前記メモリセル対の前記第１の領域に電気的に接続されるように、アレイに構成される、メモリデバイス。
  2. 前記第１の方向に対して直交する第２の方向に延在し、前記活性領域のそれぞれにある前記第１の制御ゲートの１つにそれぞれ電気的に接続される複数の第１の制御ゲート線と、
    前記第２の方向に延在し、それぞれの前記活性領域にある前記第２の制御ゲートの１つにそれぞれ電気的に接続される、複数の第２の制御ゲート線と、
    前記第２の方向に延在し、それぞれの前記活性領域にある前記第１の領域の１つ及び前記第２の領域の１つにそれぞれ電気的に接続される、複数のビット線と、
    前記第１の方向に延在し、前記活性領域の１つにある前記消去ゲートにそれぞれ電気的に接続される、複数の消去ゲート線と、を更に含む、請求項１に記載のメモリデバイス。
  3. 前記消去ゲート線が、前記活性領域の上方を前記第１の方向に延在し、垂直方向に延在するコンタクトを介して前記消去ゲートに電気的に接続される金属線である、請求項２に記載のメモリデバイス。
  4. 前記消去ゲートのそれぞれが前記分離領域の１つまで延在し、前記消去ゲート線が、前記分離領域の上方を前記第１の方向に延在し、垂直方向に延在する、前記分離領域内のコンタクトを介して前記消去ゲートに電気的に接続される金属線である、請求項２に記載のメモリデバイス。
  5. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続されるビット線には正電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルではない前記メモリセルに電気的に接続される前記ビット線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項２に記載のメモリデバイス。
  6. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、及び
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧を印加するように構成されている制御回路を更に含む、請求項２に記載のメモリデバイス。
  7. 前記制御回路が、
    前記選択したメモリセルを含む前記メモリセル対に隣接したメモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線には負電圧、及び
    前記選択したメモリセルを含まず、かつ前記選択したメモリセルを含む前記メモリセル対に隣接しない、前記メモリ対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧を更に印加するように構成されている、請求項６に記載のメモリデバイス。
  8. 選択した前記メモリセルの１つの消去動作中に、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、及び
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には負電圧を印加するように構成されている制御回路を更に含む、請求項２に記載のメモリデバイス。
  9. 前記第１の方向に対して直交する第２の方向に延在し、前記活性領域のそれぞれにある前記第１の制御ゲートの１つにそれぞれ電気的に接続される、複数の第１の制御ゲート線と、
    前記第２の方向に延在し、それぞれの前記活性領域にある前記第２の制御ゲートの１つにそれぞれ電気的に接続される複数の第２の制御ゲート線と、
    前記第２の方向に延在し、前記活性領域のそれぞれにある前記消去ゲートの１つにそれぞれ電気的に接続される複数の消去ゲート線と、を更に含む、請求項１に記載のメモリデバイス。
  10. 第１の活性領域の前記第１の領域及び前記第２の領域の一部の上方に配設され、電気的に接続される第１の部分と、
    前記第１の活性領域に隣接した第２の活性領域の前記第１の領域及び前記第２の領域の一部の上方に配設され、電気的に接続される第２の部分と、
    前記第１の活性領域と前記第２の活性領域との間の前記分離領域をそれぞれ横断する第３の部分と、を含む、ジグザグ形状をそれぞれ有する複数のビット線を更に含む、請求項９に記載のメモリデバイス。
  11. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線にはゼロ電圧を印加するように構成されている制御回路、を更に含む、請求項１０に記載のメモリデバイス。
  12. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、及び
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧を印加するように構成されている制御回路を更に含む、請求項１０に記載のメモリデバイス。
  13. 前記制御回路が、
    前記選択したメモリセルを含まず、かつ前記ビット線及び前記選択したメモリセルに電気的に接続される制御ゲート線を共有する、前記メモリセル対に電気的に接続される前記ビット線に正電圧を印加するように更に構成されている、請求項１２に記載のメモリデバイス。
  14. 前記制御回路が、
    前記選択したメモリセルを含まず、かつ前記ビット線及び前記選択したメモリセルに電気的に接続される制御ゲート線を共有しない、前記メモリセル対に電気的に接続される前記ビット線には正又はゼロ電圧、
    前記選択したメモリセルを含まない前記メモリ対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧を印加するように更に構成されている、請求項１２に記載のメモリデバイス。
  15. 前記活性領域のそれぞれにある、前記第１の領域の１つ及び前記第２の領域の１つにそれぞれ電気的に接続される複数のビット線を更に含み、前記ビット線のそれぞれが、前記第１の方向に対して斜めに方向付けられている、請求項９に記載のメモリデバイス。
  16. 前記活性領域のそれぞれにある、前記第１の領域の１つ及び前記第２の領域の１つにそれぞれ電気的に接続される複数のビット線を更に含み、前記ビット線のそれぞれが、
    前記活性領域の１つに沿ってそれぞれ延在する第１の部分と、
    ある前記第１の部分から別の前記第１の部分まで前記分離領域の１つをそれぞれ横断する第２の部分と、を含む、請求項９に記載のメモリデバイス。
  17. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項１５に記載のメモリデバイス。
  18. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、及び
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧を印加するように構成されている制御回路を更に含む、請求項１５に記載のメモリデバイス。
  19. 前記制御回路が、
    前記選択したメモリセルを含まず、かつ前記ビット線及び前記選択したメモリセルに電気的に接続される制御ゲート線を共有する、前記メモリセル対に電気的に接続される前記ビット線に正電圧、及び
    前記選択したメモリセルを含まず、かつ前記ビット線及び前記選択したメモリセルに電気的に接続される制御ゲート線を共有しない、前記メモリセル対に電気的に接続される前記ビット線には正又はゼロ電圧、を印加するように更に構成されている、請求項１８に記載のメモリデバイス。
  20. 前記制御回路が、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧を印加するように更に構成されている、請求項１８に記載のメモリデバイス。
  21. 前記活性領域のそれぞれが、
    前記第１の方向に延在し、前記活性領域にある前記第１及び第２の領域の一部に電気的に接続される第１のビット線と、
    前記第１の方向に延在し、前記活性領域にある前記第１及び第２の領域の他方に電気的に接続される第２のビット線と、を更に含む、請求項９に記載のメモリデバイス。
  22. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項２１に記載のメモリデバイス。
  23. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、及び
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧を印加するように構成されている制御回路を更に含む、請求項２１に記載のメモリデバイス。
  24. 前記制御回路が、
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルを含まない前記メモリ対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧を印加するように更に構成されている、請求項２３に記載のメモリデバイス。
  25. 前記活性領域のそれぞれについて、
    前記ある活性領域にある第１の複数の前記第１の領域が、前記第２の方向で前記ある活性領域に隣接した、別の前記活性領域にある第１の複数の前記第１の領域に電気的に接続され、
    前記ある活性領域にある第２の複数の前記第１の領域が、前記第２の方向と反対の方向で前記ある活性領域に隣接した、別の前記活性領域にある第２の複数の前記第１の領域に電気的に接続され、
    前記第１の複数の前記第１の領域が、前記第２の複数の前記第１の領域と交互であり、
    前記メモリデバイスが、
    第１の複数の前記活性領域の１つに沿ってそれぞれ延在し、その中の前記第１の複数の前記第１の領域に電気的に接続される、第１の複数のビット線と、
    第２の複数の前記活性領域の１つに沿ってそれぞれ延在し、その中の前記第２の複数の前記第１の領域に電気的に接続される、第２の複数のビット線と、を更に含み、
    前記第１の複数の前記活性領域が、前記第２の複数の前記活性領域と交互である、請求項９に記載のメモリデバイス。
  26. 前記活性領域のそれぞれについて、
    前記ある活性領域にある前記第１の複数の前記第１の領域が、前記分離領域の１つに交差して延在する拡散部によって前記第２の方向で前記ある活性領域に隣接した、別の前記活性領域にある前記第１の複数の前記第１の領域に電気的に接続され、
    前記ある活性領域にある前記第２の複数の前記第１の領域が、前記分離領域の別の１つに交差して延在する拡散部によって前記第２の方向と反対の方向で前記ある活性領域に隣接した、別の前記活性領域にある前記第２の複数の前記第１の領域に電気的に接続される、請求項２５に記載のメモリデバイス。
  27. 前記活性領域のそれぞれについて、
    前記ある活性領域にある前記第１の複数の前記第１の領域が、前記分離領域の１つに交差して延在する金属コネクタによって前記第２の方向で前記ある活性領域に隣接した、別の前記活性領域にある前記第１の複数の前記第１の領域に電気的に接続され、
    前記ある活性領域にある前記第２の複数の前記第１の領域が、前記分離領域の別の１つに交差して延在する金属コネクタによって前記第２の方向と反対の方向で前記ある活性領域に隣接した、別の前記活性領域にある前記第２の複数の前記第１の領域に電気的に接続される、請求項２５に記載のメモリデバイス。
  28. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線にはゼロ電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項２５に記載のメモリデバイス。
  29. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、及び
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧を印加するように構成されている制御回路を更に含む、請求項２５に記載のメモリデバイス。
  30. 前記制御回路が、
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線には正電圧又はゼロ電圧、
    前記選択したメモリセルを含まない前記メモリ対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧を印加するように更に構成されている、請求項２９に記載のメモリデバイス。
  31. メモリデバイスであって、
    第１の導電型の半導体材料の基板と、
    実質的に互いに平行であり、第１の方向に延在する前記基板の上に形成された、離間した分離領域と、を備え、隣接した各分離領域対の間の活性領域も前記第１の方向に延在し、
    前記活性領域のそれぞれが複数のメモリセル対を含み、前記メモリセル対のそれぞれが、
    前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、
    前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に絶縁状態で配設される第１の浮遊ゲートと、
    前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に絶縁状態で配設される第２の浮遊ゲートと、
    前記第１の領域部分と前記第２のチャネル領域部分との間の前記チャネル領域の第３の部分の上方に絶縁状態で配設されるワード線ゲートと、
    前記第１の浮遊ゲートの上方に絶縁状態で配設される第１の制御ゲートと、
    前記第２の浮遊ゲートの上方に絶縁状態で配設される第２の制御ゲートと、
    前記第１の領域の上方に絶縁状態で配設される第１の消去ゲートと、
    第２の領域の上方に絶縁状態で配設される消去ゲートと、を備え、
    前記メモリセル対が、前記メモリセル対のそれぞれについて、前記チャネル領域が前記第１の領域から前記第２の領域まで前記第１の方向に延在し、前記第１の領域が、同一活性領域内の隣接したメモリセル対の前記第２の領域に電気的に接続され、前記第２の領域が前記同一活性領域内の隣接した前記メモリセル対の前記第１の領域に電気的に接続されるように、アレイに構成される、メモリデバイス。
  32. 前記第１の方向に対して直交する第２の方向に延在し、それぞれの前記活性領域にある前記第１の制御ゲートの１つにそれぞれ電気的に接続される、複数の第１の制御ゲート線と、
    前記第２の方向に延在し、それぞれの前記活性領域にある前記第２の制御ゲートの１つにそれぞれ電気的に接続される、複数の第２の制御ゲート線と、
    前記第２の方向に延在し、前記活性領域のそれぞれにある前記第１及び第２の消去ゲートの１つにそれぞれ電気的に接続される、複数の消去ゲート線と、
    前記第２の方向に延在し、前記活性領域のそれぞれにある前記ワード線ゲートの１つにそれぞれ電気的に接続される、複数のワード線と、を更に含む、請求項３１に記載のメモリデバイス。
  33. 前記活性領域のそれぞれについて、
    前記ある活性領域にある第１の複数の前記消去ゲートが、前記第２の方向で前記ある活性領域に隣接した、別の前記活性領域にある第１の複数の前記消去ゲートに電気的に接続され、
    前記ある活性領域にある第２の複数の前記消去ゲートが、前記第２の方向と反対の方向で前記ある活性領域に隣接した、別の前記活性領域にある第２の複数の消去ゲートに電気的に接続され、
    前記第１の複数の前記消去ゲートが、前記第２の複数の前記消去ゲートと交互である、請求項３２に記載のメモリデバイス。
  34. 前記第１の複数の前記消去ゲートの１つと前記消去ゲート線の１つとの間でそれぞれ電気的に接続される第１の複数の電気コンタクトと、
    前記第２の複数の前記消去ゲートの１つと前記消去ゲート線の１つとの間でそれぞれ電気的に接続される第２の複数の電気コンタクトと、を更に含む、請求項３３に記載のメモリデバイス。
  35. 前記活性領域のそれぞれについて、
    前記ある活性領域にある第１の複数の前記第１の領域が、前記第２の方向で前記ある活性領域に隣接した、別の前記活性領域にある第１の複数の前記第１の領域に電気的に接続され、
    前記ある活性領域にある第２の複数の前記第１の領域が、前記第２の方向と反対の方向で前記ある活性領域に隣接した、別の前記活性領域にある第２の複数の前記第１の領域に電気的に接続され、
    前記第１の複数の前記第１の領域が、前記第２の複数の前記第１の領域と交互であり、
    前記メモリデバイスが、
    第１の複数の前記活性領域の１つと平行にそれぞれ延在し、その中の前記第１の複数の前記第１の領域と電気的に接続される、第１の複数のビット線と、
    第２の複数の前記活性領域の１つと平行にそれぞれ延在し、その中の前記第２の複数の前記第１の領域と電気的に接続される、第２の複数のビット線と、を更に含み、
    前記第１の複数の前記活性領域が、前記第２の複数の前記活性領域と交互である、請求項３２に記載のメモリデバイス。
  36. 前記第１及び第２の複数のビット線が、前記分離領域の１つの上方に延在する、請求項３５に記載のメモリデバイス。
  37. 前記第１及び第２の領域のうちの１つに電気的に接続される第１のコンタクトと、前記第１及び第２の複数のビット線のうちの１つに電気的に接続される第２のコンタクトとの間を前記第１の方向にそれぞれ延在する複数の金属ブリッジを更に備える、請求項３６に記載のメモリデバイス。
  38. 選択した前記メモリセルの１つの読み出し動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線にはゼロ電圧、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記ワード線ゲートに電気的に接続される前記ワード線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルを含まない前記メモリセル対の前記制御ゲートに電気的に接続される前記制御ゲート線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線にはゼロ電圧、及び
    前記選択したメモリセルを含まない前記メモリ対の前記ワード線ゲートに電気的に接続される前記ワード線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項３５に記載のメモリデバイス。
  39. 選択した前記メモリセルの１つのプログラム動作中に、
    前記選択したメモリセルに電気的に接続される前記ビット線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルに電気的に接続される前記ビット線には電流、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルと対になる前記メモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧、
    前記選択したメモリセルの前記ワード線ゲートに電気的に接続される前記ワード線には正電圧、及び
    前記選択したメモリセルを含まない前記メモリ対の前記ワード線ゲートに電気的に接続される前記ワード線にはゼロ電圧を印加するように構成されている制御回路を更に含む、請求項３５に記載のメモリデバイス。
  40. 前記制御回路が、
    前記選択したメモリセルを含まない前記メモリセル対に電気的に接続される前記ビット線には正電圧又はゼロ電圧、
    前記選択したメモリセルを含まない前記メモリ対の前記制御ゲートに電気的に接続される前記制御ゲート線には正電圧又はゼロ電圧を印加するように更に構成されている、請求項３９に記載のメモリデバイス。
  41. 選択した前記メモリセルの１つの消去動作中に、
    前記選択したメモリセルの前記消去ゲートに電気的に接続される前記消去ゲート線には正電圧、及び
    前記選択したメモリセルの前記制御ゲートに電気的に接続される前記制御ゲート線には負電圧を印加するように構成されている制御回路を更に含む、請求項３２に記載のメモリデバイス。
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