KR101785447B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은, 높은 종횡비를 가지는 금속 게이트 전극을 신뢰성있게 형성할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 돌출된 채널 영역을 가지는 기판을 제공하는 단계; 돌출된 채널 영역을 둘러싸는 게이트 절연층을 형성하는 단계; 게이트 절연층 상에, 자신의 두께 방향으로 변화하는 식각 선택비를 가지는 희생층을 형성하는 단계; 및 희생층을 대체하여, 상기 게이트 절연층 상에 게이트 전극을 형성하는 게이트 라스트 공정을 수행하는 단계;를 포함한다.
Description
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 핀펫 구조를 가지는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 및 고성능화됨에 따라 3차원 구조를 가지는 핀펫(FinFET)형 트랜지스터가 제안되었으며, 다마신 방식을 이용하여 형성한 금속 게이트 전극을 사용하는 것이 제안되었다. 이러한 금속 게이트 전극은 상대적으로 높은 종횡비를 가지게 되며, 이에 따라 신뢰성있는 금속 게이트 전극의 형성 방법이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 높은 종횡비를 가지는 금속 게이트 전극을 신뢰성있게 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 돌출된 채널 영역을 가지는 기판을 제공하는 단계; 상기 돌출된 채널 영역을 둘러싸는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에, 자신의 두께 방향으로 변화하는 식각 선택비를 가지는 희생층을 형성하는 단계; 및 상기 희생층을 대체하여, 상기 게이트 절연층 상에 게이트 전극을 형성하는 게이트 라스트(gate-last) 공정을 수행하는 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은, 상기 게이트 절연층에 가까워질수록, 증가된 식각 선택비를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은 자신이 포함하는 불순물의 종류에 따라 변화하는 식각 선택비를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은 상기 식각 선택비에 따라 III족 원소 또는 V족 원소를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은 상기 식각 선택비에 따라 탄소를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은 자신이 포함하는 불순물의 농도에 따라 변화하는 식각 선택비를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 희생층은 자신의 두께 방향으로 연속적으로 변화하는 식각 선택비를 가지거나 또는 불연속적으로 변화하는 식각 선택비를 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 돌출된 채널 영역을 가지는 기판을 제공하는 단계; 상기 돌출된 채널 영역을 둘러싸는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 제1 식각 선택비를 가지는 제1 희생층을 형성하는 단계; 상기 제1 희생층 상에 상기 제1 식각 선택비에 비하여 작은 제2 식각 선택비를 가지는 제2 희생층을 형성하는 단계; 및 상기 제1 및 제2 희생층을 대체하여, 상기 게이트 절연층 상에 게이트 전극을 형성하는 게이트 라스트 공정을 수행하는 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층을 형성하는 단계를 수행한 후에, 상기 제1 희생층을 평탄화하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층은 V족 원소를 포함하고, 상기 제2 희생층은 III족 원소를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층은 V족 원소를 포함하고, 상기 제2 희생층은 언도핑(undoped)될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층은 언도핑(undoped)되고, 상기 제2 희생층은 V족 원소를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층은 III족 원소를 저농도로 포함하고, 상기 제2 희생층은 III족 원소를 고농도로 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층은 V족 원소를 고농도로 포함하고, 상기 제2 희생층은 V족 원소를 저농도로 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 희생층, 상기 제2 희생층, 또는 이들 모두는 연속적으로 변화하는 농도로 불순물을 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 높은 식각 선택비를 가지는 제1 희생층이 하측에 형성되고, 낮은 식각 선택비를 가지는 제2 희생층이 제1 희생층의 상측에 형성되므로, 높은 식각 선택비를 가지는 제1 희생층의 높이를 감소시켜, 결과적으로 테이퍼 형상의 패턴 형성이 억제될 수 있다. 또한, 게이트 절연층에 인접하여 높은 식각 선택비를 가지는 제1 희생층이 형성되므로, 제1 희생층의 식각 시에 게이트 절연층의 원하지 않는 식각을 방지할 수 있다. 이에 따라, 게이트 라스트 공정을 수행한 후에, 높은 종횡비를 가지는 금속 게이트 전극을 신뢰성있게 형성할 수 있다.
도 1 은 본 발명의 일부 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 반도체 소자의 II 영역을 도시하는 사시도이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도들이다. 도 3에 도시된 단면도는 도 1의 III-III' 절단선을 따라 절취된 단면도이고, 도 4에 도시된 단면도는 도 1의 IV-IV' 절단선을 따라 절취된 단면도이다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 도 3의 반도체 소자의 제조 방법을 도시하는 개략적인 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 17은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 18은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 반도체 소자의 II 영역을 도시하는 사시도이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도들이다. 도 3에 도시된 단면도는 도 1의 III-III' 절단선을 따라 절취된 단면도이고, 도 4에 도시된 단면도는 도 1의 IV-IV' 절단선을 따라 절취된 단면도이다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 도 3의 반도체 소자의 제조 방법을 도시하는 개략적인 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 17은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 18은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
다음에, 앞서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자 및 그 제조 방법을 트랜지스터 제조에 적용하는 예들을 설명한다. 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 다양한 타입의 반도체 소자의 제조에 적용 가능하다. 예를 들면, 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 DRAM (dynamic random access memory), 플래쉬(flash) 메모리, PRAM (phase-change RAM), FRAM(ferroelectric RAM), MRAM(magnetic RAM), SRAM(static RAM), 하나의 칩 상에 로직 소자들과 플래쉬 메모리, DRAM 또는 SRAM과 같은 메모리 소자들이 내장되어 있는 임베디드 메모리 로직(embedded memory logic), CMOS 이미지 센서 등 다양한 소자에 각각 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.
도 1 은 본 발명의 일부 실시예들에 따른 반도체 소자(1)를 도시하는 평면도이다.
도 1을 참조하면, 반도체 소자(1)는 활성 영역(2)과 비활성 영역(3)을 포함할 수 있고, 일 방향으로 연장된 게이트 영역(4)을 포함할 수 있다. 활성 영역(2)은 게이트 구조체가 형성되는 영역이고, 게이트 영역(4)을 따라서 서로 엇갈려서 배치될 수 있다. 또한, 도시된 활성 영역(2)의 형태은 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 반도체 소자(1)의 II 영역을 도시하는 사시도이다. 도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 소자(1)를 나타내는 단면도들이다. 도 3에 도시된 단면도는 도 1의 III-III' 절단선을 따라 절취된 단면도이고, 도 4에 도시된 단면도는 도 1의 IV-IV' 절단선을 따라 절취된 단면도이다.
도 2 내지 도 4를 참조하면, 반도체 소자(1)는 활성 영역(2), 비활성 영역(3), 및 게이트 영역(4)을 포함할 수 있다. 반도체 소자(1)는 돌출부(110)를 가지는 기판(100)을 포함한다. 또한, 기판의 일부 영역은 소자분리막(120)에 의하여 덮일 수 있다. 돌출부(110)는 기판(100)의 상부로부터 돌출되며, 소자분리막(120)을 관통하여 노출되도록 연장되며, 핀(fin) 형상을 가질 수 있다. 돌출부(110)의 측벽 일부는 소자분리막(120)에 의하여 덮일 수 있다.
돌출부(110)를 둘러싸도록, 돌출부(110)의 상부 및 측벽에는 게이트 절연층(130)이 위치할 수 있다. 게이트 절연층(130)은 소자 분리막(120) 상에 위치하도록 연장될 수 있다. 게이트 절연층(130) 상에 게이트 전극(140)이 위치할 수 있다. 게이트 전극(140)의 상측에는 캡핑층(150)이 위치할 수 있고, 게이트 전극(140)의 양측에는 스페이서(160)가 위치할 수 있다. 게이트 전극(140)은 일방향으로 연장될 수 있고, 활성 영역(2)에서는 돌출부(110) 상에 위치하는 게이트 절연층(130) 상에 위치하고, 비활성 영역(3)에서는 소자 분리막(120) 상에 위치하는 게이트 절연층(130) 상에 위치한다.
돌출부(110), 게이트 절연층(130), 및 게이트 전극(140)은 게이트 구조체를 형성할 수 있다. 즉, 상기 게이트 구조체는 활성 영역(2) 내에서 형성될 수 있다. 돌출부(110)는 자신의 상측과 측면에 걸쳐서 채널 영역을 형성할 수 있다. 이에 따라, 반도체 소자(1)는 상기 게이트 구조체의 폭에 비하여 상대적으로 긴 채널 영역을 제공할 수 있고, 결과적으로 소자의 크기를 감소시킬 수 있다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 도 3의 반도체 소자(1)의 제조 방법을 도시하는 개략적인 단면도들이다.
도 5를 참조하면, 트렌치(102) 및 돌출부(110)를 가지는 기판(100)을 준비한다. 기판(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있고, 또한 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(100)은 추가적인 워드 라인(word line, 미도시), 추가적인 비트 라인 (bit line, 미도시), 또는 다른 반도체 소자들을 더 포함할 수 있다. 트렌치(102)는 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다. 트렌치(102)에 의하여 기판(100)의 일부 영역에는 돌출부(110)가 형성될 수 있다. 또한, 필요한 경우, 돌출부(110)에 불순물을 주입할 수 있고, 돌출부(110)는 채널 영역으로 기능할 수 있다.
도 6을 참조하면, 트렌치(102) 내의 기판(100) 상에 소자 분리막(120)을 형성한다. 소자 분리막(120)은 트렌치(102)를 완전히 충전하지 않도록 형성됨에 유의한다. 즉, 소자 분리막(120)은 트렌치(102)의 일부를 충전할 수 있고, 이에 따라 돌출부(110)는 소자 분리막(120)으로부터 돌출될 수 있다. 소자 분리막(120)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 소자 분리막(120)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 수행할 수 있으며, 또한 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다. 또한, 하기에 설명되는 다른 어떠한 층에 대하여 상기 방법들을 적용하는 경우도 본 발명의 기술적 사상에 포함된다. 소자 분리막(120)은, 예를 들어 트렌치(102)를 절연물로 완전히 충전한 후 상기 절연물을 에치백(etch-back) 방법 등을 이용하여 제거하여 형성할 수 있다. 이 경우에, 건식 식각 또는 습식 식각을 이용할 수 있다.
도 7을 참조하면, 돌출부(110) 상에 게이트 절연층(130)을 형성한다. 게이트 절연층(130)은 돌출부(110)를 둘러싸도록 형성할 수 있고, 예를 들어 돌출부(110)의 상면 및 측면 상에 형성될 수 있다. 또한, 게이트 절연층(130)은 소자 분리막(120) 상에도 형성될 수 있다. 게이트 절연층(130)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 게이트 절연층(130)은 고유전율 물질(high-k)을 포함할 수 있고, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 및 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 및 하프늄 알루미늄 산화물(HfAlO) 등을 포함할 수 있다. 게이트 절연층(130)은 트렌치(102)를 완전히 충전하지 않도록 트렌치(102)의 바닥과 측벽 및 돌출부(110)의 상면과 측면을 라이닝하여 형성할 수 있다. 트렌치(102)을 절연물로 완전히 충전한 후 상기 절연물의 일부를 제거하여 게이트 절연층(130)을 형성할 수 있다.
도 8을 참조하면, 게이트 절연층(130) 상에 제1 희생층(141)을 형성한다. 제1 희생층(141)은 트렌치(102)를 충전하도록 형성할 수 있다. 필요한 경우, 화학적 기계적 평탄화 공정을 수행하여, 제1 희생층(141)을 평탄화할 수 있다. 또한, 제1 희생층(141)은 돌출부(110) 상으로 연장될 수 있다. 또는, 게이트 절연층(130)이 노출되도록, 제1 희생층(141)이 게이트 절연층(130) 상에 형성되지 않을 수 있다.
도 9를 참조하면, 제1 희생층(141) 상에 제2 희생층(143)을 형성한다. 제2 희생층(143)은 트렌치(102)에 형성된 제1 희생층(141) 상에 형성될 수 있고, 게이트 절연층(130) 상에 형성된 제1 희생층(141) 상에 형성될 수 있다. 반면, 게이트 절연층(130) 상에 제1 희생층(141)이 형성되지 않는 경우에는, 제2 희생층(143)은 게이트 절연층(130) 상에 직접적으로 형성될 수 있다. 필요한 경우, 화학적 기계적 평탄화 공정을 수행하여, 제2 희생층(143)을 평탄화할 수 있다.
제1 희생층(141) 및 제2 희생층(143)은 동일한 물질, 예를 들어 실리콘을 포함할 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 서로 다른 식각 선택비를 가질 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 자신의 두께 방향으로 변화하는 식각 선택비를 가질 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 게이트 절연층(130)에 가까워질수록 증가된 식각 선택비를 가질 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 자신이 포함하는 불순물의 종류 및/또는 농도에 따라 변화하는 식각 선택비를 가질 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 상기 식각 선택비에 따라 III족 원소 또는 V족 원소를 포함할 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 상기 식각 선택비에 따라 탄소를 포함할 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 자신의 두께 방향으로 불연속적으로 변화하는 식각 선택비를 가질 수 있다. 제1 희생층(141) 및 제2 희생층(143)은 자신의 두께 방향으로 연속적이고 및/또는 점진적으로(gradually) 변화하는 식각 선택비를 가질 수 있다.
본 명세서에서 식각 선택비는 게이트 절연층(130)와 같은 절연층에 대한 식각 선택비를 의미한다. 제1 희생층(141)은 제1 식각 선택비를 가질 수 있고, 제2 희생층(143)은 상기 제1 식각 선택비에 비하여 낮은 제2 식각 선택비를 가질 수 있다. 제1 희생층(141)은, 예를 들어 5:1 내지 100:1의 범위의 상기 제1 식각 선택비를 가질 수 있고, 예를 들어 약 10:1의 상기 제1 식각 선택비를 가질 수 있다. 반면, 제2 희생층(143)은, 예를 들어 1:1 내지 5:1의 범위의 상기 제2 식각 선택비를 가질 수 있고, 예를 들어 약 3:1의 상기 제2 식각 선택비를 가질 수 있다. 여기에서, "x:1"의 의미는 절연층의 "1"의 두께가 식각되는 동안, 제1 희생층(141) 또는 제2 희생층(143)이 "x"의 두께가 식각되는 것을 의미할 수 있다. 따라서, 식각 선택비가 낮은 물질은 높은 식각 내성을 가질 수 있고, 반면, 식각 선택비가 높은 물질은 낮은 식각 내성을 가질 수 있다. 또한, 경우에 따라서는, 식각 선택비가 낮은 물질은 낮은 식각 속도를 가질 수 있고, 반면, 식각 선택비가 높은 물질은 높은 식각 속도를 가질 수 있다.
본 발명의 발명자들은, 실리콘이 V족 원소를 불순물로서 포함하면, 식각 선택비가 높아지고, 반면, 실리콘이 III족 원소를 불순물로서 포함하면, 식각 선택비가 낮아짐을 발견하였다. 따라서, 제1 희생층(141) 및 제2 희생층(143)의 불순물의 종류 및 농도를 변화하여, 제1 희생층(141)과 제2 희생층(143)의 식각 선택비를 변화시킬 수 있다. 표 1에는 제1 희생층(141) 및 제2 희생층(143)의 식각 선택비를 변화시키기 위한 실시예들이 나타나 있다. 표 1의 각각의 실시예는 제1 희생층(141) 및 제2 희생층(143)에 포함되는 불순물의 종류 및 농도를 나타낸다.
| 제1 희생층(141) | 제2 희생층(143) | |
| 실시예 1 | V족 원소 | III족 원소 |
| 실시예 2 | V족 원소 | 없음(undoped) |
| 실시예 3 | 없음(undoped) | III족 원소 |
| 실시예 4 | 저농도의 III족 원소 | 고농도의 III족 원소 |
| 실시예 5 | 고농도의 V족 원소 | 저농도의 V족 원소 |
표 1의 실시예 1에 나타난 바와 같이, 높은 식각 선택비가 요구되는 제1 희생층(141)은 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 등과 같은 V족 원소를 포함할 수 있다. 반면, 낮은 식각 선택비가 요구되는 제2 희생층(143)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl)과 같은 III족 원소를 포함할 수 있다.
표 1의 실시예 2에 나타난 바와 같이, 제1 희생층(141)은 상기 V족 원소를 포함하는 반면, 제2 희생층(143)은 불순물을 포함하지 않을 수 있다.
표 1의 실시예 3에 나타난 바와 같이, 제1 희생층(141)은 불순물을 포함하지 않을 수 있고, 제2 희생층(143)은 상기 III족 원소를 포함할 수 있다.
표 1의 실시예 4에 나타난 바와 같이, 제1 희생층(141) 및 제2 희생층(143)은 모두 상기 III족 원소를 포함할 수 있다. 제1 희생층(141)은 상기 III족 원소를 저농도로 포함할 수 있고, 제2 희생층(143)은 상기 III족 원소를 고농도로 포함할 수 있다. 또한, 상기 III족 원소는 제2 희생층(143) 및/또는 제1 희생층(141) 내에서 연속적으로 및/또는 점진적으로 농도가 변화할 수 있다. 특히, 제1 희생층(141)에서 상측에 비하여 게이트 절연층(130)에 인접한 하측에 가까워질수록 상기 III족 원소의 농도가 감소될 수 있다.
표 1의 실시예 5에 나타난 바와 같이, 제1 희생층(141) 및 제2 희생층(143)은 모두 상기 V족 원소를 포함할 수 있다. 제1 희생층(141)은 상기 V족 원소를 고농도로 포함할 수 있고, 제2 희생층(143)은 상기 V족 원소를 저농도로 포함할 수 있다. 또한, 상기 V족 원소는 제2 희생층(143) 및/또는 제1 희생층(141) 내에서 연속적으로 및/또는 점진적으로 농도가 변화할 수 있다. 특히, 제1 희생층(141)에서 상측에 비하여 게이트 절연층(130)에 인접한 하측에 가까워질수록 상기 V족 원소의 농도가 증가될 수 있다.
제1 희생층(141)이 상기 제1 식각 선택비를 가지고, 제2 희생층(143)이 상기 제2 식각 선택비를 가지는 경우에는, 제1 희생층(141) 및 제2 희생층(143)의 계면에서 상기 식각 선택비는 불연속적으로 변화할 수 있다. 반면, 제1 희생층(141) 및 제2 희생층(143)이 각각 불순물의 농도가 변화하는 경우에는, 상기 식각 선택비가 연속적이고 및/또는 점진적으로 변화할 수 있다.
또한, 상기 III족 원소를 대신하거나 상기 III족 원소와 함께 탄소를 불순물로서 제1 희생층(141) 및/또는 제2 희생층(143)이 포함하는 경우도 본 발명의 기술적 사상에 포함된다. 탄소는, 상기 III족 원소와 유사하게, 식각 선택비를 감소시키는 기능을 수행한다.
또한, II족 원소를 상기 III족 원소를 대체하거나, VI족 원소를 상기 V족 원소를 대체하는 경우도 본 발명의 기술적 사상에 포함된다.
상기 불순물들은 이온 주입이나 열 확산 방법을 이용하여 제1 희생층(141) 및 제2 희생층(143)에 주입될 수 있다.
후속의 공정에서는, 제1 희생층(141) 및 제2 희생층(143)을 대체하여 게이트 전극(140, 도 15 참조)이 형성될 수 있다. 즉, 제1 희생층(141) 및 제2 희생층(143)을 제거하여 희생 절연층(148) 내에 형성된 빈 공간에 도전물을 충전하여 게이트 전극(140, 도 15 참조)을 형성할 수 있다. 이러한 공정을 게이트 라스트(gate-last) 공정으로 지칭할 수 있다.
도 10을 참조하면, 제2 희생층(143) 상에 마스크 패턴(146)을 형성한다. 마스크 패턴(146)은 포토레지스트 패턴 또는 하드마스크 패턴일 수 있다.
도 11을 참조하면, 마스크 패턴(146)을 식각 마스크로 이용하여, 제2 희생층(143)의 일부 영역을 제거하여 제2 희생층 패턴(144)을 형성한다. 상술한 바와 같이, 제2 희생층(143)은, 예를 들어 1:1 내지 5:1의 범위의 상기 제2 식각 선택비를 가질 수 있고, 예를 들어 약 3:1의 상기 제2 식각 선택비를 가질 수 있다. 본 단계에 있어서, 불소 함유 가스를 식각제로 이용할 수 있다. 상기 불소 함유 가스는 CxFy, SF6, NF3, HF 등일 수 있다.
도 12를 참조하면, 마스크 패턴(146)을 식각 마스크로 이용하여 제1 희생층 패턴(142)을 형성한다. 상술한 바와 같이, 제1 희생층(141)은, 예를 들어 5:1 내지 100:1의 범위의 상기 제1 식각 선택비를 가질 수 있고, 예를 들어 약 10:1의 상기 제1 식각 선택비를 가질 수 있다. 본 단계에 있어서, Cl2, HBr, HCl, HI, O2 등을 식각제로 이용할 수 있다. 따라서, 제1 희생층(141)은 제2 희생층(143)에 비하여 높은 식각 선택비를 가지고, 경우에 따라서는 빠른 식각 속도를 가질 수 있다.
실리콘 층이 높은 식각 선택비로 식각되어 패턴을 형성할 때에는, 상기 패턴은 하측이 상측에 비하여 큰 테이퍼 형상을 가질 수 있으며, 이러한 테이퍼 형상의 형성은 억제되는 것이 바람직하다. 본 발명의 기술적 사상에 따르면, 높은 식각 선택비를 가지는 제1 희생층(141)이 하측에 형성되고, 낮은 식각 선택비를 가지는 제2 희생층(143)이 제1 희생층(141)의 상측에 형성되므로, 결과적으로 테이퍼 형상의 패턴 형성이 억제될 수 있다. 이에 따라, 후속의 공정에서, 제1 희생층(141) 및 제2 희생층(143)을 대체하여 형성되는 게이트 전극에서의 보이드의 형성을 방지할 수 있다. 또한, 게이트 절연층(130)에 인접하여 높은 식각 선택비를 가지는 제1 희생층(141)이 형성되므로, 제1 희생층(141)의 식각 시에 게이트 절연층(130)의 원하지 않는 식각을 방지할 수 있다.
도 13을 참조하면, 마스크 패턴(160)을 제거하고, 제1 희생층 패턴(142) 및 제2 희생층 패턴(144) 사이에 희생 절연층(148)을 형성한다. 희생 절연층(148)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 희생 절연층(148)은 게이트 절연층(130)과는 다른 식각 선택비를 가질 수 있다. 즉, 후속의 공정에서 희생 절연층(148)이 제거될 때에, 게이트 절연층(130)이 제거되지 않도록 하여야 함에 유의한다. 예를 들어, 게이트 절연층(130)이 실리콘 산화물을 포함하는 경우에는, 희생 절연층(148)이 실리콘 질화물을 포함할 수 있고, 또는 이와 반대일 수 있다.
도 14를 참조하면, 제1 희생층 패턴(142) 및 제2 희생층 패턴(144)을 제거하고, 이에 따라, 희생 절연층(148)에 개구부(149)를 형성한다. 개구부(149)는 게이트 절연층(130)을 노출할 수 있다. 특히, 게이트 형성을 위하여, 개구부(149)는 돌출부(110) 상에 위치한 게이트 절연층(130)을 노출한다. 상술한 바와 같이, 제1 희생층 패턴(141)이 테이퍼 형상을 가지는 것이 방지되므로, 개구부(149)에 테이퍼 형상이 형성되지 않거나 최소화될 수 있다.
도 15를 참조하면, 개구부(149)를 전도성 물질로 충전하여 게이트 전극(140)을 형성한다. 게이트 전극(140)은, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 이들의 질화물들을 포함할 수 있다. 또한, 게이트 전극(140)은 단일층 또는 복합층으로 구성될 수 있다. 상술한 바와 같이, 개구부(149)에 테이퍼 형상이 형성되지 않거나 최소화될 수 있으므로, 게이트 전극(140)은 개구부(149)에 보이드가 생성되지 않도록 충전할 수 있다. 이에 따라, 높은 종횡비를 가지는 금속 게이트 전극을 신뢰성있게 형성할 수 있다.
이어서, 희생 절연층(148)을 제거하고, 게이트 전극(140)에 캡핑층(150)과 스페이서(160)을 형성하여 도 3의 반도체 소자(1)를 완성한다. 캡핑층(150)과 스페이서(160)는 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 스페이서(160)는 희생 절연층(148)을 이용하여 형성할 수 있고, 예를 들어 희생 절연층(148)을 완전히 제거하지 않고 게이트 전극(140)의 측면에 잔존하도록 제거하여, 스페이서(160)를 형성할 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
도 16을 참조하면, 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다. 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 메모리 모듈(4000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 17은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 17을 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 반도체 소자는 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 18은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 18을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 반도체 소자, 2: 활성 영역, 3: 비활성 영역, 4: 게이트 영역,
100: 기판, 102: 트렌치, 110: 돌출부, 120: 소자 분리막,
130: 게이트 절연층, 140: 게이트 전극,
141: 제1 희생층, 142: 제1 희생층 패턴,
143: 제2 희생층, 144: 제2 희생층 패턴, 146: 마스크 패턴,
148: 희생 절연층, 149: 개구부, 150: 캡핑층, 160: 스페이서
100: 기판, 102: 트렌치, 110: 돌출부, 120: 소자 분리막,
130: 게이트 절연층, 140: 게이트 전극,
141: 제1 희생층, 142: 제1 희생층 패턴,
143: 제2 희생층, 144: 제2 희생층 패턴, 146: 마스크 패턴,
148: 희생 절연층, 149: 개구부, 150: 캡핑층, 160: 스페이서
Claims (10)
- 돌출된 채널 영역을 가지는 기판을 제공하는 단계;
상기 돌출된 채널 영역을 둘러싸는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에, 상기 게이트 절연층에 가까워질수록 증가된 식각 선택비를 가지는 희생층을 형성하는 단계; 및
상기 희생층을 대체하여, 상기 게이트 절연층 상에 게이트 전극을 형성하는 게이트 라스트(gate-last) 공정을 수행하는 단계;
를 포함하는 반도체 소자의 제조 방법. - 삭제
- 제 1 항에 있어서, 상기 희생층은 자신이 포함하는 불순물의 종류에 따라 변화하는 식각 선택비를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 희생층은 상기 식각 선택비에 따라 III족 원소 또는 V족 원소를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 희생층은 상기 식각 선택비에 따라 탄소를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 희생층은 자신이 포함하는 불순물의 농도에 따라 변화하는 식각 선택비를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 희생층은 자신의 두께 방향으로 연속적으로 변화하는 식각 선택비를 가지거나 또는 불연속적으로 변화하는 식각 선택비를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 돌출된 채널 영역을 가지는 기판을 제공하는 단계;
상기 돌출된 채널 영역을 둘러싸는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 제1 식각 선택비를 가지는 제1 희생층을 형성하는 단계;
상기 제1 희생층 상에 상기 제1 식각 선택비에 비하여 작은 제2 식각 선택비를 가지는 제2 희생층을 형성하는 단계; 및
상기 제1 및 제2 희생층을 대체하여, 상기 게이트 절연층 상에 게이트 전극을 형성하는 게이트 라스트 공정을 수행하는 단계;
를 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서, 상기 제1 희생층을 형성하는 단계를 수행한 후에, 상기 제1 희생층을 평탄화하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 8 항에 있어서, 상기 제1 희생층은 V족 원소를 포함하고, 상기 제2 희생층은 III족 원소를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110050191A KR101785447B1 (ko) | 2011-05-26 | 2011-05-26 | 반도체 소자의 제조 방법 |
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