CN105244351B - 半导体器件以及制造该半导体器件的方法 - Google Patents

半导体器件以及制造该半导体器件的方法 Download PDF

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Abstract

一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。

Description

半导体器件以及制造该半导体器件的方法
技术领域
本发明构思的示例性实施方式涉及半导体器件以及制造该半导体器件的方法。
背景技术
半导体器件变得更高度集成以提供高性能和低成本。二维的(2D)或平面存储器件的集成度可以通过单位存储单元占据的面积确定。因此，2D存储器件的集成度可以受形成精细图案的技术影响。然而，因为可能需要极高价的装置来形成精细图案，所以2D存储器件的集成度可能受价格限制。
包括三维布置的存储单元的三维(3D)半导体器件已经被发展且可以克服以上限制。然而，与2D半导体存储器件相比，3D半导体存储器件的制造可能是昂贵的，并且可能具有与提供可靠的器件特性相关的限制。
发明内容
本发明构思的示例性实施方式可以提供能够改善下沟道结构与上沟道结构之间的连接结构的3D半导体存储器件。
本发明构思的示例性实施方式可以提供能够简化制造工艺的制造3D半导体存储器件的方法。
根据本发明构思的示例性实施方式，一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。下沟道结构连接到衬底。上沟道结构穿透上层叠结构。上沟道结构连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括：连接到衬底的第一竖直半导体图案；以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。下沟道结构的顶表面在与下竖直绝缘体的顶表面不同的水平处。
在本发明构思的一些示例性实施方式中，下竖直绝缘体的顶表面可以与下层叠结构的上表面基本上共面。
在本发明构思的一些示例性实施方式中，第一连接半导体图案的顶表面可以与第二竖直半导体图案的底表面直接接触。
在本发明构思的一些示例性实施方式中，第一连接半导体图案可以包括N型掺杂剂。
在本发明构思的一些示例性实施方式中，半导体器件可以包括与下和上沟道结构的接触部分相邻的虚设栅电极。
在本发明构思的一些示例性实施方式中，半导体器件可以包括设置在上层叠结构和上沟道结构之间的上竖直绝缘体。下竖直绝缘体的上部的内侧壁可以与上竖直绝缘体的下部的外侧壁直接接触。
在本发明构思的一些示例性实施方式中，上沟道结构可以穿透下层叠结构的上部和上层叠结构。第二竖直半导体图案可以与设置在下层叠结构的上部中的第一连接半导体图案直接接触。
在本发明构思的一些示例性实施方式中，第二竖直半导体图案的底部分可以设置在凹孔中。凹孔可以设置在第一连接半导体图案与上层叠结构之间。
在本发明构思的一些示例性实施方式中，第二竖直半导体图案的外侧壁可以在下层叠结构和上层叠结构之间的接触部分处具有台阶轮廊。
在本发明构思的一些示例性实施方式中，上竖直绝缘体的底表面可以与第一连接半导体图案的顶表面直接接触。
在本发明构思的一些示例性实施方式中，第二竖直半导体图案的底表面可以在比下栅电极中最高的一个高的水平处。
在本发明构思的一些示例性实施方式中，半导体器件可以包括设置在上层叠结构和上沟道结构之间的上竖直绝缘体。在截面图中，上竖直绝缘体的侧壁不需要交叠下竖直绝缘体的侧壁。
在本发明构思的一些示例性实施方式中，第一连接半导体图案可以包括朝向上层叠结构的下部竖直地延伸的突起。该突起可以与第二竖直半导体图案的底部分直接接触。
在本发明构思的一些示例性实施方式中，上竖直绝缘体的底表面可以与突起的顶表面直接接触。
在本发明构思的一些示例性实施方式中，突起可以设置在下竖直绝缘体和上竖直绝缘体之间。
在本发明构思的一些示例性实施方式中，突起的顶表面可以低于上栅电极中最低的一个的底表面。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括：形成包括下牺牲层和下绝缘层的下薄层结构，其中下牺牲层和下绝缘层交替地且重复地层叠在衬底上。形成穿透下薄层结构以暴露衬底的下沟道孔。在下沟道孔中形成下沟道结构。下沟道结构包括第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。在下薄层结构上形成上薄层结构。上薄层结构包括交替地且重复地层叠的上牺牲层和上绝缘层。形成上沟道孔，该上沟道孔穿透下薄层结构的上部和上薄层结构以暴露第一连接半导体图案的内表面。蚀刻第一连接半导体图案的暴露的内表面以在第一连接半导体图案和上薄层结构之间形成凹孔。在凹孔和上沟道孔中形成上沟道结构。上沟道结构与第一连接半导体图案直接接触。
在本发明构思的一些示例性实施方式中，形成上沟道结构可以包括在凹孔和上沟道孔中形成上竖直绝缘层。可以形成覆盖上竖直绝缘层的半导体层。可以蚀刻设置在凹孔的底表面上的半导体层和上竖直绝缘层，以暴露第一连接半导体图案的顶表面。可以在第一连接半导体图案的暴露的顶表面上形成第二竖直半导体图案。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括：形成包括交替地且重复地层叠在衬底上的下牺牲层和下绝缘层的下薄层结构。形成穿透下薄层结构以暴露衬底的下沟道孔。在下沟道孔中形成下沟道结构。下沟道结构包括第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。在下薄层结构上形成上薄层结构。上薄层结构包括交替地且重复地层叠的上牺牲层和上绝缘层。形成上沟道孔，该上沟道孔穿透下薄层结构的上部和上薄层结构以暴露第一连接半导体图案的内表面。在第一连接半导体图案的暴露的内表面上进行选择性外延生长(SEG)工艺，以形成沿着上沟道孔竖直地延伸的突起。形成上沟道结构。在上沟道孔中上沟道结构与突起。
在本发明构思的一些示例性实施方式中，突起的外侧壁可以与上沟道孔的下部的内侧壁直接接触。
附图说明
本发明构思的上述和其它特征将通过参考附图详细描述其示例性实施方式而变得更加明显，在附图中：
图1是示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的单元阵列的示意性电路图；
图2A是示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的平面图；
图2B是沿图2A的线I-I'截取的截面图；
图2C是图2B的部分‘A’的放大图；
图3A、3B、3C、3D、3E、3F、3G、3H、3I和3J是示出根据本发明构思的一些示例性实施方式的制造3D半导体存储器件的方法的截面图；
图4A是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的变形实施方式；
图4B是图4A的部分‘A’的放大图；
图5A、5B和5C是示出根据本发明构思的一些示例性实施方式的制造3D半导体存储器件的方法的变形实施方式的截面图；
图6是示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的单元阵列的示意性电路图；
图7是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件；
图8是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的变形实施方式；
图9是示意性框图，示出包括根据本发明构思的一些示例性实施方式的3D半导体存储器件的存储系统的一示例；
图10是示意性框图,示出包括根据本发明构思的一些示例性实施方式的3D半导体存储器件的存储卡的一示例；以及
图11是示意性框图，示出包括根据本发明构思的一些示例性实施方式的3D半导体存储器件的信息处理系统的一示例。
具体实施方式
现在，将参考附图更全面地描述根据本发明构思的示例性实施方式，在附图中显示出本发明构思的示例性实施方式。本发明构思的优点和特征及实现其的方法将自以下示例性实施方式明显，其中将参考附图更详细地描述以下示例性实施方式。然而，应该理解，本发明构思不限于以下示例性实施方式，而是可以以各种形式实现。在图中，本发明构思的示例性实施方式不限于此处提供的特定示例，其中附图可以为了清晰被夸大。
在此使用的术语仅用于描述具体实施方式，不意欲限制本发明构思的示例性实施方式。将理解，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件或者可以存在居间元件。
类似地，将理解，当元件诸如层、区域或衬底被称为“在”另一元件“上”时，它可以直接在所述另一元件上，或者可以存在居间元件。
本发明构思的实施方式不限于在示例性视图中示出的特定形状，而是可以包括可以根据制造工艺产生的其它形状。因而，这不应被理解为限于本发明构思的范围。
相同或类似的附图标记或相同的参考符号可以在整个说明书和附图中表示相同的元件。
本发明构思的示例性实施方式不应被理解为限于在此示出的区域的形状，而是将包括例如由制造引起的形状的偏差。例如，被示为矩形的蚀刻区域可具有圆形或弯曲的特征。
根据此处描述的本发明构思的示例性实施方式的装置和形成装置的方法可以被包含在诸如集成电路的微电子器件中，其中根据此处描述的不同实施方式的多个装置被集成到同一微电子器件中。因此，此处示出的截面图可以在微电子器件中的两个不同方向(其不需要垂直)上重复。因而，包含根据此处描述的本发明构思的示例性实施方式的器件的微电子器件的平面图可以包括基于微电子器件的功能而成阵列和/或二维图案的多个器件。
根据此处描述的本发明构思的示例性实施方式的装置可以取决于微电子器件的功能而被配置于其它装置之间。此外，根据此处描述的本发明构思的不同示例性实施方式的微电子器件可以在可以垂直于两个不同方向的第三方向上重复，以提供三维集成电路。
当在器件/结构的截面图中示出单一有源区时，该器件/结构可以包括多个有源区以及在其上的晶体管结构(或视情况适合的存储单元结构、栅极结构等等)，如将通过器件/结构的平面图示出的。
图1是示出根据本发明构思的一些示例性实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。
参考图1，根据本发明构思的一些示例性实施方式的3D半导体存储器件的单元阵列可以包括公共源线CSL、多条位线BL、以及设置在公共源线CSL与位线BL之间的多个单元串CSTR。
公共源线CSL可以包括设置在衬底上的导电层或设置在衬底中的掺杂区。位线BL可以包括与衬底间隔开且设置在衬底上方的导电图案(例如金属线)。位线BL可以二维地布置且所述多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到公共源线CSL。多个单元串CSTR可以设置在公共源线CSL与多条位线BL之间。根据本发明构思的示例性实施方式，可以提供多条公共源线CSL，并且所述多条公共源线CSL可以二维地设置。相同的电压可以被施加到每条公共源线CSL。备选地，公共源线CSL可以独立于彼此被电控制。
每个单元串CSTR可以包括连接到公共源线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。
公共源线CSL可以共同连接到单元串CSTR的地选择晶体管GST的源极。可以设置在公共源线CSL与位线BL之间的地选择线GSL、多个栅电极WL0至WL5以及串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。
图2A是示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的平面图。图2B是沿图2A的线I-I'截取的截面图。
参考图2A和2B，衬底100可以是硅衬底、锗衬底或硅锗衬底。衬底100可以包括用掺杂剂掺杂的公共源线CSL。例如，公共源线CSL可以是用N型掺杂剂掺杂的区域。每条公共源线CSL可以交叠电极隔离图案170。公共源线CSL可具有在平行于衬底100的顶表面的第一方向D1上延伸的线形状。公共源线CSL可以沿着交叉第一方向D1的第二方向D2设置。
下层叠结构SS1可以设置在衬底100上。下层叠结构SS1可以包括交替地且重复地层叠在衬底100上的下栅电极GSL和WL0至WL2以及下绝缘层110。在下层叠结构SS1中包括的下栅电极GSL以及WL0至WL2可以沿着垂直于第一和第二方向D1和D2的第三方向D3层叠。下栅电极GSL和WL0至WL2可以通过设置在其间的下绝缘层110彼此分离。每个下绝缘层110可以包括例如硅氧化物层。每个下栅电极GSL和WL0至WL2可以包括掺杂硅、钨、金属氮化物和金属硅化物中的至少一种。当从平面图看时，下层叠结构SS1可具有在第一方向D1上延伸的线形状。最下面的绝缘层105可以设置在衬底100和下层叠结构SS1之间。最下面的绝缘层105可以包括例如硅氧化物层。最下面的绝缘层105可以比下绝缘层110薄。
多个下沟道结构CS1可以穿透下层叠结构SS1从而电连接到衬底100。下沟道结构CS1可以彼此间隔开并且可以在第一方向D1上设置。多个下层叠结构SS1可以设置在衬底100上，所述多个下层叠结构SS1可以彼此横向地间隔开。公共源线CSL可以设置在衬底100中在彼此邻近的下层叠结构SS1之间。穿透下层叠结构SS1的下沟道结构CS1可以包括平行于第一方向D1的第一列R1和第二列R2。第一列R1和第二列R2可以在第二方向D2上彼此间隔开。下沟道结构CS1可以沿着第一和第二方向D1和D2设置成矩阵形式。备选地，穿透每个下层叠结构SS1的下沟道结构CS1可以沿着第一方向D1设置成锯齿形。
上层叠结构SS2可以设置在最上面的下绝缘层110上。上层叠结构SS2可以包括交替地且重复地层叠的上栅电极WL3至WL5和SSL以及上绝缘层210。在上层叠结构SS2中包括的上栅电极WL3至WL5和SSL可以沿着第三方向D3层叠。上栅电极WL3至WL5和SSL可以通过设置在其间的上绝缘层210彼此分离。每个上绝缘层210可以包括例如硅氧化物层。每个上栅电极WL3至WL5和SSL可以包括掺杂硅、钨、金属氮化物和金属硅化物中的至少一种。当从平面图看时，上层叠结构SS2可以交叠下层叠结构SS1并且可具有在第一方向D1上延伸的线形状。多个上层叠结构SS2可以分别设置在所述多个下层叠结构SS1上。
根据本发明构思的一些示例性实施方式，最下面的下栅电极GSL可以用作参考图1描述的地选择晶体管GST的栅电极。最上面的上栅电极SSL可以用作参考图1描述的串选择晶体管SST的栅电极。设置在最上面的上栅电极SSL与最下面的下栅电极GSL之间的栅电极WL0至WL5可以用作存储单元晶体管MCT的栅电极。
多个上沟道结构CS2可以穿透每个上层叠结构SS2从而分别电连接到下沟道结构CS1。下面将更详细地描述下沟道结构CS1与上沟道结构CS2之间的连接。如图2A中示出的，上沟道结构CS2可以彼此间隔开并且可以设置在第一方向D1上。上沟道结构CS2可以包括在第一方向D1上的第一列R1和第二列R2。第一和第二列R1和R2可以在第二方向上彼此间隔开。上沟道结构CS2可以沿着第一和第二方向D1和D2设置成矩阵形式。备选地，上沟道结构CS2可以在第一方向D1上设置成锯齿形。当从平面图看时，上沟道结构CS2可以交叠下沟道结构CS1。
每个下沟道结构CS1可以穿透下层叠结构SS1从而电连接到衬底100。每个下沟道结构CS1可以包括连接到衬底100的第一竖直半导体图案135、以及设置在第一竖直半导体图案135上的第一连接半导体图案130。根据本发明构思的示例性实施方式，第一竖直半导体图案135的侧壁可以是倾斜的。第一竖直半导体图案135可具有其顶端敞开的杯子形状。第一连接半导体图案130可以在第三方向D3上从第一竖直半导体图案135的顶表面延伸。第一连接半导体图案130可具有覆盖第一竖直半导体图案135的敞开的顶端的盖子形状。第一连接半导体图案130的顶表面可以是平坦化的表面。每个下沟道结构CS1的内部可以用下填充绝缘层150填充。下填充绝缘层150的顶表面可以与第一竖直半导体图案135的顶表面共面。
每个上沟道结构CS2可以顺序地穿透上层叠结构SS2和下层叠结构SS1的上部。每个上沟道结构CS2可以包括连接到第一连接半导体图案130的第二竖直半导体图案235、以及设置在第二竖直半导体图案235上的第二连接半导体图案230。根据本发明构思的示例性实施方式，第二竖直半导体图案235的侧壁可以是倾斜的。第二竖直半导体图案235可具有其顶端敞开的杯子形状。第二竖直半导体图案235的外侧壁可以在下层叠结构SS1和上层叠结构SS2的接触部分处具有台阶轮廊。第二竖直半导体图案235的外径可以沿着与第三方向D3相反的方向逐渐减小，并且可以在下和上层叠结构SS1和SS2的接触部分处不连续地增大。第二连接半导体图案230可以在第三方向D3上从第二竖直半导体图案235的顶表面延伸。第二连接半导体图案230可具有覆盖第二竖直半导体图案235的敞开的顶端的盖子形状。第二连接半导体图案230的顶表面可以是平坦化的表面。每个上沟道结构CS2的内部可以用上填充绝缘层250填充。上填充绝缘层250的顶表面可以与第二竖直半导体图案235的顶表面共面。
每个下沟道结构CS1与上沟道结构CS2可以包括半导体材料。例如，每个下沟道结构CS1与上沟道结构CS2可以包括没有用掺杂剂掺杂的本征半导体层。本征半导体层可以包括硅(Si)、锗(Ge)或其混合物。每个下沟道结构CS1与上沟道结构CS2可以包括用掺杂剂掺杂的半导体材料。下沟道结构CS1与上沟道结构CS2可以用掺杂剂掺杂，该掺杂剂的导电类型与衬底100的掺杂剂的导电类型相同。下沟道结构CS1与上沟道结构CS2可具有单晶结构、非晶结构或多晶结构中的至少一种。例如，第一连接半导体图案130可以用N型掺杂剂掺杂。第一连接半导体图案130的N型掺杂剂的浓度可以在从大约10-19/cm3到大约10-17/cm3的范围内。如果N型掺杂剂的浓度高于10-17/cm3，则可能难以实现光滑的孔路径。
如果电压被施加到下和上栅电极GSL、WL0至WL5和SSL中的其中之一，则沟道可以在与其相邻的下和/或上沟道结构CS1或CS2中产生。反转区也可以通过由所述电压引起的边缘场而在所述沟道下面和所述沟道上产生。该反转区可以作为地选择晶体管GST、存储单元晶体管MCT和/或串选择晶体管SST的每个的源/漏区。
下竖直绝缘体140可以设置在下层叠结构SS1与每个下沟道结构CS1之间。下竖直绝缘体140可具有管或圆筒形形状。下竖直绝缘体140的顶端和底端可以是开口的。在本发明构思的一些示例性实施方式中，下竖直绝缘体140可以与衬底100接触。下竖直绝缘体140可以覆盖下层叠结构SS1的内侧壁。
上竖直绝缘体240可以设置在上层叠结构SS2与每个上沟道结构CS2之间。上竖直绝缘体240可具有管或圆筒形形状。上竖直绝缘体240的顶端和底端可以是开口的。上竖直绝缘体240的外侧壁可以在下层叠结构SS1和上层叠结构SS2的接触部分处具有台阶轮廊。在本发明构思的一些示例性实施方式中，上竖直绝缘体240可以与第一连接半导体图案130接触。上竖直绝缘体240可以覆盖上层叠结构SS2的内侧壁。下面将更详细地描述下和上竖直绝缘体140和240的结构。
下和上竖直绝缘体140和240可以包括快闪存储器件的存储元件。每个下和上竖直绝缘体140和240可以包括快闪存储器件的电荷储存层(未示出)。备选地，每个下和上竖直绝缘体140和240可以包括能够储存数据的另一薄层，例如，用于相变存储器件的薄层或用于可变电阻存储器件的薄层。在本发明构思的一些示例性实施方式中，每个下和上竖直绝缘体140和240可以包括顺序层叠的电荷储存层(未示出)和隧道电介质层(未示出)。在本发明构思的一些示例性实施方式中，每个下和上竖直绝缘体140和240可以包括设置在电荷储存层(未示出)与栅电极GSL、WL0至WL5和SSL之间的阻挡电介质层(未示出)。在本发明构思的一些示例性实施方式中，下竖直绝缘体140可以包括设置在下沟道结构CS1与下绝缘层110之间的盖层(未示出)，上竖直绝缘体240可以包括设置在上沟道结构CS2与上绝缘层210之间的盖层(未示出)。
电荷储存层可以包括硅氮化物层、硅氮氧化物层、富硅的氮化物层、纳米晶体硅层和层叠的捕获层中至少一种。隧道电介质层可以包括其能带隙大于电荷储存层的能带隙的材料。例如，隧道电介质层可以包括硅氧化物层。阻挡电介质层可以包括其能带隙大于电荷储存层的能带隙的材料。例如，阻挡电介质层可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。盖层可以包括硅层、硅氧化物层、多晶硅层、硅碳化物层和硅氮化物层中的至少一种。盖层可以包括与下和上绝缘层110和210不同的材料。在本发明构思的一些示例性实施方式中，盖层可以包括至少一种高-k电介质层，诸如钽氧化物(Ta2O5)层、钛氧化物(TiO2)层、铪氧化物(HfO2)层或锆氧化物(ZrO2)层。
覆盖下栅电极GSL和WL0至WL2的顶表面和底表面的下水平绝缘体180可以设置在下栅电极GSL和WL0至WL2与下绝缘层110之间。下水平绝缘体180还可以设置在下沟道结构CS1与下栅电极GSL和WL0至WL2之间。在本发明构思的一些示例性实施方式中，下竖直绝缘体140可以设置在下沟道结构CS1与下水平绝缘体180之间。
覆盖上栅电极WL3至WL5和SSL的顶表面和底表面的上水平绝缘体280可以设置在上栅电极WL3至WL5和SSL与上绝缘层210之间。上水平绝缘体280还可以设置在上沟道结构CS2与上栅电极WL3至WL5和SSL之间。在本发明构思的一些示例性实施方式中，上竖直绝缘体240可以设置在上沟道结构CS2与上水平绝缘体280之间。
每个下和上水平绝缘体180和280可以包括单一层或多个层。在本发明构思的一些示例性实施方式中，每个下和上水平绝缘体180和280可以包括电荷俘获型快闪存储器晶体管的阻挡电介质层(未示出)。在本发明构思的一些示例性实施方式中，每个下和上水平绝缘体180和280可以包括多个阻挡电介质层(未示出)。在本发明构思的一些示例性实施方式中，每个下和上水平绝缘体180和280可以包括电荷俘获型快闪存储器晶体管的电荷储存层(未示出)和阻挡电介质层(未示出)。例如，每个下和上水平绝缘体180和280的阻挡电介质层可以包括其介电常数大于隧道电介质层的介电常数的高-k电介质层。
彼此横向相邻的最上面的上栅电极SSL可以通过在第一方向D1上延伸的电极隔离图案170彼此分离。电极隔离图案170可以设置在相邻的下层叠结构SS1之间和相邻的上层叠结构SS2之间。电极隔离图案170可以与衬底100接触。
位线BL可以设置在上层叠结构SS2上并且可以交叉上层叠结构SS2。位线BL可以在第二方向D2上延伸。位线可以彼此间隔开并且可以设置在第一方向D1上。位线BL可以连接到第二连接半导体图案230。
图2C是图2B的部分‘A’的放大图。
参考图2B和2C，在下文中将更详细地描述下沟道结构CS1与上沟道结构CS2以及下和上竖直绝缘体140和240。
第二竖直半导体图案235可以与第一连接半导体图案130直接接触。因而，第二竖直半导体图案235可以电连接到第一竖直半导体图案135，其中第一连接半导体图案130设置在第二竖直半导体图案235与第一竖直半导体图案135之间。
下竖直绝缘体140的顶表面140a可以与下层叠结构SS1的顶表面SS1a共面。下层叠结构SS1的顶表面SS1a可以是最上面的下绝缘层110的顶表面。上竖直绝缘体240的底表面240a可以与第一连接半导体图案130的顶表面共面。上竖直绝缘体240的底表面240a可以与第一连接半导体图案130的顶表面接触。下竖直绝缘体140的上部的内侧壁140b可以与上竖直绝缘体240的下部的外侧壁240b直接接触。
下沟道结构CS1的最高表面CS1a可以设置在与下竖直绝缘体140的顶表面140a不同的水平处。在本发明构思的示例性实施方式中，下沟道结构CS1的最高表面CS1a可以是第一连接半导体图案130的顶表面。第一连接半导体图案130的顶表面可以低于下竖直绝缘体140的顶表面140a。
凹孔190可以设置在第一连接半导体图案130与上层叠结构SS2之间。凹孔190可以是由最下面的上绝缘层210的底表面、下竖直绝缘体140的上部的内侧壁140b以及第一连接半导体图案130的顶表面围绕的区域。第二竖直半导体图案235可以包括设置在上填充绝缘层250的底表面与第二竖直半导体图案235的底表面之间的底部分231。上竖直绝缘体240的下部和第二竖直半导体图案235的下部可以设置在凹孔190中。底部分231可以设置在凹孔190的下部区域中。因而，底部分231可以与第一连接半导体图案130的顶表面直接接触。第二竖直半导体图案235可以设置在下层叠结构SS1的上部以及上层叠结构SS2中。第二竖直半导体图案235的底表面可以高于最上面的下栅电极WL2。
设置在凹孔190中的第二竖直半导体图案235不需要横向地交叠下沟道结构CS1。第一竖直半导体图案135、第一连接半导体图案130和第二竖直半导体图案235可以竖直地层叠，但是不需要横向地设置。
如果在下沟道结构CS1与上沟道结构CS2的连接区域中，下沟道结构CS1的突出的上部与上沟道结构CS2横向地相邻，且上竖直绝缘体240设置在其间，则可发生屏蔽效应。下沟道结构CS1的突出的上部可以阻挡边缘场并且可妨碍在与所述突出的上部相邻的上沟道结构CS2中反转区的形成。因而，可能难以确保电子和/或空穴平稳地通过的路径。
然而，在根据本发明构思的示例性实施方式的3D半导体存储器件，上沟道结构CS2可以竖直地层叠在下沟道结构CS1上，但是不需要横向地交叠下沟道结构CS1。因为上沟道结构CS2没有被下沟道结构CS1屏蔽，所以可以减少或防止由屏蔽效应引起的问题。
图3A、3B、3C、3D、3E、3F、3G、3H、3I和3J是示出根据本发明构思的一些示例性实施方式的制造3D半导体存储器件的方法的截面图。图3A至3J是与图2A的线I-I'相应的截面图。
参考图2A和3A，可以在衬底100上交替地且重复地层叠下牺牲层151和下绝缘层110以形成下薄层结构TS1。衬底100可以是例如硅衬底、锗衬底或硅锗衬底。
下牺牲层151可以包括相对于下绝缘层110具有蚀刻选择性的材料。在本发明构思的一些示例性实施方式中，牺牲层151的蚀刻速度与下绝缘层110的蚀刻速度之间的差值可以在利用化学溶液的湿法蚀刻工艺中相对较高，但是可以在利用蚀刻气体的干刻工艺中相对较低。
在本发明构思的一些示例性实施方式中，每个下牺牲层151可以是彼此相同的厚度。备选地，最下面的一个下牺牲层151可以比其它下牺牲层151厚。下绝缘层110可以是相同的厚度。备选地，至少一个下绝缘层110的厚度可以不同于其它下绝缘层110的厚度。
例如，每个下牺牲层151和下绝缘层110可以利用热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺、物理CVD工艺或原子层沉积(ALD)工艺被沉积。
根据本发明构思的一些示例性实施方式，下牺牲层151和下绝缘层110可以包括绝缘材料并且可具有相对于彼此的蚀刻选择性。例如，每个下牺牲层151可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。每个下绝缘层110可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一种，下绝缘层110的材料可以不同于下牺牲层151的材料。在本发明构思的一些示例性实施方式中，每个下牺牲层151可以包括硅氮化物层，每个下绝缘层110可以包括硅氧化物层。在根据本发明构思的一些示例性实施方式中，下牺牲层151可以包括导电材料，下绝缘层110可以包括绝缘材料。
最下面的绝缘层105可以设置在衬底100和下薄层结构TS1之间。例如，最下面的绝缘层105可以是通过热氧化工艺形成的硅氧化物层。备选地，最下面的绝缘层105可以是利用沉积技术形成的硅氧化物层。最下面的绝缘层105可以比形成在其上的下牺牲层151和下绝缘层110薄。
参考图2A和3B，下沟道孔120可以穿透下薄层结构TS1。下沟道孔120可以暴露衬底100。当从平面图看时，下沟道孔120可以彼此间隔开并且可以沿着第一方向D1设置。下沟道孔120可以包括可以平行于第一方向D1的第一列R1和第二列R2。第一列R1和第二列R2可以在交叉第一方向D1的第二方向D2上彼此间隔开。下沟道孔120可以沿着第一和第二方向D1和D2设置成矩阵形式。备选地，下沟道孔120可以布置成锯齿形。
形成下沟道孔120可以包括在下薄层结构TS1上形成具有限定下沟道孔120的开口的第一掩模图案(未示出)以及利用第一掩模图案作为蚀刻掩模蚀刻下薄层结构TS1。第一掩模图案可以包括相对于下牺牲层151和下绝缘层110具有蚀刻选择性的材料。衬底100的顶表面，其可以设置在下沟道孔120下面，可以在下薄层结构TS1的蚀刻工艺期间被过蚀刻。因而，衬底100的顶表面可以凹进。下沟道孔120的侧壁可以通过在蚀刻工艺期间产生的副产物倾斜。下沟道孔120的上部的宽度可以大于下沟道孔120的下部的宽度。
参考图2A和3C，可以分别在下沟道孔120中形成下沟道结构CS1。每个下沟道结构CS1可以包括第一竖直半导体图案135以及设置在第一竖直半导体图案135上的第一连接半导体图案130。
下竖直绝缘体140和第一竖直半导体图案135可以形成为覆盖每个下沟道孔120的内侧壁。下竖直绝缘体140和第一竖直半导体图案135可以暴露衬底100。下竖直绝缘层(未示出)和第一下半导体层(未示出)可以顺序地形成在具有下沟道孔120的衬底100上。下竖直绝缘层(未示出)和第一下半导体层(未示出)可以部分地填充下沟道孔120。下沟道孔120不需要用下竖直绝缘层(未示出)和第一下半导体层(未示出)完全填充。下竖直绝缘层(未示出)可以覆盖衬底100的可以通过下沟道孔120暴露的顶表面。下竖直绝缘层(未示出)可以由多个薄层形成。例如，下竖直绝缘层可以利用等离子体增强CVD技术、物理CVD技术和ALD技术中的至少一种沉积。下竖直绝缘层(未示出)可以包括被用作快闪存储器件的存储元件的电荷储存层。在本发明构思的一些示例性实施方式中，电荷储存层可以是俘获绝缘层或包括导电纳米点的绝缘层。下竖直绝缘层(未示出)可以包括用于相变存储器的薄层或用于可变电阻存储器的薄层。
在本发明构思的一些示例性实施方式中，尽管在图中未示出，但是下竖直绝缘层(未示出)可以包括顺序层叠的阻挡电介质层、电荷储存层和隧道电介质层。阻挡电介质层可以覆盖可以通过下沟道孔120暴露的下牺牲层151和下绝缘层110的侧壁以及衬底100的顶表面。阻挡电介质层可以包括例如硅氧化物层。电荷储存层可以包括俘获绝缘层或包括导电纳米点的绝缘层。例如，电荷储存层可以包括硅氮化物层、硅氮氧化物层、富硅的氮化物层、纳米晶体硅层和层叠的俘获层中的至少一种。隧道电介质层可以包括其能带隙大于电荷储存层的能带隙的至少一种材料。例如，隧道电介质层可以是硅氧化物层。
第一下半导体层(未示出)可以形成在下竖直绝缘层(未示出)上。在本发明构思的一些示例性实施方式中，第一下半导体层(未示出)可以是利用ALD技术或CVD技术形成的半导体材料层(例如，多晶硅层、单晶硅层或非晶硅层)。
下竖直绝缘层(未示出)和第一下半导体层(未示出)可以被各向异性地蚀刻以暴露衬底100。因而，下竖直绝缘体140和第一下半导体图案(未示出)可以形成在每个下沟道孔120的内侧壁上。每个下竖直绝缘体140和第一下半导体图案(未示出)可具有其两端开口的中空圆筒形形状。下薄层结构TS1的顶表面可以通过各向异性蚀刻工艺暴露。
可以在衬底100上沉积第二下半导体层。第二下半导体层可以电连接第一半导体图案至设置在下沟道孔120下面的衬底100。例如，第二下半导体层可以与第一半导体图案和衬底100接触。第二下半导体层可以共形地形成，因此其不需要完全填充下沟道孔120。第二下半导体层可以是利用ALD技术或CVD技术形成的半导体材料层(例如，多晶硅层、单晶硅层或非晶硅层)。第一绝缘层可以形成在第二下半导体层上以填充下沟道孔120。第一绝缘层和第二下半导体层可以被平坦化直到暴露下薄层结构TS1，由此在每个下沟道孔120中形成第二下半导体图案和下填充绝缘层150。第一和第二下半导体图案可以包括第一竖直半导体图案135。设置在下沟道孔120中的第一竖直半导体图案135可具有其顶端开口的杯子形状。
下填充绝缘层150可以完全地填充每个下沟道孔120。下填充绝缘层150可以包括可以利用旋涂玻璃(SOG)技术形成的绝缘材料或硅氧化物。
第一连接半导体图案130可以分别连接到第一竖直半导体图案135。第一竖直半导体图案135的上部和下填充绝缘层150的上部可以凹进以形成凹进区域。因而，第一竖直半导体图案135的顶表面和下填充绝缘层150的顶表面可以低于下竖直绝缘体140的顶表面。凹进区域可以用半导体材料填充，该半导体材料可以被平坦化以形成第一连接半导体图案130。第一连接半导体图案130的顶表面可以与下薄层结构TS1的可以被平坦化的顶表面共面。第一连接半导体图案130可以用N型掺杂剂掺杂。第一连接半导体图案130的N型掺杂剂的浓度可以在从大约10-19/cm3到大约10-17/cm3的范围内。
可以设置在每个下沟道孔120中的第一竖直半导体图案135和第一连接半导体图案130可以组成下沟道结构CS1。
参考图2A和3D，可以在下薄层结构TS1上交替地且重复地层叠上牺牲层251和上绝缘层210，以形成上薄层结构TS2。上牺牲层251和上绝缘层210的形成方法可以与参考图3A描述的下牺牲层151和下绝缘层110的形成方法基本上相同。
参考图2A和3E，上沟道孔220可以形成为穿透下薄层结构TS1的上部和上薄层结构TS2。上沟道孔220可以暴露第一连接半导体图案130。第一连接半导体图案130可以在用于形成上沟道孔220的蚀刻工艺期间通过过蚀刻凹进。因而，上沟道孔220可以暴露第一连接半导体图案130的凹进区域的内侧壁。上沟道孔220的形成方法可以与参考图3B描述的下沟道孔120的形成方法基本上相同。
参考图2A和3F，可以蚀刻第一连接半导体图案130的暴露的内侧壁以形成凹孔190。凹孔190可以通过湿法蚀刻第一连接半导体图案130形成。每个凹孔190可以包括在第一连接半导体图案130与上薄层结构TS2之间的区域。每个凹孔190可以包括由最下面的上绝缘层210的底表面、下竖直绝缘体140的上部的内侧壁以及第一连接半导体图案130的顶表面围绕的区域。第一连接半导体图案130可以被蚀刻以具有平坦的顶表面。
参考图2A和3G，可以顺序地形成上竖直绝缘层245和第一上半导体层236，以覆盖上沟道孔220的内表面和凹孔190的内表面。上竖直绝缘层245和第一上半导体层236可以部分地填充上沟道孔220和凹孔190。上沟道孔220和凹孔190不需要用上竖直绝缘层245和第一上半导体层236完全填充。上竖直绝缘层245可以覆盖第一连接半导体图案130的可以通过凹孔190暴露的顶表面。第一上半导体层236可以设置在上竖直绝缘层245上。形成上竖直绝缘层245和第一上半导体层236的方法的其它工艺可以与参考图3C描述的形成下竖直绝缘层和第一下半导体层的方法的相应工艺基本上相同。
参考图2A和3H，可以在每个上沟道孔220中形成上竖直绝缘体240和第二竖直半导体图案235。上竖直绝缘体240和第二竖直半导体图案235可以覆盖每个上沟道孔220的内侧壁，并且可以暴露设置在每个上沟道孔220下面的第一连接半导体图案130的顶表面。第一上半导体层236和上竖直绝缘层245可以被各向异性地蚀刻以暴露第一连接半导体图案130的顶表面。因而，上竖直绝缘体240和第一上半导体图案可以形成在上沟道孔220的内侧壁和凹孔190的内侧壁上。每个上竖直绝缘体240和第一上半导体图案可具有两个端部开口的中空圆筒形形状。上竖直绝缘体240的外侧壁可以在下和上薄层结构TS1和TS2的接触部分处具有台阶轮廊。
第二上半导体层可以沉积在具有第一上半导体图案和上竖直绝缘体240的衬底100上。第二上半导体层可以共形地形成为没有完全填充上沟道孔220和凹孔190。第二绝缘层可以形成在第二上半导体层上以填充上沟道孔220和凹孔190。第二绝缘层和第二上半导体层可以被向下平坦化至上薄层结构TS2的顶表面，由此在上沟道孔220和凹孔190中形成第二上半导体图案和上填充绝缘层250。第二上半导体图案可以与第一上半导体图案和第一连接半导体图案130接触。第一和第二上半导体图案可以包括第二竖直半导体图案235。第二竖直半导体图案235可以形成为具有其顶端开口的杯子形状。第二竖直半导体图案235的外侧壁可以在下和上薄层结构TS1和TS2的接触部分处具有台阶轮廊。因为第二竖直半导体图案235形成为覆盖第一连接半导体图案130的暴露的顶表面，所以第二竖直图案235可以与第一连接半导体图案130直接接触。因而，第二竖直半导体图案235可以电连接到第一竖直半导体图案135，其中第一连接半导体图案130设置在第二竖直半导体图案235与第一竖直半导体图案135之间。
上填充绝缘层250可以形成为完全填充上沟道孔220的内部区域。形成上竖直绝缘体240、第二竖直半导体图案235和上填充绝缘层250的方法的其它工艺可以与参考图3C描述的基本上相同。
参考图2A和3I，可以图案化上薄层结构TS1和下薄层结构TS2以形成暴露衬底100的沟槽300。每个沟槽300可以设置在包括沿着第一方向D1设置的下和上沟道孔120和220的列的每侧。当下和上沟道孔120和220包括多列时，沟槽300和所述列可以沿着第二方向D2交替地设置。
形成沟槽300可以包括形成限定沟槽300的第二掩模图案(未示出)以及利用第二掩模图案作为蚀刻掩模来蚀刻上和下薄层结构TS2和TS1。沟槽300可以暴露下和上牺牲层151和251的侧壁以及下和上绝缘层110和210的侧壁。当从平面图看时，每个沟槽300可具有在第一方向D1延伸的线形状。沟槽300可以暴露衬底100的顶表面。由于用于形成沟槽300的各向异性蚀刻工艺，沟槽300可具有取决于从衬底100起的距离的变化的宽度。
参考图2A和3J，可以选择性地去除通过沟槽300暴露的下和上牺牲层151和251以形成凹槽区域。凹槽区域可以是从沟槽300水平地延伸的间隙区域。凹槽区域可以暴露下和上竖直绝缘体140和240的侧壁。
下水平绝缘体180和上水平绝缘体280可以形成为部分地填充凹槽区域。下水平绝缘体180和上水平绝缘体280可以形成为覆盖凹槽区域的内表面。下栅电极GSL和WL0至WL2以及上栅电极WL3至WL5和SSL可以形成为填充凹槽区域的剩余部分。形成下和上水平绝缘体180和280以及下和上栅电极GSL、WL0至WL5和SSL可以包括形成覆盖凹槽区域的内表面的水平层、在水平层上形成填充凹槽区域的栅极层(例如金属层)、以及去除设置在凹槽区域外部的水平层和栅极层。在本发明构思的一些示例性实施方式中，每个下和上水平绝缘体180和280可以包括至少一部分数据存储层。每个下和上水平绝缘体180和280可以包括单层或多个薄层，类似于竖直绝缘体140和240。在本发明构思的一些示例性实施方式中，每个下和上水平绝缘体180和280可以包括电荷俘获型非易失性存储器晶体管的至少一部分阻挡电介质层。
可以交替地层叠的下栅电极GSL和WL0至WL2以及下绝缘层110可以被包括在下层叠结构SS1中。可以交替地层叠的上栅电极WL3至WL5和SSL以及上绝缘层210可以被包括在上层叠结构SS2中。
再次参考图2A和2B，在形成下和上栅电极GSL、WL0至WL5以及SSL之后，可以在衬底100中形成公共源线CSL。公共源线CSL可以通过离子注入工艺形成。公共源线CSL可以形成在通过沟槽300暴露的衬底100中。公共源线CSL和衬底100可以形成PN结。在本发明构思的一些示例性实施方式中，公共源线CSL可以彼此连接从而处于等电位状态。在本发明构思的一些示例性实施方式中，公共源线CSL可以彼此电隔离从而具有不同的电势。在本发明构思的一些示例性实施方式中，公共源线CSL可以被分为多个源极组，其中每个源极组包括多条公共源线CSL，并且源极组可以彼此电隔离从而具有不同的电势。
电极隔离图案170可以形成为填充每个沟槽300。电极隔离图案170可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
第二连接半导体图案230可以形成为分别连接到第二竖直半导体图案235。第二竖直半导体图案235的上部和上填充绝缘层250的上部可以凹进以形成凹进区域。因而，第二竖直半导体图案235的顶表面和上填充绝缘层250的顶表面可以低于上竖直绝缘体240的顶表面。凹进区域可以用半导体材料填充，该半导体材料可以被平坦化以形成第二连接半导体图案230。第二连接半导体图案230的顶表面可以与上层叠结构SS2的顶表面共面。
可以顺序地层叠的第二竖直半导体图案235和第二连接半导体图案230可以包括上沟道结构CS2。多个上沟道结构CS2可以被提供为穿透上层叠结构SS2。
位线BL可以形成为连接到第二连接半导体图案230。位线BL可以通过第二连接半导体图案230电连接到上沟道结构CS2和下沟道结构CS1。
图4A是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的变形实施方式。在本发明构思的本示例性实施方式中，与图2A和2B的实施方式中描述的相同元件可以由相同的参考数字或相同的参考符号表示，其描述可以被省略或被简要地提及。根据本发明构思的本示例性实施方式的3D半导体存储器件的电路图可以与参考图1描述的基本上相同。
参考图4A，多个下沟道结构CS1可以穿透下层叠结构SS1并且可以电连接到衬底100。多个上沟道结构CS2可以穿透上层叠结构SS2并且可以分别电连接到下沟道结构CS1。下面将更详细地描述下沟道结构CS1与上沟道结构CS2之间的连接。
每个下沟道结构CS1可以顺序地穿透上层叠结构SS2的下部和下层叠结构SS1并且可以电连接到衬底100。每个下沟道结构CS1可以包括连接到衬底100的第一竖直半导体图案135以及设置在第一竖直半导体图案135上的第一连接半导体图案130。第一连接半导体图案130可以在第三方向D3上从第一竖直半导体图案135的顶表面延伸。第一连接半导体图案130可以包括可以在第三方向D3上延伸以穿透上层叠结构SS2的下部的突起131。
第一连接半导体图案130的外侧壁可以在下层叠结构SS1和上层叠结构SS2的接触部分处具有台阶轮廊。第一连接半导体图案130的外径可以沿着第三方向D3增大并且可以在最上面的下绝缘层110和最下面的上绝缘层210的接触部分处不连续地减小。
上沟道结构CS2可以穿透上层叠结构SS2。每个上沟道结构CS2可以包括连接到第一连接半导体图案130的第二竖直半导体图案235以及设置在第二竖直半导体图案235上的第二连接半导体图案230。第二连接半导体图案230可以在第三方向D3上从第二竖直半导体图案235的顶表面延伸。
下竖直绝缘体140可以设置在下层叠结构SS1与每个下沟道结构CS1之间。下竖直绝缘体140可具有管或圆筒形形状。下竖直绝缘体140的顶端和底端可以是开口的。下竖直绝缘体140可以覆盖下层叠结构SS1的内侧壁。
上竖直绝缘体240可以设置在上层叠结构SS2与每个上沟道结构CS2之间。上竖直绝缘体240可具有管或圆筒形形状。下竖直绝缘体240的顶端和底端可以是开口的。上竖直绝缘体240可以覆盖上层叠结构SS2的内侧壁。然而，上竖直绝缘体240不需要完全覆盖上层叠结构SS2的内侧壁，并且可以与第一连接半导体图案130的突起131的顶表面接触。
图4B是图4A的部分‘A’的放大图。
参考图4A和4B，下面将更详细地描述下沟道结构CS1和上沟道结构CS2以及下和上竖直绝缘体140和240。在下文中，可以省略或简要地提及与参考图2A和2B描述的相同技术特征的描述。
下竖直绝缘体140的顶表面140a可以与下层叠结构SS1的顶表面SS1a共面。上竖直绝缘体240的底表面240a可以与第一连接半导体图案130的突起131的顶表面共面。上竖直绝缘体240的底表面240a可以与第一连接半导体图案130的突起131的顶表面接触。上竖直绝缘体240的侧壁不需要交叠下竖直绝缘体140的侧壁。
下沟道结构CS1的最高表面CS1a可以设置在与下竖直绝缘体140的顶表面140a不同的水平处。在本发明构思的本示例性实施方式中，下沟道结构CS1的最高表面CS1a可以是第一连接半导体图案130的突起131的顶表面，并且突起131的顶表面可以高于下竖直绝缘体140的顶表面140a。
在截面图中，突起131可以设置在下竖直绝缘体140和上竖直绝缘体240之间。突起131的底表面可以与下层叠结构SS1的顶表面SS1a共面。突起131的顶表面可以是平坦表面，并且可以与第二竖直半导体图案235的底部分231直接接触。突起131的顶表面可以低于最下面的上栅电极WL3的底表面。突起131的侧壁可以与上层叠结构SS2的内侧壁直接接触。
第一连接半导体图案130的突起131不需要横向地交叠上沟道结构CS2。第二竖直半导体图案235可以竖直地层叠在第一连接半导体图案130上，并且不需要设置在第一连接半导体图案130的一侧。
在根据本发明构思的本示例性实施方式的3D半导体存储器件中，上沟道结构CS2可以竖直地层叠在下沟道结构CS1上，并且不需要横向地交叠下沟道结构CS1。因而，上沟道结构CS2不需要通过下沟道结构CS1屏蔽来减少或防止由屏蔽效应引起的问题。
图5A、5B和5C是示出根据本发明构思的一些示例性实施方式的制造3D半导体存储器件的方法的变形实施方式的截面图。在本发明构思的本示例性实施方式中，与参考图3A至3J描述相同的技术特征的描述可以被省略或被简要地描述。
参考图5A，暴露第一连接半导体图案130的内表面的上沟道孔220可以形成为穿透下薄层结构TS1的上部和上薄层结构TS2，如参考图3A至3E描述的。在本发明构思的本示例性实施方式中，最下面的上绝缘层210可以比以上描述的本发明构思的示例性实施方式的最下面的上绝缘层210厚。
参考图5B，可以在第一连接半导体图案130的暴露的内表面上进行选择性外延生长(SEG)工艺以形成突起131。第一连接半导体图案130可以通过SEG工艺在第三方向D3上沿着上沟道孔220延伸。第一连接半导体图案130的可以高于下薄层结构TS1的顶表面的部分，可以被定义为突起131。突起131的顶表面可以高于最下面的上牺牲层251的底表面。突起131的顶表面可以通过SEG工艺设置在最下面的上绝缘层210的顶表面和底表面之间的水平处。突起131的外侧壁可以与上沟道孔220的下部的内侧壁直接接触。
参考图5C，第二竖直半导体图案235可以分别形成在上沟道孔220中。第二竖直半导体图案235可以分别与突起131直接接触。
上竖直绝缘体240和第二竖直半导体图案235可以形成为覆盖每个上沟道孔220的内侧壁并且暴露每个上沟道孔220下面的突起131。上竖直绝缘层和第一上半导体层可以顺序地形成在具有上沟道孔220和突起131的衬底100上。上竖直绝缘层和第一上半导体层可以部分地填充上沟道孔220。上沟道孔220不需要用上竖直绝缘层和第一上半导体层完全填充。上竖直绝缘层可以覆盖突起131的通过上沟道孔220暴露的顶表面。第一上半导体层可以形成在上竖直绝缘层上。
第一上半导体层和上竖直绝缘层可以被各向异性地蚀刻以暴露突起131的顶表面。因而，上竖直绝缘体240和第一上半导体图案可以顺序地形成在每个上沟道孔220的内侧壁上。每个上竖直绝缘体240和第一上半导体图案可具有其顶端和底端开口的中空圆筒形形状。
第二上半导体层可以沉积在具有第一上半导体图案和上竖直绝缘体240的衬底100上。第二上半导体层可以共形地形成为不完全填充上沟道孔220。绝缘层可以形成在第二上半导体层上以填充上沟道孔220。绝缘层和第二上半导体层可以被平坦化以在每个上沟道孔220中形成第二竖直半导体图案235和上填充绝缘层250。第二竖直半导体图案235可具有其顶端开口的杯子形状。
上填充绝缘层250可以形成为完全填充上沟道孔220。
再次参考图3I和4A，上薄层结构TS2和下薄层结构TS1可以被图案化以形成暴露衬底100的沟槽300。通过沟槽300暴露的下和上牺牲层151和251可以被选择性地去除以形成凹槽区域。下和上水平绝缘体180和280以及下和上栅电极GSL、WL0至WL5和SSL可以形成在凹槽区域中。公共源线CSL、电极隔离图案170、第二连接半导体图案230以及位线BL可以如参考图3I、3J和2B描述的那样形成。
图6是示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的单元阵列的示意性电路图。在本发明构思的本示例性实施方式中，与图1的实施方式中描述的相同技术特征的描述可以被省略或被简要地提及。
每个单元串CSTR可以包括连接到公共源线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。每个单元串CSTR可以包括设置在存储单元晶体管MCT之间的至少一个虚设单元晶体管DCT。虚设单元晶体管DCT可以连接到虚设栅电极DWL。多个存储单元晶体管MCT可以包括设置在虚设单元晶体管DCT下面的下存储单元晶体管和设置在虚设单元晶体管DCT上的上存储单元晶体管。地选择晶体管GST、存储单元晶体管MCT、虚设单元晶体管DCT和串选择晶体管SST可以彼此串联连接。
图7是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件。在本发明构思的本示例性实施方式中，与图2A和2B的示例性实施方式中描述的相同技术特征的描述可以被省略或被简要地提及。
参考图7，第二竖直半导体图案235的外侧壁在下沟道结构CS1与上沟道结构CS2的接触部分中可具有台阶轮廊，如参考图2A和2B描述的。因而，上沟道结构CS2的下部的沟道特性可以不同于下沟道结构CS1的沟道特性。为了使3D半导体存储器件的编程特性、读取特性和擦掉特性一致且稳定，虚设栅电极DWL可以邻近下沟道结构CS1与上沟道结构CS2的接触部分设置。覆盖虚设栅电极DWL的顶表面和底表面的下水平绝缘体180可以设置在虚设栅电极DWL与下绝缘层110之间。邻近虚设栅电极DWL的下水平绝缘体180可以延伸以设置在虚设栅电极DWL与下沟道结构CS1之间。
第二竖直半导体图案235的底表面可以设置在与虚设栅电极DWL的底表面相同的水平，或者在比虚设栅电极DWL的底表面高的水平。第一竖直半导体图案135的顶表面可以设置在与虚设栅电极DWL的底表面相同的水平或者在比虚设栅电极DWL的底表面低的水平。
因为虚设栅电极DWL可以邻近下沟道结构CS1与上沟道结构CS2的接触部分，所以可以减小或防止3D半导体存储器件的不一致沟道特性的出现。
图8是与图2A的线I-I'相应的截面图，示出根据本发明构思的一些示例性实施方式的3D半导体存储器件的变形实施方式。在本发明构思的本示例性实施方式中，与图7的示例性实施方式中描述的相同技术特征的描述可以被省略或被简要地提及。本发明构思的本示例性实施方式的单元阵列可以与以上描述的图6的单元阵列基本上相同。
参考图8，为了使3D半导体存储器件的编程特性、读取特性和擦掉特性一致且稳定，虚设栅电极DWL可以邻近下沟道结构CS1与上沟道结构CS2的接触部分设置。覆盖虚设栅电极DWL的顶表面和底表面的上水平绝缘体280可以设置在虚设栅电极DWL与上绝缘层210之间。邻近虚设栅电极DWL的下水平绝缘体280可以设置在虚设栅电极DWL与上沟道结构CS2之间。第二竖直半导体图案235的底表面可以设置在与虚设栅电极DWL的顶表面相同的水平或者比虚设栅电极DWL的顶表面高的水平。
在本发明构思的示例性实施方式中，虚设栅电极DWL可以设置在下层叠结构SS1的上部。虚设栅电极DWL可以是下和上层叠结构SS1和SS2的接触部分。覆盖虚设栅电极DWL的顶表面和底表面的下水平绝缘体180可以设置在虚设栅电极DWL与下绝缘层110之间。邻近虚设栅电极DWL的下水平绝缘体180可以设置在虚设栅电极DWL与下沟道结构CS1之间。第一竖直半导体图案135的顶表面可以设置在与虚设栅电极DWL的底表面相同的水平或者比虚设栅电极DWL的底表面低的水平。
因为虚设栅电极DWL可以邻近下沟道结构CS1与上沟道结构CS2的接触部分，所以可以减小或防止3D半导体存储器件的不一致沟道特性的出现。
图9是示意性框图，示出包括根据本发明构思的示例性实施方式的3D半导体存储器件的存储系统的一示例。
参考图9，存储系统1100可以被用于个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、存储卡或通过无线接收和/或传输信息数据的其它电子产品中。
存储系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140以及数据总线1150。存储器件1130和接口单元1140可以通过数据总线1150彼此通信。
控制器1110可以包括微处理器、数字信号处理器、微控制器和其它逻辑器件的至少一个。所述其它逻辑器件的功能可以类似于微处理器、数字信号处理器和微控制器的那些功能。存储器件1130可以存储将被控制器1110执行的命令。I/O单元1120可以从外部系统接收数据或信号，或者可以输出数据或信号到外部系统。例如，I/O单元1120可以包括键盘、键板和/或显示装置。
存储器件1130可以包括根据本发明构思的示例性实施方式的至少一个3D半导体存储器件。存储器件1130可以包括另一类型的半导体存储器件和挥发性随机存取存储器中的至少一个。
接口单元1140可以传送电数据到通信网络或可以自通信网络接收电数据。
根据本发明构思的一些示例性实施方式的3D半导体存储器件或存储系统可以利用各种封装技术被封装。例如，根据本发明构思的示例性实施方式的3D半导体存储器件或存储系统可以使用以下的任意一种被封装：层叠封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中管芯封装技术、晶片形式的管芯封装技术、板上芯片封装(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形封装(SOP)技术、缩小的小外形封装(SSOP)技术、薄小外形封装(TSOP)技术、薄的四方扁平封装(TQFP)技术、系统内封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造的封装(WFP)技术以及晶片级处理的层叠封装(WSP)技术。
图10是示意性框图，示出包括根据本发明构思的一些示例性实施方式的3D半导体存储器件的存储卡的一示例。
参考图10，用于存储大容量数据的存储卡1200可以包括在根据本发明构思的示例性实施方式的至少一个3D半导体存储器件中包括的快闪存储器件1210。存储卡1200可以包括控制主机与快闪存储器件1210之间的数据通信的存储控制器1220。
静态随机存取存储(SRAM)装置1221可以被用作中央处理器(CPU)1222的工作存储器。主机接口单元1223可以配置为包括数据存储器件1200与主机之间的数据通信协议。错误检查和校正(ECC)块1224可以检测并纠正从快闪存储器件1210读出的数据的错误。存储接口单元1225可以与快闪存储器件1210连接。CPU 1222可以控制用于交换数据的存储控制器1220的整体操作。尽管在图中未示出，但是存储卡1200可以包括存储代码数据以与主机连接的只读存储器(ROM)。
图11是示意性框图，示出包括根据本发明构思的一些示例性实施方式的3D半导体存储器件的信息处理系统的一示例。
参考图11，信息处理系统1300(例如，移动装置或台式计算机)可以包括在根据本发明构思的示例性实施方式的至少一个3D半导体存储器件中包括的快闪存储器系统1310。信息处理系统1300可以包括可以通过系统总线1360电连接到快闪存储器系统1310的调制解调器1320、中央处理器(CPU)1330、随机存取存储(RAM)装置1340和用户接口单元1350。快闪存储器系统1310可以与以上描述的存储系统1100或存储卡1200基本上相同。快闪存储器系统1310可以存储从外部系统输入的数据和/或通过CPU 1330处理的数据。在本发明构思的一些示例性实施方式中，快闪存储器系统1310可以包括固态盘(SSD)。在该情形下，信息处理系统1330可以稳定地将数据存储到快闪存储器系统1310中。随着快闪存储器系统1310的可靠性增加，快闪存储器系统1310可以减少用于纠错所耗费的资源。尽管在图中未示出，但是应用芯片组、照相机图像处理器(CIS)和输入/输出单元可以被包括在信息处理系统1300中。
根据本发明构思的示例性实施方式的3D半导体存储器件可以防止上沟道结构被下沟道结构屏蔽，所以可以确保电子和/或空穴在下沟道结构与上沟道结构之间的平稳路径。
虽然已经参考本发明构思的示例性实施方式特别显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离由权利要求限定的本发明构思的精神和范围。
本申请要求享有2014年7月1日在韩国知识产权局提交的韩国专利申请No.10-2014-0081956的优先权，其公开通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
下层叠结构，包括下栅电极和下绝缘层，其中所述下栅电极和所述下绝缘层交替地且重复地层叠在衬底上；
上层叠结构，包括上栅电极和上绝缘层，其中所述上栅电极和所述上绝缘层交替地且重复地层叠在所述下层叠结构上；
下沟道结构，穿透所述下层叠结构，其中所述下沟道结构连接到所述衬底；
穿透所述上层叠结构的上沟道结构，其中所述上沟道结构连接到所述下沟道结构；以及
下竖直绝缘体，设置在所述下层叠结构和所述下沟道结构之间，
其中所述下沟道结构包括：连接到所述衬底的第一竖直半导体图案；以及设置在所述第一竖直半导体图案上的第一连接半导体图案，
其中所述上沟道结构包括电连接到所述第一竖直半导体图案的第二竖直半导体图案，其中所述第一连接半导体图案设置在所述第二竖直半导体图案与所述第一竖直半导体图案之间，以及
其中所述下沟道结构的顶表面在与所述下竖直绝缘体的顶表面不同的水平处，其中所述第一竖直半导体图案的顶表面与所述第一连接半导体图案的底表面接触，所述第二竖直半导体图案的底表面与所述第一连接半导体图案的顶表面接触。
2.根据权利要求1所述的半导体器件，其中所述下竖直绝缘体的所述顶表面与所述下层叠结构的上表面共面。
3.根据权利要求1所述的半导体器件，其中所述第一连接半导体图案包括N型掺杂剂。
4.根据权利要求1所述的半导体器件，还包括：
设置在所述上层叠结构和所述上沟道结构之间的上竖直绝缘体，
其中所述下竖直绝缘体的上部的内侧壁与所述上竖直绝缘体的下部的外侧壁直接接触。
5.根据权利要求4所述的半导体器件，其中所述上沟道结构穿透所述下层叠结构的上部和所述上层叠结构，以及
其中所述第二竖直半导体图案与设置在所述下层叠结构的所述上部中的所述第一连接半导体图案直接接触。
6.根据权利要求4所述的半导体器件，其中所述第二竖直半导体图案的底部分设置在凹孔中，其中所述凹孔设置在所述第一连接半导体图案与所述上层叠结构之间。
7.根据权利要求4所述的半导体器件，其中所述第二竖直半导体图案的外侧壁在所述下层叠结构和所述上层叠结构之间的接触部分处具有台阶轮廊。
8.根据权利要求1所述的半导体器件，还包括：
设置在所述上层叠结构和所述上沟道结构之间的上竖直绝缘体，
其中在截面图中，所述上竖直绝缘体的侧壁不交叠所述下竖直绝缘体的侧壁。
9.根据权利要求8所述的半导体器件，其中所述第一连接半导体图案包括朝向所述上层叠结构的下部竖直地延伸的突起，以及
其中所述突起与所述第二竖直半导体图案的底部分直接接触。
10.根据权利要求9所述的半导体器件，其中所述上竖直绝缘体的底表面与所述突起的顶表面直接接触。
11.根据权利要求9所述的半导体器件，其中所述突起设置在所述下竖直绝缘体和所述上竖直绝缘体之间。
12.一种制造半导体器件的方法，所述方法包括：
形成包括下牺牲层和下绝缘层的下薄层结构，其中所述下牺牲层和所述下绝缘层交替地且重复地层叠在衬底上；
形成穿透所述下薄层结构以暴露所述衬底的下沟道孔；
在所述下沟道孔中形成下沟道结构，其中所述下沟道结构包括：第一竖直半导体图案；以及设置在所述第一竖直半导体图案上的第一连接半导体图案；
在所述下薄层结构上形成上薄层结构，其中所述上薄层结构包括交替地且重复地层叠的上牺牲层和上绝缘层；
形成上沟道孔，该上沟道孔穿透所述下薄层结构的上部和所述上薄层结构以暴露所述第一连接半导体图案的内表面；
蚀刻所述第一连接半导体图案的所述暴露的内表面，以在所述第一连接半导体图案和所述上薄层结构之间形成凹孔；以及
在所述凹孔和所述上沟道孔中形成上沟道结构，其中所述上沟道结构与所述第一连接半导体图案直接接触。
13.根据权利要求12所述的方法，其中形成所述上沟道结构包括：
在所述凹孔和所述上沟道孔中形成上竖直绝缘层；
形成覆盖所述上竖直绝缘层的半导体层；
蚀刻设置在所述凹孔的底表面上的所述半导体层和所述上竖直绝缘层，以暴露所述第一连接半导体图案的顶表面；以及
在所述第一连接半导体图案的所述暴露的顶表面上形成第二竖直半导体图案。
14.一种制造半导体器件的方法，所述方法包括：
形成包括下牺牲层和下绝缘层的下薄层结构，其中所述下牺牲层和所述下绝缘层交替地且重复地层叠在衬底上；
形成穿透所述下薄层结构以暴露所述衬底的下沟道孔；
在所述下沟道孔中形成下沟道结构，其中所述下沟道结构包括：第一竖直半导体图案；以及设置在所述第一竖直半导体图案上的第一连接半导体图案，其中所述第一竖直半导体图案的顶表面与所述第一连接半导体图案的底表面接触；
在所述下薄层结构上形成上薄层结构，其中所述上薄层结构包括交替地且重复地层叠的上牺牲层和上绝缘层；
形成穿透所述下薄层结构的上部和所述上薄层结构以暴露所述第一连接半导体图案的内表面的上沟道孔；
在所述第一连接半导体图案的所述暴露的内表面上进行选择性外延生长工艺，以形成沿着所述上沟道孔竖直地延伸的突起；以及
在所述上沟道孔中形成与所述突起接触的上沟道结构。
15.根据权利要求14所述的方法，其中所述突起的外侧壁与所述上沟道孔的下部的内侧壁直接接触。
16.一种半导体器件，包括：
设置在衬底上的下沟道结构，其中所述下沟道结构包括：第一竖直半导体图案、连接半导体图案、沿着所述连接半导体图案和所述第一竖直半导体图案的外边缘设置的下竖直绝缘体、以及突起；以及
设置在所述下沟道结构上方的上沟道结构，其中所述上沟道结构包括：第二竖直半导体图案、以及沿着所述第二竖直半导体图案的外边缘设置的上竖直绝缘体，
其中所述突起从所述连接半导体图案朝向所述第二竖直半导体图案延伸，并且与所述第二竖直半导体图案的底部分接触，
其中所述第一竖直半导体图案的顶表面与所述连接半导体图案的底表面接触，所述第二竖直半导体图案的底表面与所述突起的顶表面接触，以及
其中所述突起的顶表面高于所述上沟道结构的底表面。
17.根据权利要求16所述的半导体器件，其中所述突起穿透所述第二竖直半导体图案的所述底部分。
18.根据权利要求16所述的半导体器件，其中所述突起设置在所述上竖直绝缘体和所述下竖直绝缘体之间。
19.根据权利要求16所述的半导体器件，其中所述上沟道结构还包括上填充绝缘层。
20.根据权利要求16所述的半导体器件，其中所述下竖直绝缘体的顶表面与所述连接半导体图案的顶表面共面。
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