CN110444543A - 包含掺碳氧化物的集成组合件及形成集成组合件的方法 - Google Patents

包含掺碳氧化物的集成组合件及形成集成组合件的方法 Download PDF

Info

Publication number
CN110444543A
CN110444543A CN201910363452.9A CN201910363452A CN110444543A CN 110444543 A CN110444543 A CN 110444543A CN 201910363452 A CN201910363452 A CN 201910363452A CN 110444543 A CN110444543 A CN 110444543A
Authority
CN
China
Prior art keywords
carbon
integrated assemblies
side wall
column
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910363452.9A
Other languages
English (en)
Other versions
CN110444543B (zh
Inventor
山·D·唐
S·博尔萨里
S·H·昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110444543A publication Critical patent/CN110444543A/zh
Application granted granted Critical
Publication of CN110444543B publication Critical patent/CN110444543B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请涉及包含掺碳氧化物的集成组合件及形成集成组合件的方法。一些实施例包含一种集成组合件，其具有各自拥有晶体管沟道区域且在含金属结构上方的半导体材料结构。掺碳氧化物邻近所述半导体材料结构中的每一者的区域及所述含金属结构的侧壁。一些实施例包含一种集成组合件，其具有半导体材料柱。所述柱中的每一者具有四个侧壁。每一柱的所述四个侧壁中的两者是门控侧壁。所述四个侧壁中的另外两者是非门控侧壁。掺碳二氧化硅邻近且直接抵靠所述非门控侧壁。一些实施例包含一种形成集成组合件的方法。形成半导体材料的轨道。在所述轨道中的每一者的顶表面及侧壁表面附近形成掺碳二氧化硅层。形成将所述轨道的所述半导体材料切割为柱的沟槽。在所述沟槽内且沿所述柱形成字线。

Description

包含掺碳氧化物的集成组合件及形成集成组合件的方法
技术领域
本发明涉及包含掺碳氧化物的集成组合件及形成集成组合件的方法。
背景技术
在现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本及高速度的优点。
DRAM可利用各具有一个电容器结合一个晶体管的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。
与存储器单元相关联的晶体管可被称为存取晶体管。在一些应用中，晶体管可具有在一对源极/漏极区域之间竖直延伸的沟道区域。此类晶体管可被称为竖直晶体管。竖直晶体管可紧密地封装在存储器阵列内，且因此可适合于高集成度。但是，随着集成度的提高，实现相邻竖直晶体管的所要电隔离变得越来越困难。
传统隔离利用二氧化硅作为设置在相邻竖直晶体管之间的绝缘材料。但是，氧可成问题地从二氧化硅扩散到与存储器阵列相关联的材料(例如，含金属数字线材料、含金属字线材料等)中。氧可在沉积期间及/或在用O2进行致密化期间从二氧化硅扩散到材料中。因此，将氮化硅设置在块状二氧化硅与其它材料之间，其中氮化硅提供势垒以防止氧从二氧化硅迁移到其它材料中。但是，氮化硅有其自身的问题。例如，随着集成度的提高，氮化硅俘获电荷及此类电荷俘获性质可变得越来越成问题。而且，氮化硅具有相对高介电常数(大于7)，这可增加邻近导电特征之间的寄生电容的可能性。此外，通常难以形成具有小于的厚度的连续氮化硅层，这可限制包括氮化硅的绝缘结构的可扩展性。最后，如果氮化硅设置成直接抵靠半导体材料，那么氮化硅可引起非所要应力。因此，氮化硅通常通过二氧化硅的薄层(称为垫氧化物)而与半导体材料隔开。这增加了额外处理及相关联成本；且进一步可成问题地导致二氧化硅被设置在最好地避免氧扩散的位置中。
将期望开发减轻上述困难的架构且开发形成此类架构的方法。
发明内容
本发明的一个实施例提供一种集成组合件，所述集成组合件包括：半导体材料结构，其各自包括晶体管沟道区域，且其在含金属结构上方；及掺碳氧化物，其邻近且直接抵靠所述半导体材料结构中的每一者的至少部分，且邻近且直接抵靠所述含金属结构的侧壁；所述掺碳氧化物具有至少约3体积％的碳浓度。
本发明的另一实施例提供一种集成组合件，所述集成组合件包括：半导体材料柱；所述柱中的每一者包括晶体管沟道区域；所述柱中的每一者具有四个侧壁；所述柱中的每一者的所述四个侧壁中的两者是呈彼此相对的关系且邻近于字线的门控侧壁；所述四个侧壁中的另外两者是非门控侧壁；数字线，其在所述柱下方；及掺碳二氧化硅，其邻近且直接抵靠所述非门控侧壁，且邻近且直接抵靠所述数字线的侧壁。
本发明的又另一实施例提供一种形成集成组合件的方法，该方法包括：形成半导体材料的轨道；所述轨道中的每一者具有顶表面及从所述顶表面向下延伸的一对相对侧壁表面；所述轨道通过间隙而彼此隔开；所述轨道沿第一方向延伸；形成掺碳二氧化硅的层以沿所述轨道中的每一者的所述顶表面及所述侧壁表面延伸且直接抵靠所述轨道中的每一者的所述顶表面及所述侧壁表面，且沿所述轨道之间的所述间隙的底部延伸；所述掺碳二氧化硅缩小所述间隙；用绝缘材料填充所述缩小间隙；形成沿第二方向延伸的沟槽；所述沟槽将所述轨道的所述半导体材料切割为柱；所述柱中的每一者具有垂直延伸晶体管沟道区域；及在所述沟槽内且沿所述柱形成字线；所述字线沿所述第二方向延伸；所述字线邻近所述柱中的每一者的所述垂直延伸晶体管沟道区域。
附图说明
图1到8是实例构造的区域的示意俯视图。图1到8说明用于制造实例集成组合件的实例方法的实例过程阶段。
图1A到8A是分别沿图1到8的线A-A的示意横截面侧视图。
图1B到8B是分别沿图1到8的线B-B的示意横截面侧视图。
图9是实例存储器阵列的示意图。
具体实施方式
一些实施例包含集成组合件，其中在数字线材料及邻近半导体材料结构附近设置掺碳氧化物(例如，掺碳二氧化硅)。半导体材料结构可包括晶体管(例如，竖直晶体管)，且因此可包括晶体管沟道区域。掺碳氧化物可用作块状二氧化硅与数字线材料之间的势垒层，其中此势垒层适合于减轻(或甚至完全防止)氧从块状二氧化硅迁移到数字线结构的导电材料(例如，含金属材料)中。另外或替代地，掺碳氧化物可设置在字线材料(例如，含金属字线材料)上方以保护此字线材料。参考图1到9描述实例实施例。
参考图1到1B，构造10包含导电材料14上方的半导体材料12，导电材料14又在绝缘材料16上方。
半导体材料12可包括任何适合成分；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者、本质上其组成或由其组成；其中术语III/V半导体材料是指包括选自周期表的III及V族的元素的半导体材料(其中III及V族是旧命名法，现在被称为13及15族)。在一些实施例中，半导体材料12可包括硅、本质上由硅组成或由硅组成。硅可呈任何适合形式；且在一些实施例中可为单晶及/或多晶。
半导体材料12展示为包括三个区域18、20及22；其中此类区域之间的边界用虚线21示意性地说明。区域18及22可经适当掺杂以最终变成竖直晶体管的源极/漏极区域，且区域20可经适当掺杂以变成竖直晶体管的沟道区域。在一些实施例中，区域18及22可为p型掺杂的，且因此可变成PMOS晶体管的源极/漏极区域；且在一些实施例中，区域18及22可为n型掺杂的，且因此可变成NMOS晶体管的源极/漏极区域。尽管区域18、20及22展示为在图1到1B的处理阶段进行掺杂，但在其它实施例中，此类区域中的一或多者内的至少一些掺杂可在随后处理阶段提供。而且，应理解，半导体材料12可为具有半导体性质的无结金属氧化物；例如IZO(氧化铟锌)、IGO(氧化铟镓)、ZnO(氧化锌)、IGZO(氧化铟镓锌)等。
导电材料14最终并入到数字线(即，感测线、位线等)中，且可包括任何适合导电成分，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，材料14可包括含有一或多个金属及/或含金属成分(例如，钨、硅化钨、钛、硅化钛、氮化钛等中的一或多者)的堆叠。
绝缘材料16可包括任何适合成分或成分组合。在一些实施例中，绝缘材料16可包括二氧化硅、本质上由二氧化硅组成或由二氧化硅组成。
绝缘材料16可支撑在半导体基座(未展示)上方。基座可包括半导体材料；且可例如包括单晶硅、本质上由单晶硅组成或由单晶硅组成。基座可被称为半导体衬底。术语“半导体衬底”表示包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或以包括其它材料的组合件形式)及半导电材料层(单独或以包括其它材料的组合件形式)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基座可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
参考图2到2B，半导体材料12及数字线材料14经图案化成轨道24，轨道24沿由轴5表示的第一方向(相对于图2的俯视图展示)延伸。轨道24通过间隙(例如，沟槽)26而彼此隔开。轨道可为大体上笔直(即，在制造及测量的合理公差内笔直)、波状等的；但大体上沿轴5的方向延伸。
在一些实施例中，轨道24中的每一者可被视为包括对应于轨道的半导体材料12的第一组件(即，第一部分)28，且包括对应于轨道的数字线材料14的第二组件(即，第二部分)30。数字线轨道对应于数字线DL-1、DL-2、DL-3及DL-4，它们相对于图2A的横截面视图在页面内外延伸。
可用任何适合处理形成轨道24。例如，可在半导体材料12上方设置图案化掩模(未展示)以界定轨道的位置。材料12及14的蚀刻可用于将图案从掩模转印到材料12及14中，接着可移除掩模以留下图2到2B的所说明配置。
在图2到2B的所展示实施例中，间隙26延伸到绝缘材料16中。在其它实施例中，间隙可在材料16的上表面处停止。
轨道24具有顶表面23及侧壁表面25。侧壁表面25沿半导体材料12及数字线材料14延伸。在一些实施例中，轨道24中的每一者可被视为具有沿图2A的横截面的一对相对侧壁25。
间隙26具有在相邻轨道的侧壁表面25之间延伸的底部周边(本文中也被称为底部)27。
参考图3到3B，沿轨道24形成掺碳氧化物34的层32。层32沿轨道中的每一者的顶表面23及侧壁表面25延伸且直接抵靠它们，且也沿间隙26的底部27延伸。
在所展示实施例中，掺碳氧化物34沿着且直接抵靠设置在半导体材料12内的各种晶体管区域18、20及22。
在一些实施例中，数字线材料14包含含金属区域，且轨道24的侧壁25具有沿此类含金属区域的含金属区段。掺碳氧化物沿数字线材料14直接抵靠侧壁25的含金属区段。
掺碳氧化物可包括任何适合绝缘成分；包含掺碳二氧化硅、掺碳氧化锗等。在一些实施例中，掺碳氧化物可包括掺碳二氧化硅、本质上由掺碳二氧化硅组成或由掺碳二氧化硅组成。贯穿本文中提供的描述的其余部分，掺碳氧化物34可被称为掺碳二氧化硅，因为掺碳二氧化硅当前被视为特别受关注；但应理解，在一些应用中可利用其它掺碳氧化物。
掺碳二氧化硅内的碳浓度可为至少约3体积％；且在一些实施例中可在从约3体积％到约30体积％的范围内。
可用任何适合处理形成掺碳二氧化硅。在材料34的沉积期间用植入物提供及/或原位提供碳掺杂。在一些实例实施例中，可利用前体通过化学气相沉积形成掺碳二氧化硅，前体包含四甲基环四硅氧烷、O2及碳源(例如，甲烷、一氧化碳、二氧化碳等)。在一些实施例中，可在处于或低于约500℃的温度下进行沉积。此低温处理可为有利的，因为这样可避免对与构造10相关联的结构的有害热损坏。
掺碳二氧化硅的层32可非常薄且仍保持连续。在一些实施例中，层32可具有从约到约的范围内的厚度。
掺碳二氧化硅34的层32缩小间隙26。此类缩小间隙可填充有图4到4B中已展示的绝缘材料。具体来说，图4到4B展示在缩小间隙26内且在轨道24上方形成的绝缘材料36。在所展示实施例中，绝缘材料36直接抵靠掺碳二氧化硅34。
绝缘材料36可包括任何适合成分；且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成或由二氧化硅组成。应注意，掺碳氧化硅34可形成有效势垒以防止氧从绝缘材料36的二氧化硅扩散到轨道24的材料中(例如，防止氧扩散到数字线的金属中)。相对于传统结构的氮化硅(在上文背景技术章节中描述)，掺碳氧化硅可为有利的。具体来说，掺碳二氧化硅并非俘获材料，且因此通过利用掺碳氧化硅代替氮化硅来避免氮化硅的成问题俘获行为。此外，掺碳二氧化硅可形成为比氮化硅更薄，同时保持适合于防止非所要氧迁移的连续层。另外，可消除常规地用作氮化物与半导体表面之间的保护材料的垫氧化物(在上文背景技术章节中描述)；节省空间，且也减少处理步骤及相关联成本。用掺碳二氧化硅34替代常规结构的氮化硅及垫氧化物可使得能够使用本文中描述的架构实现与常规架构相比更高的集成度，这至少是因为掺碳二氧化硅可形成为比氮化硅更薄同时维持适合势垒性质且可消除垫氧化物。掺碳二氧化硅的另一优点是此可具有小于二氧化硅的介电常数(k)的介电常数(即，可为低k材料)。因此，与具有高于掺碳二氧化硅的介电常数的其它材料相比，可利用掺碳二氧化硅有利地减少邻近导电结构之间的电容耦合。
参考图5到5B，跨半导体材料12、掺碳二氧化硅34及绝缘材料36形成平面化表面37。可用任何适合处理形成平面化表面37；包含例如化学机械抛光(CMP)。在一些实施例中，图5到5B的处理可被省略。
参考图6到6B，在半导体材料12内形成沟槽38。沟槽38沿由轴7表示的第二方向(相对于图6的俯视图展示)延伸。轴7的第二方向与轴5的第一方向交叉。在所展示实施例中，轴7的第二方向大体上正交于轴5的第一方向(其中“大体上正交”意指在制造及测量的合理公差内正交)。沟槽可为大体上笔直(即，在制造及测量的合理公差内笔直)、波状等的；但大体上沿轴7的方向延伸。
沟槽38部分延伸穿过半导体材料12内的底部源极/漏极区域18。沟槽38可被视为将轨道24(图5到5B)的半导体材料12切割为柱40。柱40中的每一者具有竖直延伸晶体管沟道区域42(图6A及6B中展示，其中晶体管沟道区域42对应于源极/漏极掺杂区域18与22之间的区域20)。
参考图7到7B，在沟槽38内形成字线44。字线44包括导电材料46。导电材料46可包括任何适合导电成分，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
字线沿半导体材料柱40延伸，且通过绝缘材料48而与此类柱隔开。绝缘材料48可包括任何适合成分或成分组合；且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成或由二氧化硅组成。绝缘材料48可被称为栅极电介质材料。
在操作中，字线44沿晶体管沟道区域42的部分门控这些沟道区域，且借此门控地耦合柱40中的每一者内的下源极/漏极区域18与上源极/漏极区域22。字线44的部分在所说明柱40的相对侧中的每一者上，且此类部分共同操作为单个字线。因此，柱40中的每一者的相对侧上的字线44展示为配对在一起且操作为四根字线WL-1、WL-2、WL-3及WL-4。字线WL-1、WL-2、WL-3及WL-4中的每一者的配对部分在构造10的所说明区域外部的位置中彼此电耦合。
在所说明实施例中，通过绝缘步阶50(图7B中展示)支撑字线44。此类绝缘步阶用于将字线44支撑在相对于半导体材料柱40内的沟道区域42的所要位置中。绝缘步阶50可包括任何适合绝缘成分；且在一些实施例中可包括氧化硅、本质上由氧化硅组成或由氧化硅组成。
可利用任何适合处理形成栅极电介质材料48、字线44及绝缘步阶50。例如，可通过沿柱40且跨柱之间的间隙共形地设置适当材料层且接着利用各向异性蚀刻将此类层转变为所要结构而形成图7到7B的结构48、44及50。图7到7B说明结构48、44及50的实例配置且其它配置可用于其它实施例中。例如，在一些实施例中，绝缘步阶50可完全跨沟槽38的底部延伸，而非蚀刻到与字线44共同延伸的结构中。而且，在一些实施例中，栅极电介质材料48及步阶50可包括彼此共同的成分，且因此可合并为单个成分而非图7B中说明的单独成分。
字线46大体上沿由轴7表示的第二方向延伸，且邻近柱40内的竖直延伸晶体管沟道区域42。柱中的一者标记为40a，且用作实例柱以描述柱的特征。柱40a与全部其它柱40大体上相同，且标签40a用于简化与柱相关联的特征的论述而非指示柱40a与其它柱之间的任何差异。
柱40a具有四个侧壁51到54。侧壁51及53呈彼此相对的关系，且同样地，侧壁52及54呈彼此相对的关系。侧壁51及53邻近于字线44，且因此可被视为门控侧壁。侧壁52及54不邻近于字线，且因此可被视为非门控侧壁。掺碳二氧化硅34直接抵靠非门控侧壁52及54。
参考图8到8B，形成掺碳氧化物56以给沟槽38加内衬。掺碳氧化物56可包括与掺碳氧化物34相同的成分，或可包括相对于掺碳氧化物34不同的成分。在一些实施例中，掺碳氧化物56及掺碳氧化物34两者包括掺碳二氧化硅、本质上由掺碳二氧化硅组成或由掺碳二氧化硅组成。可利用上文相对于掺碳氧化物34描述的相同条件形成掺碳氧化物56。在一些实施例中，掺碳氧化物34可被视为形成掺碳氧化物的第一层32，且掺碳氧化物56可被视为形成掺碳氧化物的第二层57。
在所展示实施例中，掺碳氧化物56在字线44上方且直接抵靠字线44。在一些实施例中，此可为有利的，因为掺碳氧化物可在字线上方形成保护势垒。
在沟槽38内且沿掺碳氧化物56沉积绝缘填充材料58。绝缘填充材料58可包括任何适合成分；且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成或由二氧化硅组成。二氧化硅可形成为旋涂电介质(SOD)。SOD遇到的问题是氧可在SOD的沉积期间及/或在SOD的随后退火期间扩散(例如，用蒸汽及/或H2O2进行致密化)。无论如何，掺碳氧化物34及56可为阻止扩散氧到达数字线(DL-1、DL-2、DL-3及DL-4)的含金属材料14、字线(WL-1、WL-2、WL-3及WL-4)的含金属材料及/或可被扩散氧损坏或以其它方式受其不利影响的其它结构的有效势垒。此外，掺碳氧化物可为热稳定的，且可与氧化物/氮化物干蚀刻兼容。
柱40中的每一者包括上源极/漏极区域22、下源极/漏极区域18及上源极/漏极区域与下源极/漏极区域之间的竖直延伸沟道42。在一些实施例中，源极/漏极区域22及24中的一者可被称为第一源极/漏极区域，且源极/漏极区域22及24中的另一者可被称为第二源极/漏极区域。
在一些实施例中，柱40可被视为包括沟道区域42的半导体材料结构的实例。在所展示实施例中，此类沟道区域竖直延伸。在其它实施例中，沟道区域可具有其它配置。掺碳材料34及56直接抵靠半导体材料结构40的侧壁部分。在所展示实施例中，掺碳氧化物34沿着且抵靠半导体材料结构的侧壁52及54的全部(相对于图8A中的实例结构40a说明)且沿着数字线(例如，DL-1)的侧壁。因此，掺碳氧化物34沿着侧壁52及54的区段，侧壁52及54包含第一源极/漏极区域18及第二源极/漏极区域22的表面，第一源极/漏极区域18及第二源极/漏极区域22包含沟道区域42的表面，且沟道区域42包含数字线(例如，DL-1)的表面。在其它实施例中，掺碳氧化物34可仅沿着侧壁52及54的部分(例如，可不沿着源极/漏极区域18/22中的一者或两者、可不沿着沟道区域42等)。
在所展示实施例中，掺碳氧化物56直接抵靠半导体材料结构40的门控侧壁51及53的部分。在所展示实施例中，掺碳氧化物56仅沿着上源极/漏极区域22的表面，且不沿着下源极/漏极区域18或沟道区域42的表面。
在一些实施例中，掺碳氧化物56可被省略。在一些实施例中，除了掺碳氧化物56以外，也可在沟槽38内形成氮化硅。在一些实施例中，可利用垫氧化物/氮化硅代替掺碳氧化物56/绝缘填充材料58。
电容器60示意性地说明为与上源极/漏极区域22电耦合。下源极/漏极区域18与数字线DL-1、DL-2、DL-3及DL-4电耦合。每一柱内的区域18、20及22并入到晶体管62中，其中此类晶体管具有对应于字线44沿竖直延伸沟道区域42的区域的栅极。电容器60连同晶体管62并入到存储器单元68中。每一存储器单元具有包括半导体柱40内的掺杂区域18、20及22的存取晶体管62，且包括对应于电容器60的电荷存储装置。在其它实施例中，可利用其它适合电荷存储装置。在操作中，在存储器单元68的读取/写入操作期间，字线WL-1、WL-2、WL-3及WL-4可用于将数字线门控地耦合到电容器。
存储器单元68可被视为形成集成存储器阵列(即，集成存储器组合件)70。图9中示意性地说明实例存储器阵列70。存储器阵列包括多个存储器单元68，其中每一存储器单元通过数字线(DL-1、DL-2、DL-3及DL-4)中的一者与字线(WL-1、WL-2、WL-3及WL-4)中的一者的组合而唯一地寻址。存储器阵列的所说明区域包括16个存储器单元68，但应理解，存储器阵列可包括任何适合数量的存储器单元；包含例如几百个、几千个、几百万个等大体上相同的存储器单元(其中术语“大体上相同”表示在制造及测量的合理公差内相同)。所说明的存储器单元包括一个晶体管结合一个电容器(即，是1T-1C存储器单元)。在其它实施例中，可用类似于本文中描述的方法的方法制造其它存储器单元。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及特定应用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明设备、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则可用现在已知或尚未开发的任何适合方法形成本文中描述的各种材料、物质、成分等，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义词。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变化以简化随后权利要求书内的前提基础且并非用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅用于说明性目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中提供的描述及随后的权利要求书涉及具有各种特征之间的所描述关系的任何结构，无论结构是在图式的特定定向中还是相对于此定向旋转。
附图的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，除非另外指示，以便简化图式。
当结构在上文被称为“在另一结构上”、“邻近或抵靠另一结构”时，其可直接在另一结构上或也可存在中介结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近或直接抵靠另一结构”时，不存在中介结构。
结构(例如，层、材料等)可被称为“竖直延伸”以指示结构大体上从下层基座(例如，衬底)向上延伸。竖直延伸结构可相对于基座的上表面大体上正交地延伸或不如此。
一些实施例包含一种集成组合件，其具有各自拥有晶体管沟道区域且在含金属结构上方的半导体材料结构。掺碳氧化物邻近且直接抵靠所述半导体材料结构中的每一者的至少部分且沿着所述含金属结构的侧壁。所述掺碳氧化物具有至少约3体积％的碳浓度。
一些实施例包含一种集成组合件，其具有半导体材料柱。所述柱中的每一者具有晶体管沟道区域。所述柱中的每一者具有四个侧壁。每一柱的所述四个侧壁中的两者是门控侧壁，它们呈彼此相对的关系且邻近于字线。所述四个侧壁中的另外两者是非门控侧壁。数字线在所述柱下方。掺碳二氧化硅邻近且直接抵靠所述非门控侧壁。掺碳二氧化硅邻近且直接抵靠所述数字线的侧壁。
一些实施例包含一种形成集成组合件的方法。形成半导体材料的轨道，其中所述轨道中的每一者具有顶表面及从所述顶表面向下延伸的一对相对侧壁表面。所述轨道通过间隙而彼此隔开。所述轨道沿第一方向延伸。形成掺碳二氧化硅的层以沿所述轨道中的每一者的所述顶表面及侧壁表面延伸且直接抵靠所述轨道中的每一者的所述顶表面及侧壁表面，且沿所述轨道之间的所述间隙的底部延伸。所述掺碳二氧化硅缩小所述间隙。用绝缘材料填充所述缩小间隙。形成沿第二方向延伸的沟槽。所述沟槽将所述轨道的所述半导体材料切割为柱。所述柱中的每一者具有竖直延伸晶体管沟道区域。在所述沟槽内且沿所述柱形成字线。所述字线沿所述第二方向延伸。所述字线邻近所述柱中的每一者的所述竖直延伸晶体管沟道区域。

Claims (29)

1.一种集成组合件，其包括：
半导体材料结构，其各自包括晶体管沟道区域，且其在含金属结构上方；及
掺碳氧化物，其邻近且直接抵靠所述半导体材料结构中的每一者的至少部分，且邻近且直接抵靠所述含金属结构的侧壁；所述掺碳氧化物具有至少约3体积％的碳浓度。
2.根据权利要求1所述的集成组合件，其中所述掺碳二氧化硅是低k材料。
3.根据权利要求1所述的集成组合件，其中所述碳浓度在从约3体积％到约20体积％的范围内。
4.根据权利要求1所述的集成组合件，其中所述掺碳氧化物本质上由掺碳二氧化硅组成。
5.根据权利要求4所述的集成组合件，其中所述含金属结构是数字线。
6.根据权利要求4所述的集成组合件，其中所述晶体管沟道区域各自在第一源极/漏极区域与第二源极/漏极区域之间；且其中所述半导体材料结构中的每一者的所述部分包含沿所述第一源极/漏极区域及所述第二源极/漏极区域中的至少一者的表面。
7.根据权利要求6所述的集成组合件，其中所述半导体材料结构中的每一者的所述部分包含沿所述晶体管沟道区域的表面。
8.根据权利要求7所述的集成组合件，其中所述半导体材料结构中的每一者的所述部分包含沿所述第一源极/漏极区域及所述第二源极/漏极区域两者的表面。
9.根据权利要求4所述的集成组合件，其中所述半导体材料结构是具有四个侧壁的竖直柱；每一竖直柱的所述四个侧壁中的两者是呈彼此相对的关系且邻近于字线的门控侧壁，且其中所述半导体材料结构中的每一者的所述部分包含每一竖直柱的所述四个侧壁中的另外两者的区段。
10.根据权利要求4所述的集成组合件，其中所述半导体材料结构是具有四个侧壁的竖直柱；每一竖直柱的所述四个侧壁中的两者是呈彼此相对的关系且邻近于字线的门控侧壁；其中所述半导体材料结构中的每一者的所述部分包含每一竖直柱的所述四个侧壁的另外两者的全部；其中所述含金属结构是数字线；其中所述含金属结构的所述侧壁邻近所述四个侧壁中的所述另外两者；其中所述竖直柱中的每一者具有所述晶体管沟道区域上方的上源极/漏极区域；且其中电容器与所述上源极/漏极区域耦合。
11.根据权利要求10所述的集成组合件，其中所述字线邻近所述门控侧壁，且其中所述掺碳氧化物在所述字线上方延伸且直接抵靠所述字线。
12.根据权利要求10所述的集成组合件，其中所述电容器及下层竖直柱包括1T-1C存储器单元。
13.根据权利要求10所述的集成组合件，其中所述半导体材料结构中的每一者的所述部分包含所述门控侧壁的区段。
14.根据权利要求4所述的集成组合件，其中所述掺碳氧化物是具有在从约到约的范围内的厚度的连续层。
15.根据权利要求4所述的集成组合件，其进一步包括邻近所述掺碳氧化物的绝缘材料，其中所述掺碳氧化物在所述绝缘材料与含金属结构之间。
16.根据权利要求15所述的集成组合件，其中所述绝缘材料由二氧化硅组成。
17.根据权利要求16所述的集成组合件，其中所述绝缘材料直接抵靠所述掺碳氧化物。
18.一种集成组合件，其包括：
半导体材料柱；所述柱中的每一者包括晶体管沟道区域；所述柱中的每一者具有四个侧壁；所述柱中的每一者的所述四个侧壁中的两者是呈彼此相对的关系且邻近于字线的门控侧壁；所述四个侧壁中的另外两者是非门控侧壁；
数字线，其在所述柱下方；及
掺碳二氧化硅，其邻近且直接抵靠所述非门控侧壁，且邻近且直接抵靠所述数字线的侧壁。
19.根据权利要求18所述的集成组合件，其中所述掺碳二氧化硅具有至少约3体积％的碳浓度。
20.根据权利要求18所述的集成组合件，其中所述数字线包含金属；其中所述数字线的所述侧壁包含含金属区域；且其中所述含金属区域直接抵靠所述掺碳氧化硅。
21.根据权利要求18所述的集成组合件，其中所述掺碳二氧化硅邻近且直接抵靠所述柱中的每一者的所述门控侧壁的区段。
22.根据权利要求18所述的集成组合件，其进一步包括邻近且直接抵靠所述掺碳二氧化硅的二氧化硅。
23.一种形成集成组合件的方法，其包括：
形成半导体材料的轨道；所述轨道中的每一者具有顶表面及从所述顶表面向下延伸的一对相对侧壁表面；所述轨道通过间隙而彼此隔开；所述轨道沿第一方向延伸；
形成掺碳二氧化硅的层以沿所述轨道中的每一者的所述顶表面及所述侧壁表面延伸且直接抵靠所述轨道中的每一者的所述顶表面及所述侧壁表面，且沿所述轨道之间的所述间隙的底部延伸；所述掺碳二氧化硅缩小所述间隙；
用绝缘材料填充所述缩小间隙；
形成沿第二方向延伸的沟槽；所述沟槽将所述轨道的所述半导体材料切割为柱；所述柱中的每一者具有竖直延伸晶体管沟道区域；及
在所述沟槽内且沿所述柱形成字线；所述字线沿所述第二方向延伸；所述字线邻近所述柱中的每一者的所述竖直延伸晶体管沟道区域。
24.根据权利要求23所述的方法，其中所述掺碳二氧化硅具有在从约3体积％到约20体积％的范围内的碳浓度。
25.根据权利要求24所述的方法，其中掺碳二氧化硅的所述层具有在从约到约的范围内的厚度。
26.根据权利要求23所述的方法，其中掺碳二氧化硅的所述层是所述掺碳二氧化硅的第一层，且进一步包括沿所述柱及所述字线形成所述掺碳二氧化硅的第二层。
27.根据权利要求23所述的方法，其中所述半导体材料轨道在数字线轨道上方，其中所述数字线轨道沿所述第一方向延伸；所述数字线轨道具有所述半导体材料轨道的所述相对侧壁下方的相对侧壁；且其中形成掺碳二氧化硅的所述层以沿所述数字线轨道的所述侧壁延伸且直接抵靠所述数字线轨道的所述侧壁。
28.根据权利要求23所述的方法，其中所述绝缘材料由二氧化硅组成且直接抵靠掺碳二氧化硅的所述层。
29.根据权利要求23所述的方法，其中所述柱中的每一者包含所述沟道区域上方的上源极/漏极区域，且进一步包括形成与所述上源极/漏极区域耦合的电容器。
CN201910363452.9A 2018-05-04 2019-04-30 包含掺碳氧化物的集成组合件及形成集成组合件的方法 Active CN110444543B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/971,210 US10381352B1 (en) 2018-05-04 2018-05-04 Integrated assemblies which include carbon-doped oxide, and methods of forming integrated assemblies
US15/971,210 2018-05-04

Publications (2)

Publication Number Publication Date
CN110444543A true CN110444543A (zh) 2019-11-12
CN110444543B CN110444543B (zh) 2023-12-29

Family

ID=67543665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910363452.9A Active CN110444543B (zh) 2018-05-04 2019-04-30 包含掺碳氧化物的集成组合件及形成集成组合件的方法

Country Status (2)

Country Link
US (2) US10381352B1 (zh)
CN (1) CN110444543B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952167A (zh) * 2020-08-25 2020-11-17 上海华力微电子有限公司 一种半导体器件及其制造方法
CN113594172A (zh) * 2020-04-30 2021-11-02 美光科技公司 集成式组合件和形成集成式组合件的方法
WO2023240985A1 (zh) * 2022-06-15 2023-12-21 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381352B1 (en) * 2018-05-04 2019-08-13 Micron Technology, Inc. Integrated assemblies which include carbon-doped oxide, and methods of forming integrated assemblies

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040021162A1 (en) * 2002-08-02 2004-02-05 Promos Technologies, Inc. DRAM cell structure with buried surrounding capacitor and process for manufacturing the same
US20050199932A1 (en) * 2004-03-11 2005-09-15 Abbott Todd R. Semiconductor constructions, and methods of forming semiconductor structures
US20100038709A1 (en) * 2008-08-15 2010-02-18 Nanya Technology Corporation Vertical transistor and array with vertical transistors
US20120112270A1 (en) * 2010-11-08 2012-05-10 Hynix Semiconductor Inc. Vertical transistor having buried junction and method for manufacturing the same
US20130056698A1 (en) * 2011-09-03 2013-03-07 Kimihiro Satoh Resistive memory device having vertical transistors and method for making the same
US20130323920A1 (en) * 2012-05-31 2013-12-05 Chorng-Ping Chang Method of fabricating a gate-all-around word line for a vertical channel dram
CN103765575A (zh) * 2011-07-27 2014-04-30 美光科技公司 垂直存储器单元
US20140175555A1 (en) * 2012-12-24 2014-06-26 SK Hynix Inc. Semiconductor devices having buried metal silicide layers and methods of fabricating the same
US20140247674A1 (en) * 2013-03-01 2014-09-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
US20150243748A1 (en) * 2014-02-26 2015-08-27 Micron Technology, Inc. Vertical access devices, semiconductor device structures, and related methods
US20150249143A1 (en) * 2014-02-28 2015-09-03 Sandisk 3D Llc Method For Forming Oxide Below Control Gate In Vertical Channel Thin Film Transistor
US9837420B1 (en) * 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US20180083122A1 (en) * 2016-09-22 2018-03-22 International Business Machines Corporation Fabrication of strained vertical p-type field effect transistors by bottom condensation
US9960114B1 (en) * 2017-05-03 2018-05-01 Micron Technology, Inc. Structure of integrated circuitry and a method of forming a conductive via

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342266B2 (en) * 2006-01-09 2008-03-11 International Business Machines Corporation Field effect transistors with dielectric source drain halo regions and reduced miller capacitance
KR101140079B1 (ko) * 2010-07-13 2012-04-30 에스케이하이닉스 주식회사 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US10381352B1 (en) * 2018-05-04 2019-08-13 Micron Technology, Inc. Integrated assemblies which include carbon-doped oxide, and methods of forming integrated assemblies

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040021162A1 (en) * 2002-08-02 2004-02-05 Promos Technologies, Inc. DRAM cell structure with buried surrounding capacitor and process for manufacturing the same
US20050199932A1 (en) * 2004-03-11 2005-09-15 Abbott Todd R. Semiconductor constructions, and methods of forming semiconductor structures
US20100038709A1 (en) * 2008-08-15 2010-02-18 Nanya Technology Corporation Vertical transistor and array with vertical transistors
US20120112270A1 (en) * 2010-11-08 2012-05-10 Hynix Semiconductor Inc. Vertical transistor having buried junction and method for manufacturing the same
CN103765575A (zh) * 2011-07-27 2014-04-30 美光科技公司 垂直存储器单元
US20130056698A1 (en) * 2011-09-03 2013-03-07 Kimihiro Satoh Resistive memory device having vertical transistors and method for making the same
US20130323920A1 (en) * 2012-05-31 2013-12-05 Chorng-Ping Chang Method of fabricating a gate-all-around word line for a vertical channel dram
US20140175555A1 (en) * 2012-12-24 2014-06-26 SK Hynix Inc. Semiconductor devices having buried metal silicide layers and methods of fabricating the same
US20140247674A1 (en) * 2013-03-01 2014-09-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
US20150243748A1 (en) * 2014-02-26 2015-08-27 Micron Technology, Inc. Vertical access devices, semiconductor device structures, and related methods
US20150249143A1 (en) * 2014-02-28 2015-09-03 Sandisk 3D Llc Method For Forming Oxide Below Control Gate In Vertical Channel Thin Film Transistor
US20180083122A1 (en) * 2016-09-22 2018-03-22 International Business Machines Corporation Fabrication of strained vertical p-type field effect transistors by bottom condensation
US9837420B1 (en) * 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9960114B1 (en) * 2017-05-03 2018-05-01 Micron Technology, Inc. Structure of integrated circuitry and a method of forming a conductive via

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594172A (zh) * 2020-04-30 2021-11-02 美光科技公司 集成式组合件和形成集成式组合件的方法
CN113594172B (zh) * 2020-04-30 2024-05-07 美光科技公司 集成式组合件和形成集成式组合件的方法
US12041779B2 (en) 2020-04-30 2024-07-16 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
CN111952167A (zh) * 2020-08-25 2020-11-17 上海华力微电子有限公司 一种半导体器件及其制造方法
WO2023240985A1 (zh) * 2022-06-15 2023-12-21 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Also Published As

Publication number Publication date
CN110444543B (zh) 2023-12-29
US20190348419A1 (en) 2019-11-14
US10381352B1 (en) 2019-08-13
US10818667B2 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
CN110444543A (zh) 包含掺碳氧化物的集成组合件及形成集成组合件的方法
CN101286517B (zh) 包含电容器的集成电路装置及制造方法
US11062989B2 (en) Assemblies which include wordlines over gate electrodes
US9472542B2 (en) DRAM arrays, semiconductor constructions and DRAM array layouts
US11527493B2 (en) Method for preparing semiconductor device structure with air gap structure
CN110383477A (zh) 具有与存取装置耦合的主体连接线的设备
CN100416837C (zh) 内存晶胞及其制造方法
CN111223863B (zh) 动态随机存取存储器结构
US11569244B2 (en) Vertical heterostructure semiconductor memory cell and methods for making the same
CN104103638A (zh) 半导体装置及半导体模块
CN103050407B (zh) 嵌入式晶体管
TWI453868B (zh) 記憶體陣列、半導體結構與電子系統，以及形成記憶體陣列、半導體結構與電子系統之方法
US11956940B2 (en) Vertical heterostructure semiconductor memory cell and methods for making the same
US7173302B2 (en) Integrated circuit arrangement having capacitors and having planar transistors and fabrication method
US20210233913A1 (en) Dram with selective epitaxial cell transistor
US11832432B2 (en) Method of manufacturing memory device having word lines with reduced leakage
TWI774102B (zh) 整合組件及形成整合組件之方法
KR20230003169A (ko) 활성 영역 주위의 4개의 측면 중 3개를 따라 전도성 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법
US10332994B2 (en) Method for manufacturing three-dimensional semiconductor integrated circuit device
TWI803367B (zh) 半導體結構及其製造方法
TWI803217B (zh) 具有減少洩漏的字元線的記憶體元件
EP4216263A1 (en) Memory device and method for forming same
CN116825822A (zh) 半导体结构及其制备方法
CN118571911A (zh) 半导体器件及其形成方法、存储器
TW201515221A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant