CN116825822A - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其制备方法，其中，半导体结构包括：衬底；位于衬底中、且沿第一方向依次排布的两个晶体管；其中，一个晶体管的栅极与另一个晶体管的漏极连接，且一个晶体管的沟道呈U型，另一个晶体管的沟道沿第二方向延伸。第一方向与第二方向相交，且第二方向为衬底的厚度方向。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其制备方法。
背景技术
传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)的存储单元包括一个晶体管(Transistor)和一个电容器(Capacitor)，即为1T1C结构，其中，电容器负责数据信息的存储。随着DRAM的集成密度朝着更高方向发展，需要在单位面积上制备具有更大电容值的电容器，因此，电容器限制了存储器向集成化方向发展的进度。
研究发现，晶体管中的栅极能够容纳少量电荷，所以2T0C结构出现，该结构包括两个晶体管且不具有电容器，用两个晶体管中的其中一个晶体管的栅极来替代存储单元中电容器的存储功能。然而，目前的2T0C结构尺寸较大，使得半导体存储器集成度较低。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制备方法。
第一方面，本公开实施例提供一种半导体结构，包括：
衬底；
位于所述衬底中、且沿第一方向依次排布的两个晶体管；其中，一个所述晶体管的栅极与另一个所述晶体管的漏极连接，且一个所述晶体管的沟道呈U型，另一个所述晶体管的沟道沿第二方向延伸；
所述第一方向与所述第二方向相交，且所述第二方向为所述衬底的厚度方向。
在一些实施例中，所述两个晶体管包括第一晶体管和第二晶体管；其中，所述第一晶体管包括：U型的第一沟道和位于所述第一沟道表面的第一栅极；所述第二晶体管包括：沿所述第二方向延伸的第二沟道和位于所述第二沟道一端的第二漏极；所述第一栅极与所述第二漏极连接。
在一些实施例中，所述第一晶体管还包括：位于所述第一沟道的U型开口两端的第一源极和第一漏极；所述第二晶体管还包括：第二源极和第二栅极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道的两端，所述第二栅极覆盖所述第二沟道；所述第二漏极和所述第一漏极在所述衬底所在平面上的投影部分重合。
在一些实施例中，所述半导体结构还包括：介质层；
所述介质层位于所述第一栅极和所述第二栅极之间、且所述介质层的材料包括低介电常数材料；
隔离层；
所述隔离层至少位于所述第一晶体管与所述第二晶体管之间。
在一些实施例中，所述两个晶体管包括第一晶体管和第二晶体管；其中，所述第一晶体管包括：U型的第一沟道和第一漏极；所述第二晶体管包括：沿所述第二方向延伸的第二沟道和位于所述第二沟道表面的第二栅极；所述第一漏极与所述第二栅极连接。
在一些实施例中，所述第一晶体管还包括：第一源极和第一栅极；其中，所述第一源极和所述第一漏极分别位于所述第一沟道的U型开口两端，所述第一栅极位于所述第一沟道的表面；
所述第二晶体管还包括：第二源极和第二漏极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道的两端。
第二方面，本公开实施例提供一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底中，形成沿第一方向依次排布的两个晶体管；其中，一个所述晶体管的栅极与另一个所述晶体管的漏极连接，且一个所述晶体管的沟道呈U型，另一个所述晶体管的沟道沿第二方向延伸；
所述第一方向与所述第二方向相交，且所述第二方向为所述衬底的厚度方向。
在一些实施例中，所述两个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管的第一沟道呈U型，所述第二晶体管的第二沟道沿所述第二方向延伸，且所述第一晶体管的第一栅极与所述第二晶体管的第二漏极连接；
在所述衬底中，形成沿所述第一方向依次排布的所述两个晶体管，包括：
刻蚀所述衬底形成沿所述第一方向间隔排布的第一沟槽和第二沟槽、以及位于第一沟槽和第二沟槽之间的有源柱；
在所述第一沟槽、所述第二沟槽中、以及所述有源柱的表面形成所述第一晶体管；其中，U型的所述第一沟道覆盖所述有源柱；
形成至少位于剩余的所述第二沟槽中的所述第二晶体管。
在一些实施例中，在所述第一沟槽、所述第二沟槽中、以及所述有源柱的表面形成所述第一晶体管，包括：
在所述第一沟槽的底部、所述第二沟槽的底部以及所述有源柱的表面形成第一半导体层；其中，覆盖所述有源柱的所述第一半导体层构成U型的所述第一沟道；位于所述第一沟槽底部的所述第一半导体层构成第一源极；位于所述第二沟槽底部的所述第一半导体层构成第一漏极；
在所述第一沟道的表面形成所述第一栅极。
在一些实施例中，形成至少位于剩余的所述第二沟槽中的所述第二晶体管，包括：
在位于所述第二沟槽的底部的第一半导体层的表面形成隔离层；
在所述隔离层的表面、所述第二沟槽的侧壁、以及所述衬底的表面形成第二半导体层；其中，位于所述隔离层表面的所述第二半导体层构成所述第二晶体管的所述第二漏极，位于所述衬底表面的所述第二半导体层构成所述第二晶体管的第二源极，位于所述第二沟槽侧壁的所述第二半导体层构成所述第二沟道；
在所述第二沟道的表面形成第二栅极。
在一些实施例中，在形成所述第二半导体层之后、且在形成所述第二栅极之前，所述方法还包括：
在剩余的所述第二沟槽中形成介质层；所述介质层的材料包括低介电常数材料。
在一些实施例中，所述两个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管的第一沟道呈U型，所述第二晶体管的第二沟道沿所述第二方向延伸；所述第一晶体管的第一漏极与所述第二晶体管的第二栅极连接；
在所述衬底中，形成沿所述第一方向依次排布的所述两个晶体管，包括：
刻蚀所述衬底形成沿所述第一方向间隔排布的第三沟槽和第四沟槽；
在所述第三沟槽中形成所述第一晶体管；
在所述第四沟槽中形成所述第二晶体管。
本公开实施例提供一种半导体结构及其制备方法，其中，半导体结构包括：衬底；位于衬底中、且沿第一方向依次排布的两个晶体管；其中，一个晶体管的栅极与另一个晶体管的漏极连接，且一个晶体管的沟道呈U型，另一个晶体管的沟道沿第二方向延伸；第一方向与第二方向相交，且第二方向为衬底的厚度方向。由于本公开实施例的半导体结构中，沿第一方向依次排布的两个晶体管中的一个晶体管的沟道呈U型，另一个晶体管的沟道沿第二方向延伸(即竖直延伸)，相比于平面沟道的晶体管，U型沟道和竖直型沟道均可以在同样的控制能力下，缩小其在水平方向的尺寸，如此，使得形成的半导体结构的面积有效减小，能够提高集成度，实现微缩。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1至图6为本公开实施例提供的半导体结构的结构示意图；
图7为本公开实施例提供的一种半导体结构的等效电路图；
图8为本公开实施例提供的一种半导体结构的制备方法的流程图；
图9至图21为本公开实施例提供的半导体结构制备过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在相关技术中，2T0C半导体结构中的两个晶体管通常为两个平面型晶体管，即晶体管的沟道为平面型沟道，由于两个平面型晶体管占用水平面的面积较大，使得半导体结构难以实现尺寸微缩，因此限制了集成度的提高。另外，两个晶体管之间的距离比较近，容易产生耦合作用，导致半导体器件的性能下降。
基于此，本公开实施例提供一种半导体结构及其制备方法，本公开实施例的半导体结构中，两个晶体管沿X轴方向依次排布，其中，一个晶体管的沟道呈U型，另一个晶体管的沟道沿Y轴方向延伸(即竖直延伸)，相比于平面沟道的晶体管，U型沟道和竖直型沟道均可以在同样的控制能力下，缩小其在水平方向的尺寸，如此，使得形成的半导体结构的面积有效减小，能够提高集成度，实现微缩。
下面，结合附图对本公开实施例中的半导体结构及其制备方法进行详细说明。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述半导体结构的两个方向，以笛卡尔坐标系为例，两个方向可以包括X轴和Y轴方向。定义两彼此相交(例如彼此垂直)的方向为第一方向和第二方向，例如可以定义衬底的厚度方向为第二方向。这里第一方向例如可以为X轴方向，第二方向例如可以为Y轴方向。
本公开的一实施例提供一种半导体结构，请参考图1至图6，图1至图6示出了本公开实施例提供的半导体结构的结构示意图。如图1至图6所示，半导体结构包括：
衬底200；
位于衬底200中、且沿X轴方向依次排布的两个晶体管；其中，一个晶体管的栅极与另一个晶体管的漏极连接，且一个晶体管的沟道呈U型，另一个晶体管的沟道沿Y轴方向延伸。
本公开实施例中的半导体结构中，一个晶体管的栅极与另一个晶体管的漏极连接，形成2T0C结构。两个晶体管中的一个晶体管作为读取晶体管，另一个晶体管作为写入晶体管，其中，读取晶体管的栅极与写入晶体管的漏极连接。
本公开实施例中，一个晶体管的沟道呈U型，另一个晶体管的沟道沿Y轴方向延伸(即竖直延伸)，相比于平面沟道的晶体管，U型沟道和竖直型沟道均可以在同样的控制能力下，缩小其在水平方向的尺寸，如此，使得形成的半导体结构的面积有效减小，能够提高集成度，实现微缩。
本公开实施例中的两个晶体管在占用水平方向的尺寸相同的情况下，相比于平面沟道的晶体管，其沟道长度都可以更长，从而使得晶体管的控制能力更强。
在一些实施例中，衬底200例如包括但不限于单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底、绝缘体上锗衬底等。
在一些实施例中，请参考图1和图2，两个晶体管包括第一晶体管和第二晶体管；其中，第一晶体管包括：U型的第一沟道211和位于第一沟道211表面的第一栅极212；第二晶体管包括：沿Y轴方向延伸的第二沟道221和位于第二沟道221一端的第二漏极222；第一栅极212与第二漏极222连接。
本公开实施例中，第一晶体管的第一栅极212与第二晶体管的第二漏极222连接，即第一晶体管作为读取晶体管，第二晶体管作为写入晶体管。
在一些实施例中，请继续参考图1和图2，第一晶体管还包括：位于第一沟道211的U型开口两端的第一源极213和第一漏极214；第二晶体管还包括：第二源极223和第二栅极224；其中，第二源极223和第二漏极222分别位于第二沟道221的两端，第二栅极224覆盖第二沟道221；第二漏极222和第一漏极214在衬底200所在平面上的投影部分重合。
在一些实施例中，请参考图2，第一沟道211的U型开口背离衬底200，第一漏极214位于衬底200的表面，第二漏极222和第一漏极214在衬底200所在平面上的投影部分重合，这样，可以使得第一晶体管和第二晶体管之间的间距减小，因此可以缩小半导体结构的面积。
在一些实施例中，请参考图1，第一沟道211的U型开口朝向衬底200，第一漏极214位于衬底200内，第二漏极222和第一漏极214在衬底200所在平面上的投影可以重合，具体地，第二漏极222在衬底200所在平面上的投影完全位于第一漏极214在衬底200所在平面上的投影内，这样，可以使得第一晶体管和第二晶体管之间的间距进一步减小，因此可进一步缩小半导体结构的面积。
本公开实施例中，第一沟道211、第一源极213与第一漏极214可以为一体结构，第二沟道221、第二漏极222与第二源极223可以为一体结构，这样，可以简化实际制作工艺。第一沟道211、第一源极213与第一漏极214以及第二沟道221、第二漏极222与第二源极223的材料可以包括但不限于铟镓锌氧化物、氧化铟锌、氧化铟锡、氧化镓、氧化铟、硅或硅锗等。
在一些实施例中，第一沟道211、第一源极213与第一漏极214以及第二沟道221、第二漏极222与第二源极223的材料均为铟镓锌氧化物。首先，铟镓锌氧化物具有较高的载流子迁移率，因此可以提高第一晶体管21和第二晶体管22的灵敏度，降低半导体器件的功耗。其次，铟镓锌氧化物还具有较高的关态电流，可以减少半导体结构的栅极诱导漏极泄漏电流，提高了半导体结构的性能。再者，铟镓锌氧化物还具有较好的流动性，可以在任意需要的界面上进行生长，因此可以降低半导体结构制备难度。
本公开实施例中，可以通过不同的导电插塞分别将第一源极213和第一漏极214连接至对应的读取位线和读取字线。例如，在实际工艺中，可以在衬底200内形成暴露第一源极213和第一漏极214连接孔，然后在连接孔中填充导电材料以形成导电插塞。
在其它实施例中，也可以将上述分别与第一源极213和第一漏极214连接的导电插塞作为第一晶体管的第一源极和第一漏极。
在一些实施例中，请继续参考图1和图2，第一栅极212包括依次覆盖第一沟道211的第一栅介质层215和第一栅导电层216，第二栅极224包括依次覆盖第二沟道221的第二栅介质层225和第二栅导电层226。第一栅介质层215和第二栅介质层225的材料例如包括但不限于氧化硅、氮化硅或氮氧化硅等。第一栅导电层216和第二栅导电层226的材料可以是任意一种导电性能较好的材料，例如为钛、氮化钛、氮化钨、钨、钴、铂、钯、钌、铜、多晶硅中的任意一种或多种的组合。
值得注意的是，第一栅极212与第二漏极222连接是指：第一栅极212中的第一栅导电层216与第二漏极222连接。
在一些实施例中，请参考图1，半导体结构还包括：介质层23；介质层23位于第一栅极212和第二栅极224之间、且介质层23的材料包括低介电常数材料。
本公开实施例中，介质层23的材料包括低介电常数材料，例如介电常数(k值)低于约3.0、低于约2.5或更低k值的低k介电材料，包括但不限于硅氧化物、碳基材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)或其他硅基高分子材料等。介质层23可以改善寄生电容，降低第一晶体管和第二晶体管之间的耦合效应，从而提升半导体结构的性能。
需要说明的是，请参考图2，由于图2所示的半导体结构中，第一栅极212和第二栅极224之间由衬底200和第二沟道221间隔开，因此图2中的半导体结构可以不在第一栅极212和第二栅极224之间设置介质层23。
在一些实施例中，请继续参考图1，半导体结构还包括：隔离层24；隔离层24至少位于第一晶体管与第二晶体管之间。
本公开实施例中，隔离层位于第二漏极222和第一漏极214之间，以及第一源极213的上方。一方面，隔离层可以实现第二漏极222与第一漏极214之间的绝缘隔离，另一方面，隔离层可以对第二漏极222、第一漏极214与第一源极213的材料进行保护。隔离层的材料可以包括但不限于氧化物或含氮材料，例如氧化硅、氮化硅或氮碳化硅等。当第二漏极222、第一漏极214与第一源极213的材料为铟镓锌氧化物时，隔离层的材料可以包括含氮材料。因为铟镓锌氧化物暴露在空气的水氧中，容易导致性能退化，含氮材料能够提供更好的阻隔作用，以避免因铟镓锌氧化物发生退化而影响半导体结构的性能。
需要说明的是，由于图2所示的半导体结构中，第二漏极222位于衬底200内部，而第一漏极214位于衬底200表面，两者之间由衬底200间隔开，因此图2中的半导体结构可以不在第二漏极222和第一漏极214之间设置隔离层24，只在第一沟道211的表面设置隔离层24，以保护第一沟道211的材料。
还需要说明的是，请继续参考图1和图2，图1和图2所示的半导体结构中，第二栅极224位于第二沟道221的远离第一栅极212的一侧，使得第一栅极212与第二栅极224之间的间距较大，这样可以降低第一晶体管和第二晶体管之间的耦合效应。
在一些实施例中，请参考图3和图4，第二栅极224也可以位于第二沟道221的靠近第一栅极212的一侧。
本公开实施例中，如图3所示，第一栅极212与第二栅极224之间由介质层23间隔开，如图4所示，第一栅极212与第二栅极224之间由衬底200间隔开。这里，介质层23和衬底200均可以降低第一晶体管和第二晶体管之间的耦合效应。因此，在能降低第一晶体管和第二晶体管之间的耦合效应的前提下，将第二栅极224设置在第二沟道221的靠近第一栅极212的一侧，可以实现将半导体结构的占用面积进一步缩小。
在一些实施例中，请参考图5和图6，两个晶体管包括第一晶体和第二晶体管；其中，第一晶体管包括：U型的第一沟道211和第一漏极214；第二晶体管包括：沿Y轴方向延伸的第二沟道221和位于第二沟道221表面的第二栅极224；第一漏极214与第二栅极224连接。
本公开实施例中，第一晶体管的第一漏极214与第二晶体管的第二栅极224连接，即第一晶体管作为写入晶体管，第二晶体管作为读取晶体管。
在一些实施例中，请继续参考图5和图6，第一晶体管还包括：第一源极213和第一栅极212；其中，第一源极213和第一漏极214分别位于第一沟道211的U型开口两端，第一栅极212位于第一沟道211的表面；第二晶体管还包括：第二源极223和第二漏极222；其中，第二源极223和第二漏极222分别位于第二沟道221的两端。
本公开实施例中，第一晶体管和第二晶体管的各部分结构的材料可以参照上述的第一晶体管和第二晶体管理解，这里不再赘述。
在一些实施例中，请参考图5，第一沟道211的U型开口背离衬底200；第一栅极212和第二栅极224之间由衬底200和第一沟道211隔开，这样可以降低第一晶体管和第二晶体管之间的耦合效应。
在一些实施例中，请参考图6，第一沟道211的U型开口朝向衬底200；第一栅极212和第二栅极224之间具有介质层23。
本公开实施例中的介质层23可以用于隔离第一栅极212和第二栅极224，从而改善寄生电容，降低第一晶体管和第二晶体管之间的耦合效应。
在一些实施例中，介质层23的材料可以包括低介电常数材料，例如介电常数(k值)低于约3.0、低于约2.5或更低k值的低k介电材料，包括但不限于硅氧化物、碳基材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)或其他硅基高分子材料等。当介电层23的材料为低介电常数材料时，可以进一步改善寄生电容，降低第一晶体管和第二晶体管之间的耦合效应，从而提升半导体结构的性能。
本公开实施例中，形成这样拱门型(对应上述的包含U型第一沟道211的第一晶体管)加垂直型(对应上述的包含第二沟道221的第二晶体管)组合的2T0C结构，这样的拱门形状，可以避免平面晶体管的在平面排列排不开的问题，同时可以增大沟道面积；垂直晶体管也具有一样的效果，整体的结构可以解决尺寸微缩，增加集成度。
图7为本公开实施例提供的半导体结构的等效电路图，如图7所示，半导体结构包括写入晶体管11与读取晶体管12，写入晶体管11的控制端与写入字线(Write Word-Line，WWL)连接，写入晶体管11的源极(或漏极)与写入位线(Write Bit-Line，WBL)连接，写入晶体管11的漏极(或源极)通过存储节点接触(Storage Node，SN)与读取晶体管12的控制端连接，读取晶体管12的源极和漏极分别连接至读取位线(Read Bit-Line，RBL)和读取字线(Read Word-Line，RWL)。
下面，参考图7说明本公开实施例提供的半导体结构(2T0C DRAM存储单元)的工作原理。
写“1”过程，在写入字线端加正电压，正电压须大于写入晶体管11的阈值电压，从而使得写入晶体管11开启，在写入位线端加正电压向读取晶体管12的栅极电容注入电荷。电荷注入后撤去写入晶体管11的栅极电压和漏极电压，保存“1”状态。
读“1”过程，在读取位线端加读取电压，由于读取晶体管12的栅极电容中存有一定电荷，读取晶体管12处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”的过程。
写“0”过程，在写入字线端加正电压，正电压须大于写入晶体管11的阈值电压，从而使得写入晶体管11开启，在写入位线端加负电压从读取晶体管12的栅极电容抽取电荷。电荷抽取后撤去写入晶体管11的栅极电压和漏极电压，保存“0”状态。
读“0”过程，在读取位线端加读取电压，由于读取晶体管12的栅极电容中没有电荷，读取晶体管12处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”的过程。
本公开的另一实施例还提供一种半导体结构的制备方法，图8为本公开实施例提供的一种半导体结构的制备方法的流程图，图9至图21为本公开实施例提供的半导体结构在制备过程中的结构示意图。下面将结合图8至图21对本公开实施例提供的半导体结构的制备方法进行详细的说明。
如图9至图21所示，半导体结构的制备方法包括步骤101和步骤102：
首先，请参考图9，执行步骤101，提供衬底200。
在一些实施例中，衬底200例如包括但不限于单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底、绝缘体上锗衬底等。
接下来，请参考图10至图21，执行步骤102，在衬底200中，形成沿X轴方向依次排布的两个晶体管；其中，一个晶体管的栅极与另一个晶体管的漏极连接，且一个晶体管的沟道呈U型，另一个晶体管的沟道沿Y轴方向延伸。
本公开实施例形成的两个晶体管中，一个晶体管的沟道呈U型，另一个晶体管的沟道沿Y轴方向延伸(即竖直延伸)，相比于平面沟道的晶体管，U型沟道和竖直型沟道均可以在同样的控制能力下，缩小其在水平方向的尺寸，如此，使得形成的半导体结构的面积有效减小，能够提高集成度，实现微缩。
本公开实施例中，形成的两个晶体管在占用水平方向的尺寸相同的情况下，相比于平面沟道的晶体管，其沟道长度都可以更长，从而使得晶体管的控制能力更强。
在一些实施例中，请参考图16，两个晶体管包括第一晶体管和第二晶体管，其中，第一晶体管的第一沟道211呈U型，第二晶体管的第二沟道221沿Y轴方向延伸，且第一晶体管的第一栅极212与第二晶体管的第二漏极222连接。
在一些实施例中，请参考图10至图16，步骤102可以通过以下步骤实现：
首先，请参考图10，刻蚀衬底200形成沿X轴方向间隔排布的第一沟槽25和第二沟槽26、以及位于第一沟槽25和第二沟槽26之间的有源柱27。
在一些实施例中，形成第一沟槽25和第二沟槽26可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺形成。
接下来，请参考图11，在第一沟槽25、第二沟槽26中、以及有源柱27的表面形成第一晶体管；其中，U型的第一沟道211覆盖有源柱27。
具体地，请继续参考图11，形成第一晶体管包括：
在第一沟槽25的底部、第二沟槽26的底部以及有源柱27的表面形成如图11所示的第一半导体层28；其中，覆盖有源柱27的第一半导体层28构成U型的第一沟道211；位于第一沟槽25底部的第一半导体层28构成第一源极213；位于第二沟槽26底部的第一半导体层28构成第一漏极214。
在一些实施例中，形成第一半导体层28可以采用物理气相沉积、化学气相沉积或原子层沉积工艺中的一种或多种沉积形成，其中，第一半导体层28的材料可以包括但不限于铟镓锌氧化物、氧化铟锌、氧化铟锡、氧化镓、氧化铟、硅或硅锗等。
在一些实施例中，第一半导体层28的材料为铟镓锌氧化物。首先，铟镓锌氧化物具有较高的载流子迁移率，因此可以提高第一晶体管21的灵敏度，降低半导体器件的功耗。其次，铟镓锌氧化物还具有较高的关态电流，可以减少半导体结构的栅极诱导漏极泄漏电流，提高了半导体结构的性能。再者，铟镓锌氧化物还具有较好的流动性，可以在任意需要的界面上进行生长，因此可以降低半导体结构制备难度。
在第一沟道211的表面形成如图11所示的第一栅极212。
实施时，请继续参考图11，形成依次覆盖第一沟道211的表面的第一栅介质层215和第一栅导电层216，第一栅介质层215和第一栅导电层216构成第一栅极212。
本公开实施例中，可以采用物理气相沉积、化学气相沉积或原子层沉积工艺中的一种或多种沉积形成第一栅介质层215和第一栅导电层216；其中，第一栅介质层215的材料例如包括但不限于氧化硅、氮化硅或氮氧化硅等。第一栅导电层216的材料可以是任意一种导电性能较好的材料，例如为钛、氮化钛、氮化钨、钨、钴、铂、钯、钌、铜、多晶硅中的任意一种或多种的组合。
本公开实施例中的第一沟道211、第一源极213、第一漏极214和第一栅极212构成第一晶体管。
接下来，请参考图12至图16，形成至少位于剩余的第二沟槽26中的第二晶体管。
具体地，请继续参考图12，形成第二晶体管包括：
在位于第二沟槽26的底部的第一半导体层28的表面形成如图12所示的隔离层24。
在一些实施例中，可以采用物理气相沉积、化学气相沉积或原子层沉积工艺中的一种或多种沉积形成隔离层24，其中，隔离层24的材料可以包括但不限于氧化物或氮化物等。这里，隔离层24，一方面可以实现第一漏极214与后续形成的第二漏极之间的绝缘隔离，另一方面，可以对覆盖的第一半导体层28的材料进行保护。隔离层24的材料可以包括但不限于氧化物或含氮材料，例如氧化硅、氮化硅或氮碳化硅等。当第一半导体层28的材料为铟镓锌氧化物时，隔离层24的材料可以包括含氮材料。因为铟镓锌氧化物暴露在空气的水氧中，容易导致性能退化，而含氮材料能够提供更好的阻隔作用，以避免因铟镓锌氧化物发生退化而影响半导体结构的性能。
在一些实施例中，请继续参考图12，在剩余的第一沟槽25中形成如图12所示的第二隔离层241。
本公开实施例中，形成第二隔离层241的工艺可以参照上述实施例中形成隔离层24理解，在此不再赘述。第二隔离层241可以对其覆盖的第一半导体层28的材料起到保护作用。
在隔离层24的表面、第二沟槽26的侧壁、以及衬底200的表面形成如图13所示的第二半导体层29；其中，位于隔离层24表面的第二半导体层29构成第二晶体管22的第二漏极222，位于衬底200表面的第二半导体层29构成第二晶体管22的第二源极223，位于第二沟槽26侧壁的第二半导体层29构成第二沟道221。
本公开实施例中，形成第二半导体层29的工艺可以参考上述的形成第一半导体层28的工艺进行理解，这里不再赘述。第二半导体层29的材料可以包括但不限于铟镓锌氧化物、氧化铟锌、氧化铟锡、氧化镓、氧化铟、硅或硅锗等。
在一些实施例中，第一半导体层28和第二半导体层29的材料均为铟镓锌氧化物。
在一些实施例中，请参考图14，形成第二半导体层29之后，半导体结构的制备方法还包括：在剩余的第二沟槽26中形成介质层23；介质层23的材料包括低介电常数材料。
本公开实施例中，介质层23的材料包括低介电常数材料，例如介电常数(k值)低于约3.0、低于约2.5或更低k值的低k介电材料，包括但不限于硅氧化物、碳基材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)或其他硅基高分子材料等。介质层23可以改善寄生电容，降低第一晶体管和第二晶体管之间的耦合效应，从而提升半导体结构的性能。
在第二沟道221的表面形成如图16所示的第二栅极224。
具体地，首先形成如图15所示的与第二沟槽26相邻的第五沟槽251；接着在第五沟槽251中形成如图16中所示的依次覆盖第二沟道221的表面的第二栅介质层225和第二栅导电层226；接着在第二栅介质层225和第二栅导电层226的上方形成第三半导体层291。
本公开实施例中，首先在剩余的第二沟槽26中形成介质层23，然后形成第二栅极224。可以理解的是，在一些其他的实施方式中，也可以首先形成第二栅极224，然后在剩余的第二沟槽26中形成介质层23，其中，形成第二栅极224和形成介质层23的工艺均可以参考上述实施例中的对应工艺进行理解，这里不再赘述。
本公开实施例中，第二栅介质层225和第二栅导电层226构成第二栅极224。形成第二栅介质层225和第二栅导电层226的工艺可以参考上述的形成第一栅介质层215和第一栅导电层216的工艺进行理解，形成第三半导体层291的工艺可以参考上述的形成第一半导体层28的工艺进行理解，这里不再赘述。
本公开实施例中的第二沟道221、第二漏极222、第二源极223和第二栅极224构成第二晶体管。
需要说明的是，本公开实施例所形成的半导体结构与上述实施例中如图1所示的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
还需要说明的是，如图2至图4所示的半导体结构的形成工艺均可参考上述实施例中的工艺进行理解，这里不再赘述。
在一些实施例中，请参考图21，两个晶体管包括第一晶体管21和第二晶体管22，其中，第一晶体管21的第一沟道211呈U型，第二晶体管22的第二沟道221沿Y轴方向延伸；第一晶体管21的第一漏极214与第二晶体管22的第二栅极224连接。
在一些实施例中，请参考图17至图21，步骤102还可以通过以下步骤实现：
请参考图17，刻蚀衬底200形成沿X轴方向间隔排布的第三沟槽30和第四沟槽31。
在一些实施例中，可以采用干法刻蚀，例如等离子体刻蚀形成第三沟槽30和第四沟槽31。
接下来，请参考图18，在第三沟槽30中形成第一晶体管。
具体地，形成第一晶体管包括：
在第三沟槽30的内壁和衬底200的表面形成如图18所示的第一半导体层28；其中覆盖在第三沟槽30的内壁的第一半导体层28构成第一沟道211，覆盖衬底200表面的第一半导体层分别构成第一源极213和第一漏极214；
在第一沟道211的表面形成如图18所示的第一栅极212，其中，第一栅极212包括第一栅介质层215和第一栅导电层216。
在一些实施例中，形成第一栅极212后，形成如图19所示的填充剩余的第三沟槽30，并覆盖第一栅极212以及第一半导体层28的第三隔离层242。
本公开实施例中，形成第一半导体层28、形成第一栅极212和形成第三隔离层242的工艺可以分别参考上述实施例中形成第一半导体层28、形成第一栅极212和形成隔离层24的工艺进行理解，在此不再赘述。
本公开实施例中，第一沟道211、第一源极213、第一漏极214和第一栅极212构成第一晶体管。
接下来，请参考图20和图21，在第四沟槽31中形成第二晶体管。
具体地，形成第二晶体管包括：
在第四沟槽31的侧壁形成如图20所示的第二栅极224；其中，第二栅极224包括第二栅介质层225和第二栅导电层226。
在第四沟槽31的底部和第二栅极224的表面形成如图20所示的第二半导体层29，其中覆盖第四沟槽31的底部的第二半导体层29构成第二漏极222，覆盖第二栅极224的表面的第二半导体层29构成第二沟道221；
在剩余的第四沟槽31中形成多晶硅层(未示出)，对多晶硅层进行高温热处理形成如图21所示的单晶硅层201，在单晶硅层201的上方依次形成如图21所示的第四隔离层243和半导体层，其中，半导体层构成图21所示的第二源极223。
本公开实施例中，形成多晶硅层可以采用物理气相沉积、化学气相沉积或原子层沉积工艺中的一种或多种沉积形成。形成第二栅极224、形成第二半导体层29以及半导体层和形成第四隔离层243的工艺可以分别参考上述实施例中形成第二栅极224、形成第二半导体层29和形成隔离层24的工艺进行理解，在此不再赘述。
本公开实施例中，第二沟道221、第二漏极222、第二源极223和第二栅极224构成第二晶体管。
需要说明的是，本公开实施例所形成的半导体结构与上述实施例中如图5所示的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
还需要说明的是，如图6所示的半导体结构的形成工艺可以参考上述实施例中的工艺进行理解，这里不再赘述。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底中、且沿第一方向依次排布的两个晶体管；其中，一个所述晶体管的栅极与另一个所述晶体管的漏极连接，且一个所述晶体管的沟道呈U型，另一个所述晶体管的沟道沿第二方向延伸；
所述第一方向与所述第二方向相交，且所述第二方向为所述衬底的厚度方向。
2.根据权利要求1所述的半导体结构，其特征在于，所述两个晶体管包括第一晶体管和第二晶体管；
其中，所述第一晶体管包括：U型的第一沟道和位于所述第一沟道表面的第一栅极；所述第二晶体管包括：沿所述第二方向延伸的第二沟道和位于所述第二沟道一端的第二漏极；所述第一栅极与所述第二漏极连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一晶体管还包括：位于所述第一沟道的U型开口两端的第一源极和第一漏极；
所述第二晶体管还包括：第二源极和第二栅极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道的两端，所述第二栅极覆盖所述第二沟道；
所述第二漏极和所述第一漏极在所述衬底所在平面上的投影部分重合；
所述半导体结构还包括：介质层；
所述介质层位于所述第一栅极和所述第二栅极之间、且所述介质层的材料包括低介电常数材料；
隔离层；
所述隔离层至少位于所述第一晶体管与所述第二晶体管之间。
4.根据权利要求1所述的半导体结构，其特征在于，所述两个晶体管包括第一晶体管和第二晶体管；
其中，所述第一晶体管包括：U型的第一沟道和第一漏极；所述第二晶体管包括：沿所述第二方向延伸的第二沟道和位于所述第二沟道表面的第二栅极；所述第一漏极与所述第二栅极连接。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一晶体管还包括：第一源极和第一栅极；其中，所述第一源极和所述第一漏极分别位于所述第一沟道的U型开口两端，所述第一栅极位于所述第一沟道的表面；
所述第二晶体管还包括：第二源极和第二漏极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道的两端。
6.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底中，形成沿第一方向依次排布的两个晶体管；其中，一个所述晶体管的栅极与另一个所述晶体管的漏极连接，且一个所述晶体管的沟道呈U型，另一个所述晶体管的沟道沿第二方向延伸；
所述第一方向与所述第二方向相交，且所述第二方向为所述衬底的厚度方向。
7.根据权利要求6所述的方法，其特征在于，所述两个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管的第一沟道呈U型，所述第二晶体管的第二沟道沿所述第二方向延伸，且所述第一晶体管的第一栅极与所述第二晶体管的第二漏极连接；
在所述衬底中，形成沿所述第一方向依次排布的所述两个晶体管，包括：
刻蚀所述衬底形成沿所述第一方向间隔排布的第一沟槽和第二沟槽、以及位于第一沟槽和第二沟槽之间的有源柱；
在所述第一沟槽、所述第二沟槽中、以及所述有源柱的表面形成所述第一晶体管；其中，U型的所述第一沟道覆盖所述有源柱；
形成至少位于剩余的所述第二沟槽中的所述第二晶体管。
8.根据权利要求7所述的方法，其特征在于，在所述第一沟槽、所述第二沟槽中、以及所述有源柱的表面形成所述第一晶体管，包括：
在所述第一沟槽的底部、所述第二沟槽的底部以及所述有源柱的表面形成第一半导体层；其中，覆盖所述有源柱的所述第一半导体层构成U型的所述第一沟道；位于所述第一沟槽底部的所述第一半导体层构成第一源极；位于所述第二沟槽底部的所述第一半导体层构成第一漏极；
在所述第一沟道的表面形成所述第一栅极。
9.根据权利要求8所述的方法，其特征在于，形成至少位于剩余的所述第二沟槽中的所述第二晶体管，包括：
在位于所述第二沟槽的底部的第一半导体层的表面形成隔离层；
在所述隔离层的表面、所述第二沟槽的侧壁、以及所述衬底的表面形成第二半导体层；其中，位于所述隔离层表面的所述第二半导体层构成所述第二晶体管的所述第二漏极，位于所述衬底表面的所述第二半导体层构成所述第二晶体管的第二源极，位于所述第二沟槽侧壁的所述第二半导体层构成所述第二沟道；
在剩余的所述第二沟槽中形成介质层；所述介质层的材料包括低介电常数材料；
在所述第二沟道的表面形成第二栅极。
10.根据权利要求6所述的方法，其特征在于，所述两个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管的第一沟道呈U型，所述第二晶体管的第二沟道沿所述第二方向延伸；所述第一晶体管的第一漏极与所述第二晶体管的第二栅极连接；
在所述衬底中，形成沿所述第一方向依次排布的所述两个晶体管，包括：
刻蚀所述衬底形成沿所述第一方向间隔排布的第三沟槽和第四沟槽；
在所述第三沟槽中形成所述第一晶体管；
在所述第四沟槽中形成所述第二晶体管。
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