KR20130045041A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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신동선
이영진
최진해
한주희
황성진
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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예는 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 적층된 복수의 콘트롤 게이트들; 상기 복수의 콘트롤 게이트들을 관통하는 복수의 제1 채널들; 및 상기 제1 채널을 둘러싸면서 상기 제1 채널과 상기 복수의 콘트롤 게이트들 사이에 개재되어 상호 분리된 복수의 메모리막 패턴들을 포함한다. 본 발명에 따르면, 선택 게이트들 간, 메모리 셀들 간의 간섭을 최소화하여 프로그램/소거/리드 동작의 효율을 개선할 수 있다. 또한, 메모리 소자를 인핸스드 모드로 구동할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(10)으로부터 돌출된 채널(CH) 및 채널(CH)을 따라 적층된 복수의 메모리 셀들을 포함한다. 또한, 메모리 소자는 복수의 메모리 셀들(MC) 하부에 형성된 하부 선택 게이트(LSG) 및 복수의 메모리 셀들(MC) 상부에 형성된 상부 선택 게이트(USG)를 더 포함하고, 상부 선택 게이트(USG)의 상부에는 채널(CH)과 연결된 비트라인(BL)이 구비된다. 이와 같은 구조에 따르면, 하부 선택 게이트(LSG)와 상부 선택 게이트(USG) 사이에 직렬로 연결된 복수의 메모리 셀들(MC)이 하나의 스트링(STRING)을 구성하며, 스트링(STRING)은 기판(10)으로부터 수직으로 배열된다.
본 도면에서 도면 부호 "11, 14, 17"은 층간절연막을 나타내고, 도면 부호 "12"는 하부 선택 라인을 나타내고, 도면 부호 "15"는 워드라인을 나타내고, 도면 부호 "18"은 상부 선택 라인을 나타낸다. 또한, 도면 부호 "13, 19"는 게이트 절연막을 나타내고, 도면 부호 "16"은 전하차단막, 전하트랩막 및 터널절연막을 나타낸다.
메모리 셀(CH)의 형성 방법을 간단히 살펴보면 다음과 같다. 먼저, 복수의 도전막들 및 복수의 층간절연막들을 교대로 형성한 후, 복수의 도전막들(15) 및 복수의 층간절연막들(14)을 식각하여 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 형성한 후 트렌치 내에 채널막을 매립한다. 이와 같은 제조 공정에 의하면, 채널(CH)을 따라 적층된 복수의 메모리 셀들(MC)의 전하트랩막이 상호 연결된 구조를 갖게 된다.
여기서, 전하트랩막은 전하가 주입 또는 방출되어 데이터가 저장되는 실질적인 데이터 저장소로서의 역할을 한다. 따라서, 메모리 셀들(MC)의 전하트랩막이 상호 연결된 종래의 구조에서는 하나의 메모리 셀(MC)에 저장된 전하가 다른 메모리 셀로 이동되어 저장된 데이터가 손상될 수 있다.
본 발명은 적층된 메모리 셀들의 전하트랩막이 상호 분리된 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 적층된 복수의 콘트롤 게이트들; 상기 복수의 콘트롤 게이트들을 관통하는 복수의 제1 채널들; 및 상기 제1 채널을 둘러싸면서 상기 제1 채널과 상기 복수의 콘트롤 게이트들 사이에 개재되어 상호 분리된 복수의 메모리막 패턴들을 포함한다.
또한, 본 발명의 다른 실시예는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치의 내벽에 노출된 복수의 제2 물질막들을 일부 두께 식각하는 단계; 상기 복수의 제2 물질막들이 일부 두께 식각된 제1 트렌치의 내면을 따라 전하트랩막을 형성하는 단계; 상기 전하트랩막 상에 채널막을 형성하여, 적층된 상기 복수의 제1 물질막들 사이로 돌출된 복수의 돌출부들을 갖는 제1 채널을 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 이웃한 상기 제1 트렌치들 사이에 슬릿을 형성하는 단계; 적층된 복수의 메모리 셀들의 전하트랩막을 상호 분리시키도록 상기 슬릿의 내벽에 노출된 상기 전하트랩막을 식각하는 단계; 및 상기 전하트랩막이 식각된 상기 슬릿 내에 절연막을 매립하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 도전막들 및 복수의 제1 희생막들을 교대로 형성하는 단계; 상기 복수의 도전막들 및 상기 복수의 제1 희생막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치의 내면을 따라 전하트랩막을 형성하는 단계; 상기 전하트랩막 상에 채널막을 형성하여, 기판으로부터 돌출된 제1 채널을 형성하는 단계; 상기 복수의 도전막들 및 상기 복수의 제2 희생막들을 식각하여 이웃한 상기 제1 트렌치들 사이에 슬릿을 형성하는 단계; 상기 전하트랩막이 노출되도록 상기 슬릿의 내벽에 노출된 상기 복수의 제1 희생막들을 식각하는 단계; 적층된 복수의 메모리 셀들의 전하트랩막을 상호 분리시키도록, 상기 슬릿의 내벽에 노출된 전하트랩막을 식각하는 단계; 상기 전하트랩막이 식각되어 노출된 상기 제1 채널에 정션을 형성하는 단계; 및 상기 정션이 형성된 상기 슬릿 내에 절연막을 매립하는 단계를 포함한다.
본 발명에 따르면, 적층된 메모리 셀들의 전하트랩막을 상호 분리시킬 수 있다. 따라서, 선택 게이트들 간, 메모리 셀들 간의 간섭을 최소화하여 프로그램/소거/리드 동작의 효율을 개선할 수 있다. 또한, 적층된 콘트롤 게이트들 사이의 채널에 정션을 형성하여 메모리 소자를 인핸스드 모드로 구동할 수 있다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위해 메모리 셀 영역만을 도시하였다.
도 2a에 도시된 바와 같이, 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 교대로 형성한다.
여기서, 제1 물질막(21)은 콘트롤 게이트를 형성하기 위한 것이고, 제2 물질막(22)은 적층된 콘트롤 게이트들을 상호 분리시키는 층간절연막을 형성하기 위한 것이다. 따라서, 적층되는 제1 물질막(21) 및 제2 물질막(22)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
제1 물질막(21)과 제2 물질막(22)은 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 제1 물질막(21)은 콘트롤 게이트용 도전막으로 형성되고 제2 물질막(22)은 희생막으로 형성될 수 있다. 또는, 제1 물질막(21)은 희생막으로 형성되고 제2 물질막(22)은 층간절연막으로 형성될 수 있다. 제1 실시예에서는 제1 물질막(21)은 질화막 등의 희생막으로 형성되고, 제2 물질막(22)은 산화막 등의 층간절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 식각하여 복수의 제1 트렌치들을 형성한 후, 제1 트렌치의 내벽에 노출된 복수의 제2 물질막들(22)을 일부 두께 식각한다.
이어서, 복수의 제2 물질막들(22)이 일부 두께 식각된 제1 트렌치의 내면을 따라 메모리막(23)을 형성한다. 여기서, 메모리막(23)은 전하차단막, 전하트랩막 및 터널절연막을 포함한다. 단, 전하차단막, 전하트랩막 및 터널절연막을 모두 형성하지 않고, 전하트랩막 및 터널절연막만 형성하는 것도 가능하다.
이어서, 메모리막(23) 상에 채널막을 형성하여 적층된 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 관통하는 제1 채널(24)을 형성한다. 여기서, 채널막은 복수의 제2 물질막들(22)이 일부 두께 식각된 영역을 매립하면서 제1 트렌치의 내벽에 형성된다. 따라서, 제1 채널(24)은 적층된 제1 물질막들(21) 사이로 돌출된 복수의 돌출부들(A)을 포함한다.
여기서, 채널막은 제1 트렌치의 중심 영역까지 완전히 매립되거나, 중심 영역을 오픈시키는 두께로 형성된다. 중심 영역이 오픈된 경우에는 오픈된 중심 영역에 절연막(25)이 매립된다.
도 2b에 도시된 바와 같이, 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 식각하여, 이웃한 제1 채널들(24) 사이에 슬릿(S)을 형성한다. 본 도면에서는 식각된 제1 물질막을 도면 부호 "21A"로 나타내고, 식각된 제2 물질막을 도면 부호 "22A"로 나타내었다. 또한, 본 도면에서는 슬릿(S) 형성 후, 복수의 제2 물질막들(22A)이 일부 잔류하는 것으로 도시하였으나, 복수의 제2 물질막들(22)이 전부 제거될 수도 있다.
도 2c에 도시된 바와 같이, 잔류하는 복수의 제2 물질막들(22A)을 제거하여 메모리막(23)을 노출시킨 후, 슬릿(S)의 내벽에 노출된 메모리막(23)을 식각한다(도면 부호 "B" 참조). 이때, 돌출부들이 제1 물질막들(21A) 사이의 일부분을 채우고 있으므로, 제1 물질막들(21A)이 붕괴되는 것을 방지하면서 메모리막(23)을 용이하게 식각할 수 있다.
이를 통해, 메모리막(23)이 복수의 메모리막 패턴들(23A)로 패터닝되며, 제1 채널(24)을 따라 적층된 메모리 셀들의 전하트랩막이 상호 분리된다. 따라서, 적층된 메모리 셀들 간에 전하가 이동되는 것을 방지할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 메모리막(23)을 식각하여 노출된 제1 채널(24)의 복수의 돌출부들에 불순물을 주입하여 정션을 형성할 수 있다. 이때, 불순물의 주입 깊이를 조절하여 정션의 깊이를 조절할 수 있다.
도 2d에 도시된 바와 같이, 슬릿(S)의 내벽에 노출된 복수의 제1 물질막들(21A)을 제거하여 복수의 콘트롤 게이트 영역들을 형성한다. 이때, 복수의 돌출부들은 콘트롤 게이트용 몰드로서 역할을 하게 되며, 복수의 돌출부들 사이의 영역이 콘트롤 게이트 영역이 된다.
이어서, 복수의 콘트롤 게이트 영역들에 도전막을 매립하여 복수의 콘트롤 게이트들(28)을 형성한다. 예를 들어, 복수의 콘트롤 게이트 영역들이 형성된 슬릿(S)의 내면을 따라 제1 금속막(26)을 형성한 후, 콘트롤 게이트 영역이 매립되도록 제1 금속막(26) 상에 제2 금속막(27)을 형성한다. 여기서, 제1 금속막(26)은 베리어 금속막이고 제2 금속막(27)은 갭필용 금속막일 수 있다. 이어서, 습식 식각 공정 및 건식 식각 공정을 조합하여 복수의 콘트롤 게이트 영역들을 제외한 슬릿(S)의 내벽에 형성된 제2 금속막(27)을 식각한다. 이어서, 세정 공정에 의해 복수의 콘트롤 게이트 영역들을 제외한 슬릿(S)의 내벽에 형성된 제1 금속막(26)을 식각한다. 이로써, 복수의 콘트롤 게이트 영역들에 매립된 도전막이 각각 분리되어 복수의 콘트롤 게이트들(28)이 형성된다.
한편, 앞서 설명한 바와 같이 메모리막(23) 형성 단계에서 전하트랩막 및 터널절연막만을 형성한 경우에는, 콘트롤 게이트들(28)을 형성하기에 앞서 전하차단막을 먼저 형성한다.
도 2e에 도시된 바와 같이, 적층된 콘트롤 게이트들(28) 사이로 돌출된 복수의 돌출부들을 식각한다. 본 도면에서는 돌출부들이 식각된 제1 채널을 도면 부호 "24A"로 나타내었다.
이와 같이 돌출부들을 식각할 경우, 각 메모리 셀의 채널의 유효 길이를 감소시킬 수 있다. 물론, 돌출부들을 일부만 식각하거나, 돌출부들을 식각하지 않고 잔류시킬 수 있다. 또한, 돌출부들을 식각한 후에 적층된 콘트롤 게이트들(28) 사이의 제1 채널(24A)에 정션을 형성하는 것도 가능하다.
도 2f에 도시된 바와 같이, 복수의 돌출부들이 식각된 슬릿(S) 내에 절연막을 매립한다. 이로써, 제1 채널(24A)을 따라 적청된 복수의 메모리 셀들이 형성된다. 특히, 제1 실시예에 따르면, "ㄷ" 형태의 메모리막 패턴(23A)이 콘트롤 게이트(28)를 각각 둘러싼다. 즉, 메모리막 패턴(23A)은 복수의 콘트롤 게이트들(28)의 상부면 및 하부면을 감싸면서, 제1 채널(24A)과 복수의 콘트롤 게이트들(28) 사이에 개재된다. 따라서, 제1 채널(24A)을 따라 적층된 복수의 메모리 셀들은 상호 분리된 전하트랩막을 각각 포함하게 된다.
한편, 제1 실시예에서 제1 물질막(21)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 콘트롤 게이트용 도전막으로 형성되고, 제2 물질막(22)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성되는 것도 가능하다. 여기서, '도프드'는 보론(B) 등의 도펀트가 도핑된 것을 의미하고, '언도프드'는 도펀트가 도핑되지 않은 것을 의미한다.
이러한 경우, 도 2a 내지 도 2c에 해당되는 공정들을 진행한 후, 슬릿(S) 내에 절연막을 매립하여, 제1 채널(24)을 따라 적층된 메모리 셀들의 형성을 완료한다. 이때, 절연막을 매립하기에 앞서, 슬릿(S)의 내벽에 노출된 복수의 제1 물질막들(21)을 실리사이드화할 수 있다. 예를 들어, 슬릿 내에 금속막을 형성한 후 열처리 공정으로 제1 물질막(21)을 실리사이드화한 후 잔류하는 금속막을 제거함으로써, 제1 물질막들(21)을 실리사이드화할 수 있다. 또한, 절연막을 매립하기에 앞서 적층된 제1 물질막들(21) 사이에 돌출된 돌출부들에 정션을 형성하거나, 돌출부들을 식각하거나, 돌출부를 식각한 후에 적층된 제1 물질막들(21) 사이의 제1 채널(24)에 정션을 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
제2 실시예는 제1 채널의 돌출부를 식각한 후 별도의 몰드를 형성하여 콘트롤 게이트를 형성하는 방법에 관한 것이다. 이하, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 제2 실시예를 설명하도록 한다.
도 3a에 도시된 바와 같이, 복수의 제1 물질막들(31)을 관통하며 복수의 돌출부들을 포함하는 제1 채널(33), 제1 채널(33)을 둘러싸며 제1 채널(33)과 복수의 콘트롤 게이트들(31) 사이에 개재된 메모리막(32), 이웃한 제1 채널들(34) 사이의 슬릿(S) 등을 형성한다. 여기서, 제1 물질막(31)은 질화막 등의 희생막으로 형성되고, 제2 물질막(32)은 산화막 등의 층간절연막으로 형성될 수 있다.
도 3b에 도시된 바와 같이, 적층된 제1 물질막들(31) 사이로 돌출된 제1 채널(33)의 복수의 돌출부들을 식각한다. 이때, 복수의 돌출부들을 각각 둘러싸고 있는 메모리막(32)이 함께 식각된다. 여기서, 복수의 돌출부들 및 메모리막(32)이 식각된 영역은 후속 콘트롤 게이트 형성시 사용될 몰드를 형성하기 위한 영역(이하, 몰드 영역(M)이라 함)이다.
이때, 메모리막(32)은 복수의 메모리막 패턴들(32A)로 패터닝되며, 각 메모리막 패턴(32A)은 "ㅣ"의 형태로 제1 채널(33A)과 복수의 제1 물질막들(31) 사이에 한해 개재된다. 따라서, 복수의 메모리막 패턴들(32A)은 일정 거리 상호 이격되며, 적층된 메모리 셀들 간의 전하 이동이 방지된다.
또한, 제1 채널(33A)의 돌출부들이 제거되어, 각 메모리 셀의 채널이 콘트롤 게이트를 감싸지 않고 일직선 형태로 형성된다. 따라서, 메모리 셀의 채널 유효 길이를 감소시킬 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 복수의 돌출부들 및 이들을 둘러싼 메모리막(32)을 식각한 후, 적층된 제1 물질막들(31) 사이로 노출된 제1 채널(33A)에 불순물을 주입하여 정션을 형성할 수 있다.
도 3c에 도시된 바와 같이, 몰드 영역(M)에 산화막 등의 절연막을 매립한다. 여기서, 몰드 영역(M)에 매립된 절연막들은 콘트롤 게이트 형성용 몰드(35)가 된다.
이어서, 복수의 제1 물질막들(31)을 제거하여 복수의 콘트롤 게이트 영역들을 형성한다. 여기서, 복수의 콘트롤 게이트 영역들은 몰드(35)에 의해 상호 분리된다.
도 3d에 도시된 바와 같이, 복수의 콘트롤 게이트 영역들에 도전막을 매립하여 복수의 콘트롤 게이트들(38)을 형성한다. 각 콘트롤 게이트(38)는 베리어 금속막과 같은 제1 금속막(36) 및 갭필용 금속막과 같은 제2 금속막(36)을 포함할 수 있다.
이어서, 복수의 콘트롤 게이트들(38)이 형성된 슬릿(S) 내에 절연막(39)을 매립하여, 제1 채널(33A)을 따라 적층된 메모리 셀들의 형성을 완료한다.
한편, 제2 실시예에서 제1 물질막(31)은 콘트롤 게이트용 도전막으로 형성되고, 제2 물질막은 희생막으로 형성되는 것도 가능하다. 이러한 경우, 도 3a 및 도 3b에 해당되는 공정을 진행한 후, 슬릿(S) 내에 절연막을 매립하여 제1 채널(33A)을 따라 적층된 메모리 셀들의 형성을 완료한다. 이때, 절연막을 매립하기에 앞서 슬릿(S)의 내벽에 노출된 복수의 제1 물질막들(31)을 실리사이드화할 수 있다.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위해 메모리 셀 영역만을 도시하였다.
도 4a에 도시된 바와 같이, 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 교대로 형성한다. 여기서, 제1 물질막(41)은 콘트롤 게이트용 도전막으로 형성되고, 제2 물질막(42)은 희생막으로 형성된다.
이어서, 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 식각하여 복수의 제1 트렌치들을 형성한 후, 제1 트렌치의 내벽에 메모리막(43)을 형성한다. 여기서, 메모리막(43)은 전하차단막, 전하트랩막 및 터널절연막을 포함한다.
이어서, 메모리막(43) 상에 채널막을 형성하여 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 관통하는 제1 채널(44)을 형성한다. 이때, 중심 영역이 오픈된 형태로 제1 채널(44)을 형성한 경우, 오픈된 중심 영역 내에 절연막(45)을 매립한다.
도 4b에 도시된 바와 같이, 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 식각하여 이웃한 제1 채널들(44) 사이에 슬릿(S)을 형성한다. 이어서, 슬릿(S)의 내벽에 노출된 복수의 제2 물질막들(42)을 식각한다.
이어서, 복수의 제2 물질막들(42)을 식각하여 노출된 메모리막(43)을 식각한다. 이때, 메모리막(43)은 복수의 메모리막 패턴들(43A)로 패터닝되며, 각 메모리막 패턴(43A)은 제1 채널(44)과 복수의 제1 물질막들(41) 사이에 한해 개재된다.
도 4c에 도시된 바와 같이, 메모리막 패턴들(43A) 사이에 노출된 제1 채널(44)에 불순물을 주입하여 정션(46)을 형성한다. 일 예로, 수평 방향으로 이온을 주입하여 정션(46)을 형성할 수 있다. 다른 예로, 불순물이 도핑된 제3 물질막(미도시됨)을 형성한 후에 열처리 공정에 의해 제3 물질막의 불순물을 노출된 제1 채널(44)로 확산시킴으로써 정션(46)을 형성할 수 있다. 이러한 경우, 정션(46) 형성 후에 제3 물질막을 제거할 수 있다.
이를 통해, 제1 채널(44A)은 적층된 제1 물질막들(41) 사이에 형성된 복수의 정션들(46)을 구비하게 되며, 각 정션(46)은 적층된 메모리 셀들 사이에 위치된다. 따라서, 적층된 메모리 셀들 사이의 제1 채널(44A)에 정션(46)이 구비시킴으로써, 메모리 소자의 인핸스모드 구동이 가능해진다.
도 4d에 도시된 바와 같이, 정션(46)이 형성된 슬릿(S) 내에 절연막(47)을 매립하여 제1 채널(44A)을 따라 적층된 메모리 셀들의 형성을 완료한다.
도 5는 본 발명의 제1 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 5에 도시된 바와 같이, 메모리 소자는 기판(51) 상에 형성된 층간절연막(52), 층간절연막(52) 상에 형성된 파이프 게이트(53), 파이프 게이트(53) 내에 매립되며 한 쌍의 제1 채널들(24A)과 연결된 제2 채널(55)을 포함한다. 여기서, 한 쌍의 제1 채널들(24A)과 제2 채널(55)은 'U' 형태로 연결되어 하나의 채널(CH)을 구성한다. 또한, 메모리 소자는 제2 채널(54)을 둘러싼 게이트 절연막(54)을 더 포함한다.
여기서, 게이트 절연막(54)은 메모리막(23) 형성시 함께 형성되고, 제2 채널(55)은 제1 채널(23A) 형성시 함께 형성될 수 있다.
예를 들어, 복수의 제1 물질막들 및 복수의 제2 물질막들을 형성하기 전에, 파이프 게이트(53)를 식각하여 한 쌍의 제1 트렌치들과 연결되는 위치에 제2 트렌치를 형성하고 제2 트렌치 내에 희생막을 매립한다. 그리고, 복수의 제1 트렌치들을 형성한 후에 상기 희생막을 제거하여 한 쌍의 제1 트렌치들 및 제2 트렌치로 이루어진 U형 트렌치를 형성한다. 이어서, 앞서 제1 실시예에서 설명한 바와 같이 메모리막(23), 채널막 등을 형성한다. 이때, 메모리막(23), 채널막은 U형 트렌치 내에 형성된다.
이와 같은 방법에 의해 메모리 셀들을 형성할 경우, 메모리막(23)을 식각하여 복수의 메모리막 패턴들(23A)을 형성하는 과정에서, 제2 채널을 둘러싼 메모리막(23)과 제1 채널을 둘러싼 메모리막(23)이 분리된다. 여기서, 제1 채널을 둘러싼 메모리막 패턴들(23A)은 'ㄷ' 형태로 복수의 콘트롤 게이트들(28)을 각각 둘러싸면서 상호 분리된다. 또한, 제2 채널을 둘러싼 메모리막 패턴은 'U' 형태로 제2 채널의 측벽 및 하부면을 둘러싸며, 게이트 절연막(54)으로서 역할을 하게 된다.
따라서, 본 발명에 따르면, 적층된 메모리 셀들의 전하트랩막을 상호 분리시킬 수 있을 뿐만 아니라, 최하부 메모리 셀의 메모리막 패턴(23A)과 파이프 게이트의 게이트 절연막(53) 또한 상호 분리시킬 수 있다.
한편, 콘트롤 게이트(28)를 형성한 후에 제1 채널(24)의 돌출부들을 식각하는 과정에서, 슬릿 내에 노출된 제1 채널(24A)과 제2 채널(55)의 연결 부위가 식각될 수 있다. 따라서, 제1 채널(24A)과 제2 채널(55)의 연결 부위가 완전히 식각되어 제1 채널(24A)과 제2 채널(55)이 분리되는 것을 방지하기 위해, 식각 공정을 조절할 수 있다.
또는, 돌출부 식각 공정에 앞서 슬릿(S)의 저면에 보호막을 형성할 수 있다. 예를 들어, 슬릿 저면의 제1 채널(24A)과 제2 채널(55)의 연결 부위를 덮도록 최하부 메모리 셀의 콘트롤 게이트 높이로 보호막을 형성할 수 있다. 또는, 슬릿 형성시 식각 깊이를 조절하여, 제1 물질막들(21)은 전부 노출시키되 최하부의 제2 물질막(22)은 식각되지 않을 정도의 깊이로 슬릿을 형성할 수 있다. 이러한 경우, 돌출부 식각 공정시 제1 채널(24A)과 제2 채널(55)의 연결 부위가 노출되지 않는다. 이 밖에도, 파이프 트렌치의 폭을 감소시켜 제1 채널(24A)과 제2 채널(55)의 연결 부위가 노출되지 않도록 하는 것도 가능하다.
또한, 본 도면에는 도시되지 않았으나, 제2 트렌치에 희생막을 매립한 후에 파이프 게이트를 추가로 형성할 수 있다. 이러한 경우, 제2 채널(54) 상부의 게이트 절연막을 유지시킨다. 게이트 절연막의 유지는 앞서 제1 채널(24A)과 제2 채널(55)의 연결 부위의 식각을 방지하는 것과 동일한 방법으로 가능하다. 이와 같이, 제2 채널(54)의 상부를 덮도록 추가로 파이프 게이트를 형성함으로써, 제2 채널(54)에 흐르는 셀 전류를 개선시켜 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
도 6은 본 발명의 제2 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 6에 도시된 바와 같이, 메모리 소자는 한 쌍의 제1 채널(24A)과 제2 채널(65)로 이루어진 U형 채널(CH)을 구비하며, 각 메모리막 패턴(23A)은 'ㅣ' 형태로 복수의 콘트롤 게이트들과 제1 채널(24A) 사이에 개재된다. 그 외의 구조 및 형성 방법은 앞서 도 5를 참조하여 설명한 메모리 소자와 동일하므로, 구체적인 설명은 생략하도록 한다.
도 7은 본 발명의 제3 실시예에 따른 메모리 셀이 적용된 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 7에 도시된 바와 같이, 메모리 소자는 한 쌍의 제1 채널(24A)과 제2 채널(75)로 이루어진 U형 채널(CH)을 구비하며, 각 메모리막 패턴(43A)은 'ㅣ' 형태로 복수의 콘트롤 게이트들과 제1 채널(24A) 사이에 개재된다. 또한, 적층된 메모리 셀들 사이의 제1 채널(44A)에 정션(46)이 구비된다. 그 외의 구조 및 형성 방법은 앞서 도 5를 참조하여 설명한 메모리 소자와 동일하므로, 구체적인 설명은 생략하도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11, 14, 17: 층간절연막
12: 하부 선택 라인 15: 워드라인
18: 상부 선택 라인 13, 19: 게이트 절연막
16: 전하차단막, 전하트랩막 및 터널절연막
21, 31, 41: 제1 물질막 22, 42: 제2 물질막
23, 32, 43: 메모리막 23A, 32A, 43A: 메모리막 패턴
24, 33, 44: 제1 채널 25, 34, 45, 47: 절연막
26, 36: 제1 금속막 27, 37: 제2 금속막
28, 38: 콘트롤 게이트 35: 몰드
46: 정션 51, 61, 71: 기판
52, 62, 72: 층간절연막 53, 63, 73: 파이프 게이트
54, 64, 74: 게이트 절연막 55, 65, 75: 제2 채널

Claims (19)

  1. 기판 상에 적층된 복수의 콘트롤 게이트들;
    상기 복수의 콘트롤 게이트들을 관통하는 복수의 제1 채널들; 및
    상기 제1 채널을 둘러싸면서 상기 제1 채널과 상기 복수의 콘트롤 게이트들 사이에 개재되어 상호 분리된 복수의 메모리막 패턴들
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 채널은,
    상기 적층된 복수의 콘트롤 게이트들 사이로 돌출된 복수의 돌출부들을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 적층된 복수의 콘트롤 게이트들 사이의 상기 제1 채널 내에 형성된 복수의 정션들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 메모리막 패턴은 상기 복수의 콘트롤 게이트들의 상부면 및 하부면을 감싸면서, 상기 제1 채널과 상기 복수의 콘트롤 게이트들 사이에 개재되는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 메모리막 패턴은 상기 제1 채널과 상기 복수의 콘트롤 게이트들 사이에 한해 개재되는
    3차원 구조의 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 기판 상에 형성된 파이프 게이트; 및
    상기 파이프 게이트 내에 매립되며, 한 쌍의 상기 제1 채널들과 연결된 제2 채널
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  7. 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치의 내벽에 노출된 복수의 제2 물질막들을 일부 두께 식각하는 단계;
    상기 복수의 제2 물질막들이 일부 두께 식각된 제1 트렌치의 내면을 따라 전하트랩막을 형성하는 단계;
    상기 전하트랩막 상에 채널막을 형성하여, 적층된 상기 복수의 제1 물질막들 사이로 돌출된 복수의 돌출부들을 갖는 제1 채널을 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 이웃한 상기 제1 트렌치들 사이에 슬릿을 형성하는 단계;
    적층된 복수의 메모리 셀들의 전하트랩막을 상호 분리시키도록 상기 슬릿의 내벽에 노출된 상기 전하트랩막을 식각하는 단계; 및
    상기 전하트랩막이 식각된 상기 슬릿 내에 절연막을 매립하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  8. 제7항에 있어서,
    상기 전하트랩막을 식각하는 단계는,
    상기 슬릿의 내벽에 상기 제2 물질막이 잔류하는 경우, 잔류하는 제2 물질막을 제거한 후에 상기 전하트랩막을 식각하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. 제7항에 있어서,
    상기 전하트랩막을 식각하는 단계 후에,
    상기 복수의 제1 물질막들 사이에 노출된 상기 복수의 돌출부들에 정션을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. 제7항에 있어서,
    상기 전하트랩막을 식각하는 단계 후에,
    상기 복수의 제1 물질막들 사이에 노출된 상기 복수의 돌출부들을 식각하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서,
    상기 제1 채널의 복수의 돌출부들을 식각하는 단계 후에,
    상기 복수의 제1 물질막들 사이에 노출된 상기 제1 채널에 정션을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제7항에 있어서,
    상기 전하트랩막을 식각하는 단계 후에,
    상기 슬릿의 내벽에 노출된 상기 복수의 제1 물질막들을 제거하여 복수의 콘트롤 게이트 영역들을 형성하는 단계; 및
    상기 복수의 콘트롤 게이트 영역에 도전막을 매립하여 복수의 콘트롤 게이트들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 제7항에 있어서,
    상기 전하트랩막을 식각하는 단계는,
    상기 제1 채널의 복수의 돌출부들 및 상기 복수의 돌출부들을 둘러싼 상기 전하트랩막을 식각하여 몰드 영역을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제13항에 있어서,
    상기 전하트랩막을 식각하는 단계 후에,
    상기 몰드 영역에 절연막을 매립하여 복수의 콘트롤 게이트 형성을 위한 몰드를 형성하는 단계;
    상기 복수의 제1 물질막들을 제거하여 복수의 콘트롤 게이트 영역들을 형성하는 단계; 및
    상기 복수의 콘트롤 게이트 영역들에 도전막을 매립하여 복수의 콘트롤 게이트들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제12항 또는 제14항에 있어서,
    상기 복수의 콘트롤 게이트들을 형성하는 단계는,
    상기 복수의 콘트롤 게이트 영역들이 형성된 상기 슬릿 내에 제1 금속막 및 제2 금속막을 형성하는 단계;
    습식 식각 공정 및 건식 식각 공정을 조합하여, 상기 복수의 콘트롤 게이트 영역들을 제외한 상기 슬릿 내에 형성된 상기 제2 금속막을 식각하는 단계; 및
    세정 공정에 의해 상기 복수의 콘트롤 게이트 영역들을 제외한 상기 슬릿 내에 형성된 상기 제1 금속막을 식각하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제7항에 있어서,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 교대로 형성하는 단계 전에, 파이프 게이트를 식각하여 한 쌍의 제1 트렌치들과 연결되는 위치에 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 희생막을 매립하는 단계; 및
    상기 복수의 제1 트렌치들을 형성하는 단계 후에, 상기 희생막을 제거하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제7항에 있어서,
    상기 제1 물질막과 상기 제2 물질막은 식각 선택비가 큰 물질로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 복수의 도전막들 및 복수의 제1 희생막들을 교대로 형성하는 단계;
    상기 복수의 도전막들 및 상기 복수의 제1 희생막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치의 내면을 따라 전하트랩막을 형성하는 단계;
    상기 전하트랩막 상에 채널막을 형성하여, 기판으로부터 돌출된 제1 채널을 형성하는 단계;
    상기 복수의 도전막들 및 상기 복수의 제2 희생막들을 식각하여 이웃한 상기 제1 트렌치들 사이에 슬릿을 형성하는 단계;
    상기 전하트랩막이 노출되도록 상기 슬릿의 내벽에 노출된 상기 복수의 제1 희생막들을 식각하는 단계;
    적층된 복수의 메모리 셀들의 전하트랩막을 상호 분리시키도록, 상기 슬릿의 내벽에 노출된 전하트랩막을 식각하는 단계;
    상기 전하트랩막이 식각되어 노출된 상기 제1 채널에 정션을 형성하는 단계; 및
    상기 정션이 형성된 상기 슬릿 내에 절연막을 매립하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 도전막들 및 상기 복수의 제1 희생막들을 교대로 형성하는 단계 전에, 파이프 게이트를 식각하여 한 쌍의 제1 트렌치들과 연결되는 위치에 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 제2 희생막을 매립하는 단계; 및
    상기 복수의 제1 트렌치들을 형성하는 단계 후에, 상기 제2 희생막을 제거하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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