KR20130116116A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에서 수직 방향으로 연장하며, 질소가 도핑된 반도체층을 포함하는 채널 영역; 상기 채널 영역의 일 측벽 상에서 수직 방향으로 이격되어 배치되는 복수 개의 게이트 전극들; 및 상기 채널 영역 및 상기 게이트 전극들 사이의 게이트 유전막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 수직 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수한 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전기적 특성이 우수한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 기판 상에서 수직 방향으로 연장하며, 질소가 도핑된 반도체층을 포함하는 채널 영역; 상기 채널 영역의 일 측벽 상에서 수직 방향으로 이격되어 배치되는 복수 개의 게이트 전극들; 및 상기 채널 영역 및 상기 게이트 전극들 사이의 게이트 유전막을 포함한다.
예시적인 실시예들에 있어서, 상기 채널 영역은, 상기 기판 상에서 수직 방향으로 연장하며 제1 농도의 질소가 도핑된 제1 반도체층; 및 상기 제1 반도체층의 내벽 상에 형성되며, 상기 제1 농도보다 낮은 제2 농도의 질소가 도핑된 제2 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 유전막은 상기 채널 영역의 상기 제1 반도체층과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층 내의 질소의 상기 제1 농도는 0.2 원자 퍼센트(at%) 내지 4 at%일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체층 내의 질소의 상기 제2 농도는 20 ppm 내지 0.2 at%일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층은 상기 기판 상부로부터 연장되는 실린더 형상으로 형성되며, 상기 제2 반도체층은 상기 제1 반도체층의 내벽을 둘러싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층의 두께는 상기 제2 반도체층의 두께보다 작게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 유전막은 상기 채널 영역의 측벽 상에 순차적으로 적층된 터널 절연막, 전하 트래핑막 및 블로킹 절연막을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판 상에 교대로 번갈아 적층된 게이트 전극들 및 절연층들; 상기 게이트 전극들 및 상기 절연층들을 관통하여 상기 기판으로부터 수직 방향으로 연장하며, 소정 농도의 질소가 도핑된 채널 영역; 및 상기 채널 영역과 상기 게이트 전극들 사이에 형성된 게이트 유전막을 포함한다.
예시적인 실시예들에 있어서, 상기 채널 영역은 실린더 형상으로 형성되며, 상기 채널 영역은 상기 채널 영역의 외측벽에 인접한 제1 영역 및 상기 채널 영역의 내측벽에 인접한 제2 영역을 구비하며, 상기 제1 영역의 질소 농도가 상기 제2 영역의 질소 농도보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역의 질소 농도는 약 1E20 내지 2E21 원자/cm3일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역의 질소 농도는 1E18 내지 1E20 원자/cm3일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역은 질소가 도핑되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 채널 영역은 필라 형상으로 형성되며, 상기 채널 영역은 상기 채널영역의 외측벽에 인접한 제1 영역 및 상기 제1 영역 내측의 제2 영역을 구비하며, 상기 제1 영역의 질소 농도가 상기 제2 영역의 질소 농도보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 영역은 내부에 실리콘-질소 본딩을 포함할 수 있다.
본 발명에 따르면, 상기 반도체 장치는 질소가 도핑된 폴리실리콘층을 포함하는 채널 영역을 구비한다. 상기 채널 영역은 Si-H 본딩보다 강한 결합 에너지를 갖는 Si-N 본딩을 포함할 수 있다. 이에 따라, 채널 영역 내의 트랩 밀도가 낮아질 수 있고, 상기 반도체 장치의 전기적 특성이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 5a 내지 도 5k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 예시적인 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 반도체 장치의 전기적 특성 테스트 결과이다.
도 8은 예시적인 실시예들에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 9는 예시적인 실시예들에 따른 메모리 카드를 개략적으로 보여주는 블록 구조도이다.
도 10은 예시적인 실시예들에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다. 도 1에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 장치의 등가 회로도를 예시적으로 표시하였다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들(memory cell strings)(11)을 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 비트 라인들(BL1, BL2, …, BLm-1, BLm), 워드 라인들(WL1, WL2, …, WLn-1, WLn), 스트링 선택 라인들(string selection lines)(SSL1, SSL2) 및 접지 선택 라인들(ground selection lines)(GSL1, GSL2) 및 공통 소스 라인(CSL)을 포함한다. 비트 라인(BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(11)이 형성된다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성된다.
각각의 메모리 셀 스트링(11)은 스트링 선택 트랜지스터(string selection transistor, SST), 접지 선택 트랜지스터(ground selection transistor, GST) 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)을 포함한다. 스트링 선택 트랜지스터들(SST)의 드레인 영역은 비트 라인들(BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터들(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스 영역이 공통으로 연결된 영역이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL1, GSL2)과 연결될 수 있다. 또한, 각각의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 워드 라인들(WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(10)는 3차원 구조로 배열된다. 메모리 셀 스트링(11) 내의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 기판(도시되지 않음)의 상부면과 평행한 x-y 평면에 대해 수직인 z 축을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)의 채널 영역이 상기 x-y 평면에 대하여 실질적으로 수직하도록 형성될 수 있다. 각각의 x-y 평면마다 m 개의 메모리 셀들이 제공될 수 있고, x-y 평면이 기판에 z 축 방향으로 n 개 적층될 수 있다. 이에 따라, 각각의 셀 스트링에 연결되는 비트 라인들(BL1, BL2, …, BLm-1, BLm)이 m 개, 메모리 셀들에 연결되는 워드 라인들(WL1, WL2, …, WLn-1, WLn)이 각각 n 개 형성될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(1000)를 나타내는 사시도이다. 도 2는 도 1의 셀 회로도를 갖는 반도체 장치(1000)를 도시하며, 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소, 예를 들어 비트 라인은 생략되어 도시된다.
도 2를 참조하면, 반도체 장치(1000)는 기판(100) 상에 형성된 복수의 메모리 셀 스트링(11)을 포함할 수 있다. 각각의 메모리 셀 스트링(11)은 기판(100) 상에서 수직 방향으로 연장하는 채널 영역(120), 및 채널 영역(120)의 측벽을 따라 배치된 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, MC3, MC4) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 경우에 따라, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 각각 2개씩 구비될 수도 있다.
채널 영역(120)은 기판(100) 상에서 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(120)은 x 방향과 y 방향으로 이격되어 배치될 수 있으며, y 방향으로 지그재그(zig-zag)의 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 채널 영역들(120)은 x 방향으로 오프셋(off-set)되어 배치될 수 있다.
채널 영역(120)은, 예를 들어 실린더 형상으로 형성된 제1 반도체층(122) 및 제2 반도체층(124)의 적층 구조물로 형성될 수 있다. 내부에 제2 반도체층(124)이 실린더 형상으로 형성되고, 제2 반도체층(124)의 외측벽 및 저면 상에서 제1 반도체층(122)이 제2 반도체층(124)을 덮도록 형성될 수 있다. 이 경우, 제1 반도체층(122) 또한 실린더 형상으로 형성될 수 있다. 제2 반도체층(124)의 두께는 제1 반도체층(122)의 두께의 2배 내지 20배일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(122)은 제1 농도의 질소를 포함하는 폴리실리콘층일 수 있고, 제2 반도체층(124)은 제1 농도보다 낮은 제2 농도의 질소를 포함하는 폴리실리콘층일 수 있다. 예를 들어, 제1 반도체층(122) 내에 포함된 질소의 제1 농도는 0.2 내지 4 원자 퍼센트(at%)의 범위일 수 있고, 제2 반도체층(124) 내에 포함된 질소의 제2 농도는 20 ppm(part per million) 내지 0.2 at%의 범위일 수 있다. 제1 반도체층(122) 및 제2 반도체층(124)은 Si-H 본딩보다 강한 결합 에너지를 갖는 Si-N 본딩을 포함할 수 있다. 이에 의해, 채널 영역(120) 내의 트랩(trap) 밀도가 낮아질 수 있고, 반도체 장치의 전기적 특성이 향상될 수 있다. 이에 대해서는, 하기에 도 7a 내지 도 7c를 참조하여 상세히 설명한다.
한편, 제1 반도체층(122) 및 제2 반도체층(124)은 p-형 또는 n-형 불순물을 더 포함할 수도 있다.
매립 절연층(130)은 채널 영역(120) 내부에서 원기둥 필라 형상으로 형성될 수 있다. 도전층(135)은 매립 절연층(130) 상면에 형성되고, 채널 영역(120)과 전기적으로 연결될 수 있다. 도전층(135)은 도핑된 폴리실리콘을 포함할 수 있고, 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다.
x 방향으로 배열된 스트링 선택 트랜지스터들(SST)은 도전층(135)을 통해 비트 라인(도 1의 BL)에 연결될 수 있다. 비트 라인(BL)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전층(135)은 도전층(135) 상에 형성된 비트 라인 콘택(도시되지 않음)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 접지 선택 트랜지스터들(GST)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)은 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역(105)은 x 방향으로 채널 영역(120) 사이마다 하나씩 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다.
공통 소스 라인(175, 도 1의 CSL)은 불순물 영역들(105) 상에 형성될 수 있다. 공통 소스 라인(175)은 금속 실리사이드, 예를 들어, 코발드 실리사이드(CoSix)를 포함할 수 있다. 또한, 공통 소스 라인(175)은 금속 실리사이드층 및 상기 금속 실리사이드층 상에 형성된 금속층을 포함할 수도 있다. 예를 들면, 상기 금속층은 W, Al, Cu 등으로 형성될 수 있다. 한편, 본 실시예의 공통 소스 라인(175)은 도시된 형태에 한정되지 않고 다양한 구조로 형성될 수 있다. 예컨대, 공통 소스 라인(175)은 y 방향을 따라 불순물 영역들(105) 상부 전체로 형성되지 않고 일부에만 형성될 수도 있다.
절연 영역(185)은 공통 소스 라인(175) 및 게이트 전극들(150) 사이에 형성될 수 있다.
복수의 게이트 전극들(151-156: 150)은 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)의 게이트 전극일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링들(11)에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(156)은 스트링 선택 라인(도 1의 SSL)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극들(152, 153, 154, 155)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 전극(151)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 금속층, 예컨대 텅스텐(W)으로 형성될 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(도시되지 않음)을 더 포함할 수 있으며, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(140)은 채널 영역(120)과 게이트 전극들(150) 사이에 배치될 수 있다. 특히, 게이트 유전막(140)은 제1 반도체층(122)의 외측벽 상에 형성된다. 도 2에 구체적으로 도시되지 않았으나 게이트 유전막(140)은 채널 영역(120)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다. 상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
복수의 절연층들(161-167: 160)이 게이트 전극들(150) 사이에 배열될 수 있다. 절연층들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 절연층들(160)의 일 측면은 채널 영역(120)과 접촉될 수 있다. 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 2에서, 메모리 셀들(MC1, MC2, MC3, MC4)이 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 하나씩 배열되어 있다. 그러나 본 발명 사상이 이러한 형태에 한정되는 것은 아니다. 예컨대, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 개수를 각각 적어도 두 개 이상으로 하여, 선택 게이트 전극들의 게이트 길이를 한 개인 경우보다 축소함으로써, 보이드(void) 없이 절연층들(160) 사이를 채울 수 있도록 형성할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
상기 반도체 장치는, 채널 영역(120)이 제1 농도의 질소를 포함하는 제1 반도체층(122) 및 상기 제1 농도보다 낮은 제2 농도의 질소를 포함하는 제2 반도체층(124)을 포함한다. 제1 반도체층(122)은 내부에 강한 결합 에너지를 갖는 실리콘-질소 본딩을 포함하므로, 채널 영역(120) 내부에서 전자 트랩이 발생하는 것을 방지할 수 있고, 문턱 전압의 상승을 방지할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 갖는다.
도 3은 예시적인 실시예들에 따른 반도체 장치(1000a)를 설명하기 위한 사시도이다. 도 3은 채널 영역(120)의 구조를 제외하고는 도 2를 참조로 설명한 반도체 장치(1000)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 3을 참조하면, 반도체 장치(1000a)의 채널 영역(120)은 기판(100) 상에서 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(120)은, 예를 들어 실린더 형상으로 형성된 제1 반도체층(122) 및 제2 반도체층(124)의 적층 구조물로 형성될 수 있다. 내부에 제2 반도체층(124)이 실린더 형상으로 형성되고, 제2 반도체층(124)의 외측벽 및 저면 상에서 제1 반도체층(122)이 제2 반도체층(124)을 덮도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체층(124)은 질소를 포함하지 않는 폴리실리콘층일 수 있다. 또한, 제2 반도체층(124)은 p-형 또는 n-형 불순물을 더 포함할 수도 있다. 제1 반도체층(122)은 제1 농도의 질소를 포함하는 폴리실리콘층일 수 있고, 제1 반도체층(122) 내에 포함된 질소의 농도는 0.2 내지 4 at%의 범위일 수 있다.
상기 반도체 장치(1000a)에서, 채널 영역(120)의 제1 반도체층(122)은 Si-H 본딩보다 강한 결합 에너지를 갖는 Si-N 본딩을 포함할 수 있다. 이에 의해, 채널 영역(120) 내의 트랩(trap) 밀도가 낮아질 수 있고, 제1 반도체층(122) 측벽 상에 형성되는 게이트 유전막(140)과의 계면 특성이 향상될 수 있다. 또한, 채널 영역(120) 내의 제2 반도체층(124)은 질소를 포함하지 않으므로, 질소가 포함되는 경우 발생할 수 있는 채널 영역(120)의 전기 전도도 저하를 방지할 수 있다. 따라서, 반도체 장치(1000a)는 우수한 전기적 특성을 가질 수 있다. 이에 대해서는, 하기에 도 7a 내지 도 7c를 참조하여 상세히 설명한다.
도 4는 예시적인 실시예들에 따른 반도체 장치(1000b)를 설명하기 위한 사시도이다. 도 4는 채널 영역(120)의 구조를 제외하고는 도 2를 참조로 설명한 반도체 장치(1000)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 4를 참조하면, 반도체 장치(1000b)의 채널 영역(120)은 기판(100) 상에서 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(120)은 제1 반도체층(122) 및 제2 반도체층(124)의 적층 구조물로 형성될 수 있다. 내부에 제2 반도체층(124)이 원기둥 필라(pillar) 형상으로 형성되고, 제2 반도체층(124)의 외측벽 및 저면 상에서 제1 반도체층(122)이 제2 반도체층(124)을 덮도록 형성될 수 있다. 제2 반도체층(124)의 두께는 제1 반도체층(122)의 두께의 2배 내지 20배일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(122)은 제1 농도의 질소를 포함하는 폴리실리콘층일 수 있고, 제2 반도체층(124)은 제1 농도보다 낮은 제2 농도의 질소를 포함하는 폴리실리콘층일 수 있다. 예를 들어, 제1 반도체층(122) 내에 포함된 질소의 제1 농도는 0.2 내지 4 at%의 범위일 수 있고, 제2 반도체층(124) 내에 포함된 질소의 제2 농도는 20 ppm 내지 0.2 at%의 범위일 수 있다.
채널 영역(120)은 필라 형상으로 형성된 제2 반도체층(124) 및 제2 반도체층(124)을 둘러싸는 제1 반도체층(122)을 포함하므로, 채널 영역(120) 내부에 매립 절연층(130, 도 2 참조) 및 도전층(135, 도 2 참조)을 포함하지 않을 수 있다. 이에 따라, 비트라인 콘택(도시되지 않음)이 채널 영역(120) 상부에 직접 연결될 수 있다.
상기 반도체 장치(1000b)에서, 채널 영역(120)의 제1 반도체층(122)은 Si-H 본딩보다 강한 결합 에너지를 갖는 Si-N 본딩을 포함할 수 있다. 이에 의해, 채널 영역(120) 내의 트랩(trap) 밀도가 낮아질 수 있고, 제1 반도체층(122) 측벽 상에 형성되는 게이트 유전막(140)과의 계면 특성이 향상될 수 있다. 따라서, 반도체 장치(1000b)는 우수한 전기적 특성을 가질 수 있다. 이에 대해서는, 하기에 도 7a 내지 도 7c를 참조하여 상세히 설명한다.
도 5a 내지 도 5k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5k는 공정 순서에 따라 도 2의 사시도를 y 방향에서 바라본 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 복수의 절연층들(161-167: 160) 및 복수의 희생층들(111-116: 110)이 교대로 적층된다. 절연층들(160)과 희생층들(110)은 도시된 바와 같이 최하부 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다.
희생층들(110)은 절연층들(160)에 대해 식각 선택성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 절연층들(160)이 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물을 사용하여 형성되는 경우, 희생층들(110)은 실리콘, 실리콘 카바이드, 실리콘 산화물 또는 실리콘 질화물 중 절연층(160)의 물질과는 상이한 물질을 사용하여 형성될 수 있다.
복수의 희생층들(110) 및 복수의 절연층들(160)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 최하부 절연층(161)은 얇은 두께로 형성될 수 있다. 또한, 희생층들(110) 및 절연층들(160)의 개수는 메모리 셀 스트링에 형성될 메모리 셀 트랜지스터, 상부 및 하부 선택 트랜지스터들의 개수에 따라 달라질 수 있다.
도 5b를 참조하면, 교대로 적층된 복수의 희생층들(110) 및 복수의 절연층들(160)을 관통하는 제1 개구(T1)가 형성될 수 있다. 제1 개구(T1)의 z 축 방향으로의 단면은 원형, 타원형, 다각형 등 다양한 형상을 갖도록 형성할 수 있다. 제1 개구(T1)는 x 축 방향 및 y 축 방향으로 이격되어 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 교대로 적층된 절연층들(160) 및 희생층들(110) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(100) 상부면을 노출할 때까지 절연층들(160) 및 희생층들(110)을 이방성 식각하여 제1 개구(T1)를 형성할 수 있다. 제1 개구(T1)는 기판(100) 상부면을 노출할 수 있고, 제1 개구(T1) 하부의 기판(100)이 소정의 깊이로 식각되어 기판(100)에 리세스가 형성될 수도 있다.
도 5c를 참조하면, 제1 개구(T1)의 측벽 및 바닥부에 제1 농도의 질소(N)를 포함하는 제1 반도체층(122)이 형성될 수 있다. 제1 반도체층(122)은 제1 개구(T1)의 측벽 및 바닥부에 소정의 두께로 컨포말하게 형성될 수 있고, 제1 개구(T1)는 완전히 매립되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(122)은 실리콘, 실리콘-게르마늄, 게르마늄 등을 사용하여 형성될 수도 있다. 예시적인 실시예들에 있어서, 제1 반도체층(122)은 원자층 증착(atomic layer deposition: ALD) 공정, 화학 기상 증착(chemical vapor deposition: CVD) 공정, 저압 화학 기상 증착(low pressure CVD: LPCVD) 공정, 초고진공 화학 기상 증착(ultra high vacuum CVD: UHV-CVD) 공정 등을 사용하여 형성될 수 있다. 예를 들면, 제1 반도체층(122)은 CVD 공정을 사용하여 폴리실리콘층을 형성하는 공정에서 질소를 인시츄(in-situ) 도핑함에 의해 형성될 수 있다.
제1 반도체층(122)은 1E20 내지 2E21 원자/cm3의 농도를 갖는 질소를 포함할 수 있다. 예를 들면, 제1 반도체층(122)에 포함된 질소의 제1 농도는 약 0.2 내지 4 at%의 범위일 수 있다. 제1 농도의 질소를 포함하는 제1 반도체층(122)은 그 내부에 실리콘-수소 본딩보다 결합 에너지가 더 높은 실리콘-질소 본딩을 포함할 수 있다(예를 들면, 실리콘-질소의 결합 에너지(binding energy)는 3.45eV로서 실리콘-수소의 결합 에너지인 3.34eV보다 크다). 이에 따라, 제1 반도체층(122) 내의 트랩 밀도가 낮아질 수 있다. 또한, 후속 공정에서 제1 반도체층(122) 상에 형성될 게이트 유전막(도 5i의 140)과의 계면 특성이 우수할 수 있다. 반면, 질소의 상기 제1 농도가 너무 높은 경우에는, 제1 반도체층(122)의 그레인 사이즈(grain size)가 작아질 수 있고, 제1 반도체층(122)의 전자 이동도(electron mobility)가 감소할 수 있다.
또한, 제1 반도체층(122)은 질소 이외에도 인(P), 비소(As) 등과 같은 p-형 불순물 또는 보론(B) 등과 같은 n-형 불순물을 더 포함할 수 있다. 상기 불순물은 제1 반도체층(122)을 형성하는 공정에서 인시츄 도핑될 수 있다. 이와는 달리, 상기 불순물은 제1 반도체층(122)이 형성된 이후에 이온 주입(ion implantation) 공정을 사용하여 제1 반도체층(122) 내부로 주입될 수도 있다.
도 5d를 참조하면, 제1 반도체층(122) 상에 상기 제1 농도보다 낮은 제2 농도의 질소를 포함하는 제2 반도체층(124)이 형성될 수 있다. 제2 반도체층(124)은 제1 개구(T1) 내에 형성된 제1 반도체층(122) 상에 소정의 두께로 형성되며, 제1 개구(T1) 내부는 완전히 매립되지 않을 수 있다. 제2 반도체층(124)의 두께는 제1 반도체층(122)의 두께보다 크게 형성될 수 있다. 예를 들면, 제2 반도체층(124)의 두께는 제1 반도체층(122)의 두께의 약 2배 내지 20배일 수 있다. 한편, 도 5d에 도시된 것과 달리, 제2 반도체층(124)은 제1 개구(T1) 내부를 완전히 매립하는 필라 형상으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제2 반도체층(124)은 약 1E18 내지 1E20 원자/cm3의 농도를 갖는 질소를 포함할 수 있다. 예를 들면, 제2 반도체층(124) 내부의 질소의 제2 농도는 약 20 ppm 내지 0.2 at%의 범위에 있을 수 있다. 제2 반도체층(124)은 ALD 공정, CVD 공정, LPCVD 공정, UHV-CVD 공정 등을 사용하여 형성될 수 있다. 예를 들면, 제2 반도체층(124)은 CVD 공정을 사용하여 폴리실리콘층을 형성하는 공정에서 질소를 인시츄 도핑함에 의해 형성될 수 있다.
다른 실시예들에 있어서, 제2 반도체층(124)은 질소를 포함하지 않도록 형성될 수도 있다. 예를 들면, 제2 반도체층(124)은 폴리실리콘층을 형성하는 공정에서 질소를 인시츄 도핑하지 않고 폴리실리콘층만을 사용하여 형성할 수도 있다. 이러한 경우에, 도 3을 참조로 설명한 반도체 장치(1000a)가 형성될 수 있다. 제2 반도체층(124)이 질소를 포함하지 않도록 형성되는 경우, 질소가 포함된 경우 발생할 수 있는 제2 반도체층(124)의 전자 이동도 감소를 방지할 수 있다.
한편, 제2 반도체층(124)은 질소 이외에도 인, 비소 등의 n-형 불순물 또는 보론 등의 p-형 불순물을 더 포함할 수도 있다. 상기 불순물은 제2 반도체층(124)을 형성하는 공정에서 인시츄 도핑될 수 있다. 이와는 달리, 상기 불순물은 제2 반도체층(124)이 형성된 이후에 이온 주입 공정을 사용하여 제2 반도체층(124) 내부로 주입될 수도 있다.
이후, 불활성 가스를 포함하는 가스 분위기에서 열처리 공정을 더 수행할 수 있다. 예를 들면, 상기 열처리 공정은 질소(N2) 가스를 포함하는 가스 분위기에서 약 550℃ 내지 700℃의 온도에서 수십 분 내지 수 시간 동안 수행될 수 있다. 질소 가스 이외에도, 헬륨(He), 아르곤(Ar), 네온(Ne) 등의 불활성 가스들이 상기 열처리 공정에 사용될 수 있다. 상기 열처리 공정에 의하여 제1 및 제2 반도체층들(122, 124)의 결정 결함들(defects)이 큐어링(curing)될 수 있다.
도 5e를 참조하면, 제2 반도체층(124) 상에 매립 절연층(130)을 형성하여 제1 개구(T1) 내부를 채울 수 있다. 이후, 최상부 절연층(167)의 상면이 노출될 때까지 매립 절연층(130) 상부에 화학 기계적 연마(chemical mechanical polishing: CMP) 공정 등과 같은 평탄화 공정을 수행할 수 있다. 따라서, 최상부 절연층(167) 상의 제1 및 제2 반도체층들(122, 124) 및 최상부 절연층(167) 상의 매립 절연층(130)이 제거되고, 제1 개구(T1) 내부에 매립 절연층(130)을 잔류시킬 수 있다.
최상부 절연층(167) 상의 제1 및 제2 반도체층들(122, 124)은 제거되고, 제1 및 제2 반도체층들(122, 124)은 제1 개구(T1) 내부에만 잔류할 수 있다. 제1 개구(T1) 내부에 형성된 제1 및 제2 반도체층들(122, 124)은 채널 영역(120)을 구성할 수 있다. 도 5e에 도시된 것과 같이, 제2 반도체층(124)의 내벽 상에 매립 절연층(130)이 형성된 경우, 채널 영역(120)은 바닥부가 막힌 실린더 형상 또는 컵 형상을 가질 수 있다.
이후, 에치백(etch-back) 공정 등을 사용하여 제1 개구(T1) 내의 매립 절연층(130) 상부를 소정의 두께만큼 더 제거할 수 있다. 이에 따라, 매립 절연층(130)의 상면은 제2 반도체층(124)의 상면보다 낮은 레벨 상에 형성되고, 제2 반도체층(124)의 측벽 상부가 노출될 수 있다.
이와는 달리, 채널 영역(120)은 필라 형상으로 형성될 수도 있다. 이 때, 제2 반도체층(124)이 제1 개구(T1) 내부를 완전히 매립하도록 형성될 수 있고, 매립 절연층(130)이 형성되지 않을 수 있다. 예를 들면, 제1 개구(T1) 내부를 매립하도록 제2 반도체층(124)을 형성한 이후, 최상부 절연층(167) 상면이 노출될 때까지 제1 및 제2 반도체층들(122, 124)의 상면을 평탄화함으로써 제1 개구(T1) 내부에 필라 형상으로 형성되는 채널 영역(120)을 형성할 수 있다. 채널 영역(120)이 제1 개구(T1) 내부를 채우는 경우, 매립 절연층(130) 및 도전층(135, 도 5f 참조)을 형성하기 위한 후속의 공정을 생략할 수 있다. 이러한 경우에, 도 4를 참조로 설명한 반도체 장치(1000b)가 형성될 수 있다.
도 5f를 참조하면, 제2 반도체층(124)의 측벽 및 매립 절연층(130) 상에 제1 개구(T1, 도 5e 참조)를 채우는 도전층(135)을 형성할 수 있다. 예를 들면, 제2 반도체층(124)의 측벽, 매립 절연층(130) 및 최상부 절연층(167) 상에 도전 물질(도시되지 않음)을 형성한 후, 최상부 절연층(167)의 상면이 노출될 때까지 상기 도전 물질 상부를 평탄화함으로써 도전층(135)을 형성할 수 있다. 도전층(135)은 불순물이 도핑된 폴리실리콘층을 사용하여 형성될 수 있다.
이후, 최상부 절연층(167), 도전층(135) 및 채널 영역(120) 상에 상부 절연층(170)을 형성할 수 있다.
도 5g를 참조하면, 인접한 채널 영역들(120) 사이의 절연층들(160), 희생층들(110, 도 5f 참조) 및 상부 절연층(170)을 이방성 식각하여 기판(100) 상면을 노출하는 제2 개구(T2)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 개구(T2)는 y 방향으로 연장할 수 있다. 그러나, 제2 개구(T2)의 위치가 이에 한정되는 것은 아니며, 채널 영역(120) 및 제2 개구(T2)의 상대적 배치는 달라질 수 있다.
제2 개구(T2)의 형성에 따라 절연층들(160) 및 희생층들(110)의 측면들이 노출될 수 있다.
이후, 제2 개구(T2)에 의해 노출된 희생층들(110)이 제거되고, 절연층들(160) 사이의 공간에 제3 개구(T3)가 형성된다. 예시적인 실시예들에 있어서, 희생층들(110)은 습식 식각 공정에 의해 제거될 수 있다. 절연층(160)이 희생층(110)과 식각 선택비를 갖는 물질을 사용하여 형성되고, 이에 따라 희생층들(110)의 제거 공정에서 절연층들(160)은 제거되지 않고 잔류할 수 있다. 예를 들면, 희생층들(110)이 실리콘 질화물을 포함하며, 절연층들(160)이 실리콘 산화물을 포함하는 경우, 인산을 포함하는 식각액을 사용하여 상기 습식 식각 공정을 수행할 수 있다. 한편, 제3 개구(T3)에 의해 채널 영역(120)의 측벽 일부가 노출될 수 있다.
도 5h를 참조하면, 제2 개구들(T2, 도 5g 참조) 및 제3 개구들(T3, 도 5g 참조)에 의해 노출되는 채널 영역(120), 절연층들(160) 및 기판(100) 상에 게이트 유전막(140)을 형성할 수 있다. 게이트 유전막(140)은 소정의 두께로 균일하게 형성될 수 있다. 게이트 유전막(140)은 순차적으로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)은 ALD 공정, CVD 공정 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 터널링 절연층(142)은 실리콘 산화물을 포함할 수 있다. 전하 저장층(144)은 전하 트랩층(charge trapping layer) 또는 플로팅 게이트층(floating gate layer)일 수 있다. 전하 저장층(144)은 양자 도트(quantum dot) 또는 나노 크리스탈(nanocrystal)을 포함할 수 있다. 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블로킹 절연층(146)은 높은 유전 상수(dielectric constant)를 갖는 고유전 물질(high-k dielectric material)을 포함할 수 있다.
이후, 제2 및 제3 개구들(T2, T3)을 게이트 전극층(150a)으로 매립할 수 있다. 예시적인 실시예들에 있어서, 게이트 전극층(150a)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 루테늄 등의 금속 물질을 사용하여 전기 도금 공정에 의해 형성될 수 있다. 한편, 게이트 전극층(150a)을 형성하기 전에 게이트 유전막(140) 상에 확산 방지막(도시되지 않음)을 형성하는 공정을 더 수행할 수도 있다. 상기 확산 방지막은 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 포함할 수 있다.
도 5i를 참조하면, 게이트 전극층(150a) 중 제2 개구(T2, 도 5g 참조)들에 대응하는 부분들을 다시 이방성 식각하여 제4 개구(T4)를 형성할 수 있다. 제4 개구(T4)는 y 방향으로 연장할 수 있고, 게이트 전극층(150a)은 제3 개구(T3, 도 5g 참조) 내부에만 매립되어 게이트 전극(150)을 형성할 수 있다. 제4 개구들(T4) 형성을 통해 제3 개구들(T3) 내에만 도전 물질이 매립됨으로써, 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST) 각각의 게이트 전극들(151-156: 150)이 형성될 수 있다.
예시적인 실시예들에 있어서, 이방성 식각 공정을 사용하여 게이트 전극층(150a)을 일부 제거할 수 있다. 한편, 기판(100) 상부면 및 상부 절연층(170) 상에 형성된 게이트 유전막(140)도 상기 이방성 식각 공정에 의해 제거될 수 있다. 절연층들(160) 측벽에 형성된 게이트 유전막(140)은 상기 이방석 식각 공정에서 함께 제거될 수도 있고, 제거되지 않을 수도 있다.
이후, 제4 개구(T4)에 의해 노출된 기판(100) 상부에 불순물을 주입함으로써 기판(100) 상부에 불순물 영역(105)이 형성될 수 있다. 상기 불순물은 인, 비소 등의 n-형 불순물 또는 보론 등의 p-형 불순물일 수 있다. 불순물 영역(105)은 소스 영역으로 기능할 수 있다.
도 5j를 참조하면, 기판(100) 및 제4 개구(T4, 도 5i 참조)의 측벽 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층 상에 이방성 식각 공정을 수행함으로써 제4 개구(T4)의 측벽 상에 절연 영역(185)을 형성할 수 있다. 절연 영역(185)은 불순물 영역을 노출하도록 형성된다.
이후, 기판(100) 및 절연 영역(185)의 측벽 상에 공통 소스 라인(175)을 형성할 수 있다. 공통 소스 라인(175)은 기판(100)의 불순물 영역(105)과 전기적으로 연결될 수 있다. 공통 소스 라인(175)은 금속, 금속 실리사이드 또는 이들의 조합에 의해 형성될 수 있다. 예를 들면, 공통 소스 라인(175)은 텅스텐, 알루미늄, 구리, 코발트 실리사이드 등을 사용하여 형성될 수 있다.
이후, 채널 영역(120) 및 도전층(135)의 상면들이 노출될 때까지 상부 절연층(170, 도 5i 참조) 및 공통 소스 라인(175) 상부를 평탄화할 수 있다.
도 5k를 참조하면, 채널 영역(120) 및 도전층(135), 최상부 절연층(167) 및 공통 소스 라인(175) 상에 제1 층간 절연막(187)을 형성하고, 제1 층간 절연막(187)을 관통하여 채널 영역(120) 및 도전층(135)에 전기적으로 연결되는 비트 라인 콘택(190)이 형성될 수 있다.
이후, x 방향으로 배열된 비트 라인 콘택들(190)을 연결하는 비트 라인(195)이 제1 층간 절연막(187) 상에 형성될 수 있다. 비트 라인(195)은 x 방향으로 연장하는 라인 형상으로 형성될 수 있다.
전술한 공정들을 수행하여 상기 반도체 장치가 완성된다.
상기 반도체 장치는 채널 영역(120)이 제1 농도의 질소를 포함하는 제1 반도체층(122) 및 상기 제1 농도보다 낮은 제2 농도의 질소를 포함하는 제2 반도체층(124)을 포함한다. 제1 반도체층(122)은 내부에 강한 결합 에너지를 갖는 실리콘-질소 본딩을 포함하므로, 채널 영역(120) 내부에서 전자 트랩이 발생하는 것을 방지할 수 있고, 문턱 전압의 상승을 방지할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 갖는다.
도 6a 내지 도 6d는 예시적인 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 채널 영역(120)에 질화 공정을 수행하는 것을 제외하면 도 5a 내지 도 5k를 참조로 설명한 제조 방법과 동일하거나 유사하므로, 전술한 차이점을 위주로 설명한다. 또한, 도 6a 내지 도 6d에서 유사한 참조부호는 유사한 구성요소를 의미한다.
도 6a를 참조하면, 우선 도 5a 및 도 5b를 참조로 설명한 공정들을 수행하여 기판(100) 상에 절연층들(161-167: 160) 및 희생층들(111-116: 110)을 순차적으로 형성하고, 기판(100) 상면을 노출시키는 제1 개구(T1)를 형성한다. 예시적인 실시예들에 있어서, 제1 개구(T1)는 원형, 타원형 또는 사각형 등의 단면 형상을 가질 수 있다. 제1 개구(T1)의 측벽은 기판 상면에 실질적으로 수직하게 형성될 수 있으며, 제1 개구(T1)의 바닥부에서 기판(100) 상면 아래로 소정의 깊이만큼 리세스질 수 있다.
이후, 제1 개구(T1)의 측벽 및 기판(100) 상면을 덮는 반도체층(120p)을 형성한다. 예시적인 실시예들에 있어서, 반도체층(120p)은 불순물이 도핑된 폴리실리콘층일 수 있다. 상기 불순물은 인, 비소 등의 n-형 불순물 또는 보론 등의 p-형 불순물일 수 있다. 반도체층(120p)은 제1 개구(T1)의 폭보다 얇은 두께로 컨포멀하게 형성될 수 있고, 이에 따라 제1 개구(T1) 내부가 완전히 채워지지 않을 수 있다.
제1 개구(T1)의 단면이 원형으로 형성되는 경우, 제1 개구(T1) 내의 반도체층(120p)은 바닥이 막힌 실린더 형상 또는 컵 형상으로 형성될 수 있다. 이 때, 절연층들(160) 및 희생층들(110)과 접하는 반도체층(120p)의 측벽을 외측벽으로, 노출되는 반도체층(120p)의 측벽을 내측벽으로 정의할 수 있다.
이후, 불활성 가스를 포함하는 가스 분위기에서 열처리 공정을 수행할 수 있다. 예시적인 실시예들에 있어서, 상기 열처리 공정은 질소(N2) 가스를 포함하는 가스 분위기에서 약 550℃ 내지 700℃의 온도 및 0.1 내지 200 Torr의 압력에서 수십 분 내지 수 시간 동안 수행될 수 있다. 이와는 달리, 헬륨(He), 아르곤(Ar) 또는 네온(Ne) 등의 불활성 기체를 사용하여 열처리 공정을 수행할 수도 있다.
도 6b를 참조하면, 상기 구조물에 질화 공정(nitridation process)을 수행하여 반도체층(120p) 내부로 질소를 확산시킬 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정은 급속 열질화(rapid thermal nitridation) 공정일 수 있다. 이에 따라, 반도체층(120p) 내부로 질소 원자들이 주입되어 확산될 수 있다. 상기 급속 열질화 공정에 의해 질소는 반도체층(120p)의 내측벽으로부터 반도체층(120p) 내부로 주입되어 고상 확산(solid phase diffusion)되므로 반도체층(120p)의 내측벽 주위에서 질소 농도가 높게 형성될 수 있다. 또한, 내부로 확산되는 질소 원자들이 절연층들(160) 및 희생층들(110)과 접하는 반도체층(120p)의 외측벽 주위에 파일업(pile up)됨에 따라 반도체층(120p)의 외측벽 주위에서 질소 농도가 높게 형성될 수 있다. 이에 따라, 반도체층(120p) 내부에 질소 원자의 농도 구배가 발생할 수 있다.
반도체층(120p)을 제1 개구(T1) 내에서 그 외측벽으로부터 내측벽을 향한 방향을 따라, 또는 최상부 절연층(167) 상에서 하부로부터 상부를 향한 방향을 따라, 제1 영역(120a), 제2 영역(120b) 및 제3 영역(120c)으로 구분한다. 반도체층(120p)의 외측벽으로부터 내부로 소정의 깊이, 예를 들어 전체 직경의 5% 내지 20%에 해당하는 깊이를 갖는 반도체층(120p)의 최외각 영역을 제1 영역(120a)으로 정의한다. 반도체층(120p)의 제1 영역(120a)은 1E20 내지 2E21 원자/cm3의 질소 농도를 가질 수 있다. 반도체층(120p)의 내측벽으로부터 내부로 소정의 깊이, 예를 들어 전체 직경의 10% 내지 30%에 해당하는 깊이를 제3 영역(120c)으로 정의한다. 반도체층(120p)의 제3 영역(120c)은 1E19 내지 5E21 원자/cm3의 질소 농도를 가질 수 있다. 제1 영역(120a) 및 제3 영역(120c) 사이의 영역을 제2 영역(120b)으로 정의할 수 있다. 제2 영역(120b)은 1E18 내지 1E20 원자/cm3의 질소 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정은 예를 들면, NH3, NO 또는 N2O 등의 가스를 사용한 급속 열질화 공정일 수 있다. 상기 급속 열질화 공정은 약 600℃ 내지 900℃의 온도 및 0.1 내지 200 Torr의 압력에서 수 초 내지 수 분간 수행될 수 있다.
다른 실시예들에 있어서, 상기 질화 공정은 리모트 플라즈마 질화(remote plasma nitridation) 공정일 수 있다. 예를 들면, 질소(N2) 가스 분위기에서 600℃ 내지 900℃의 온도 및 0.1 내지 200 Torr의 압력에서 리모트 플라즈마 방식으로 노출된 반도체층(120p)의 측벽에 질화 공정을 수행할 수 있다.
또 다른 실시예들에 있어서, 상기 질화 공정은 NH3, NO 또는 N2O 등의 가스 분위기에서 어닐링 공정일 수 있다. 예를 들면, NH3 가스를 포함하는 약 600℃ 내지 900℃의 온도 및 0.1 내지 200 Torr의 압력에서 수십 분 내지 수 시간 동안 어닐링 공정을 수행할 수 있다.
한편, 질소가 반도체층(120p) 내로 충분히 확산되어 반도체층(120p)의 제1 영역(120a)이 요구되는 농도를 가질 수 있도록 상기 질화 공정의 온도, 압력 및 시간의 범위는 반도체층(120p)의 두께에 따라 달라질 수 있다.
본 발명에 따르면, 반도체층(120p)을 형성하고 상기 질화 공정을 수행함으로써 질소를 반도체층(120p) 내부에 질소를 확산시킬 수 있다. 또한, 폴리실리콘을 포함하는 반도체층(120p) 내의 결함, 특히 결정립계(grain boundary)의 결함을 큐어링할 수 있다. 예를 들어, 질소를 포함하는 가스는 반도체층(120p) 내의 댕글링 본드(dangling bond)를 감소시키며, Si-H 본딩을 Si-N 본딩으로 치환할 수 있다. Si-N 본딩은 Si-H 본딩보다 결합 에너지가 크므로, 반도체층(120p) 내의 트랩 밀도가 낮아질 수 있다. 트랩 밀도의 감소로 반도체 소자의 특성이 향상될 수 있으며, 이에 대해서는 하기에 도 7a 내지 도 7c를 참조하여 상세히 설명한다.
도 6c를 참조하면, 습식 식각 공정에 의하여 반도체층(120p)의 제3 영역(120c, 도 6b 참조) 부분을 제거할 수 있다. 전술한 바와 같이, 반도체층(120p) 내부에 포함된 질소 농도가 높을수록 반도체층(120p)의 전자 이동도 또는 전기 전도도가 저하될 수 있다. 이에 따라, 질소 농도가 높은 제3 영역(120c)을 제거하는 경우, 후속 공정에서 형성될 채널 영역(도 6d의 120)의 전기 전도도 저하를 방지할 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정은 암모니아수와 과산화수소수의 혼합 수용액인 SC-1(Standard Cleaning-1) 용액을 사용하여 수행될 수 있다. 상기 습식 식각 공정을 수행함에 따라 반도체층(120p)의 제2 영역(120b)이 노출될 수 있다.
예시적인 실시예들에 있어서, SC-1 용액을 사용한 습식 식각 공정을 수행하기 이전에 인산(HPO3)을 포함한 식각액을 사용한 습식 식각 공정을 더 수행할 수도 있다. 반도체층(120p)의 제3 영역(120c), 즉 내측벽에 가까울수록 포함된 질소 원자의 농도가 높아 절연 물질인 실리콘 질화물층이 국부적으로 형성될 수 있는데, 상기 습식 식각 공정을 수행하여 상기 실리콘 질화물층을 제거할 수 있다.
잔류하는 반도체층(120p)의 제1 영역(120a)과 제2 영역(120b)을 통틀어 채널 영역(120)으로 지칭할 수 있다. 채널 영역(120)은 질소 농도가 상대적으로 높은 제1 영역(120a)과 질소 농도가 상대적으로 낮은 제2 영역(120b)을 포함할 수 있다.
도 6d를 참조하면, 도 5e 내지 도 5k를 참조로 설명한 공정들을 수행하여 반도체 장치를 완성할 수 있다.
본 발명에 따르면, 반도체층(120p)을 형성한 이후에 질화 공정을 수행함으로써 반도체층(120p) 내부에 질소를 확산시킨다. 이에 따라, 채널 영역(120) 내부에 질소 농도가 상대적으로 높은 제1 영역(120a)과 질소 농도가 상대적으로 낮은 제2 영역(120b)을 구비한다. 채널 영역(120)은 내부에 강한 결합 에너지를 갖는 실리콘-질소 본딩을 포함하므로, 채널 영역(120) 내부에서 전자 트랩이 발생하는 것을 방지할 수 있고, 문턱 전압의 상승을 방지할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 갖는다.
도 7a 내지 도 7c는 반도체 장치의 전기적 특성 테스트 결과이다. 도 7a는 온-전류(on-current)를 측정한 결과를 나타내는 그래프들이고, 도 7b 및 도 7c는 각각 10,000회 사이클 이후의 프로그래밍 단계 및 소거 단계에서의 문턱전압(threshold voltage) 변화를 측정한 결과를 나타내는 그래프들이다. 비교예는 질화 공정을 수행하지 않은 반도체 장치를 사용하였고, 실험예 1은 급속 열처리 질화 공정, 실험예 2는 리모트 플라즈마 질화 공정을 각각 수행한 반도체 장치를 사용하였다.
도 7a를 참조하면, 비교예는 약 1.05 마이크로암페어(㎂)의 온-전류를 보이는 반면, 실험예 1 및 실험예 2은 각각 약 1.1 ㎂ 및 약 1.17 ㎂의 온-전류를 보인다. 온-전류가 각각 약 0.05 마이크로암페어(㎂) 및 약 0.11 ㎂ 크게 관측된다.
도 7b 및 도 7c를 참조하면, 10,000회 사이클 이후의 프로그래밍 단계에서 비교예는 약 0.71V의 문턱전압 상승을 나타내는 반면, 실험예 1은 약 0.48V, 실험예 2는 약 0.64V의 문턱전압 상승을 나타냄을 확인할 수 있다. 또한, 10,000회 사이클 이후의 소거(erasing) 단계에서 비교예는 약 0.66V의 문턱전압 상승을 나타내는 반면, 실험예 1은 약 0.38V, 실험예 2는 약 0.53V의 문턱전압 상승을 나타냄을 확인할 수 있다.
한편, 트랜지스터의 문턱 전압은 폴리실리콘 내의 트랩 밀도에 비례하는 것으로 연구되었다. 따라서, 폴리실리콘 내의 트랩 밀도가 감소하는 경우, 문턱 전압이 감소하고 이에 따라 온-전류가 증가하게 된다. 또한, 결정립계에 존재하는 결함은 에너지 장벽으로 작용하여 온-전류 감소의 원인이 될 수 있다. 따라서, 결정립계에 존재하는 결함이 감소하는 경우, 온-전류가 증가할 수 있다. 실험예 1 및 실험예 2의 경우 비교예에 비하여 온-전류가 증가하였으며, 10,000회 사이클 이후의 문턱 전압 증가량이 감소되었다. 이는 실험예들의 경우 채널 영역 내에 포함된 실리콘-질소 본딩에 의해 트랩 밀도가 감소하였기 때문으로 생각할 수 있다.
도 8은 예시적인 실시예들에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 8을 참조하면, 비휘발성 메모리 소자(800)에서 NAND 셀 어레이(850)는 코어 회로 유니트(870)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(850)는 도 2에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(870)는 제어 로직(871), 로우 디코더(872), 칼럼 디코더(873), 감지 증폭기(874) 및 페이지 버퍼(875)를 포함할 수 있다.
제어 로직(871)은 로우 디코더(872), 칼럼 디코더(873) 및 페이지 버퍼(875)와 통신할 수 있다. 로우 디코더(872)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(850)와 통신할 수 있다. 칼럼 디코더(873)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(850)와 통신할 수 있다. 감지 증폭기(874)는 NAND 셀 어레이(850)로부터 신호가 출력될 때 칼럼 디코더(873)와 연결되고, NAND 셀 어레이(850)로 신호가 전달될 때는 칼럼 디코더(873)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(871)은 로우 어드레스 신호를 로우 디코더(872)에 전달하고, 로우 디코더(872)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(850)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(871)은 칼럼 어드레스 신호를 칼럼 디코더(873) 또는 페이지 버퍼(875)에 전달하고, 칼럼 디코더(873)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(850)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(850)의 신호는 칼럼 디코더(873)를 통해서 감지 증폭기(874)에 전달되고, 여기에서 증폭되어 페이지 버퍼(875)를 거쳐서 제어 로직(871)에 전달될 수 있다.
도 9는 예시적인 실시예들에 따른 메모리 카드를 개략적으로 보여주는 블록 구조도이다.
도 9을 참조하면, 메모리 카드(900)는 하우징(930)에 내장된 제어기(910) 및 메모리(920)를 포함할 수 있다. 상기 제어기(910) 및 메모리(920)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(910)의 명령에 따라서 메모리(920) 및 제어기(910)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(900)는 메모리(920)에 데이터를 저장하거나 또는 메모리(920)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(920)는 도 2에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(900)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(900)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 10는 예시적인 실시예들에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
도 10를 참조하면, 전자 시스템(10000)은 프로세서(1010), 입/출력 장치(1030) 및 메모리 칩(1020)을 포함할 수 있고, 이들은 버스(1040)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1010)는 프로그램을 실행하고, 전자 시스템(10000)을 제어하는 역할을 할 수 있다. 입/출력 장치(1030)는 전자 시스템(10000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(10000)은 입/출력 장치(1030)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(1020)은 프로세서(1010)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(1020)은 도 2에 따른 수직 구조의 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(10000)은 메모리 칩(1020)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 105: 불순물 영역
110: 희생층들 120: 채널 영역
120p: 반도체층 120a: 제1 영역
120b: 제2 영역 120c: 제3 영역
122, 124: 반도체층 130: 매립 절연층
135: 도전층 140: 게이트 유전막
142: 터널링 절연층 144: 전하 저장층
146: 블로킹 절연층 150: 게이트 전극들
150a: 게이트 전극층 160: 절연층들
170: 상부 절연층 175: 공통 소스 라인
185: 절연 영역 187: 제1 층간 절연막
190: 비트 라인 콘택 195: 비트 라인

Claims (10)

  1. 기판 상에서 수직 방향으로 연장하며, 질소가 도핑된 반도체층을 포함하는 채널 영역;
    상기 채널 영역의 일 측벽 상에서 수직 방향으로 이격되어 배치되는 복수 개의 게이트 전극들; 및
    상기 채널 영역 및 상기 게이트 전극들 사이의 게이트 유전막을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 채널 영역은,
    상기 기판 상에서 수직 방향으로 연장하며 제1 농도의 질소가 도핑된 제1 반도체층; 및
    상기 제1 반도체층의 내벽 상에 형성되며, 상기 제1 농도보다 낮은 제2 농도의 질소가 도핑된 제2 반도체층을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 게이트 유전막은 상기 채널 영역의 상기 제1 반도체층과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1 반도체층 내의 질소의 상기 제1 농도는 0.2 원자 퍼센트(at%) 내지 4 at%인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제2 반도체층 내의 질소의 상기 제2 농도는 20 ppm 내지 0.2 at%인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제1 반도체층은 상기 기판 상부로부터 연장되는 실린더 형상으로 형성되며, 상기 제2 반도체층은 상기 제1 반도체층의 내벽을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 제1 반도체층의 두께는 상기 제2 반도체층의 두께보다 작게 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 게이트 유전막은 상기 채널 영역의 측벽 상에 순차적으로 적층된 터널 절연막, 전하 트래핑막 및 블로킹 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 교대로 번갈아 적층된 게이트 전극들 및 절연층들;
    상기 게이트 전극들 및 상기 절연층들을 관통하여 상기 기판으로부터 수직 방향으로 연장하며, 소정 농도의 질소가 도핑된 채널 영역; 및
    상기 채널 영역과 상기 게이트 전극들 사이에 형성된 게이트 유전막을 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 채널 영역은 실린더 형상으로 형성되며, 상기 채널 영역은 상기 채널 영역의 외측벽에 인접한 제1 영역 및 상기 채널 영역의 내측벽에 인접한 제2 영역을 구비하며, 상기 제1 영역의 질소 농도가 상기 제2 영역의 질소 농도보다 크게 형성되는 것을 특징으로 하는 반도체 장치.
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