KR20090113606A - 반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체소자 및 그 제조 방법. - Google Patents

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Abstract

반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에서, 반도체 구조물은 기판 상부면에 구비되고 실린더 형상을 갖는 단결정 반도체 패턴 및 상기 단결정 반도체 패턴의 실린더부 내부에 채워지는 절연막 패턴을 포함한다. 상기 단결정 반도체 패턴은 실린더 형상이므로 매우 얇은 두께를 갖는다. 따라서, 상기 단결정 반도체 패턴은 고속 동작을 하는 수직형 반도체 소자를 형성하기 위한 액티브 영역으로 제공될 수 있다.

Description

반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법.{Semiconductor structure and method of forming the same, semiconductor device and method of manufacturing the same}
본 발명은 반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 얇은 두께의 액티브 영역으로 제공될 수 있는 반도체 구조물 및 이의 형성 방법과, 상기 반도체 구조물을 포함하는 수직형 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 전자 및 통신 제품에 다양하게 이용된다. 상기 반도체 소자는 집적 회로들을 포함하고 있으며, 기판 상에 박막을 증착하고 패터닝하는 공정을 수행함으로써 상기 집적 회로가 형성될 수 있다.
최근, 반도체 소자의 집적도 향상을 위하여, 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다. 특히, NAND 플래시 메모리 소자의 경우 하나의 셀이 하나의 트랜지스터로 이루어지기 때문에, 상기 셀 트랜지스터들을 수직으로 적층시킴으로써 소자를 고도로 집적화시킬 수 있다.
그러나, 상기 반도체 소자에 포함된 각 셀 트랜지스터들을 수직 방향으로 적층시키는 경우, 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 동작 특성과 기판에 형성되는 각 셀 트랜지스터들의 동작 특성이 균일하게 되도록 상기 셀 트랜지스터들을 구현하기가 어렵다.
일반적으로, 상기와 같이 수직 방향으로 적층되는 셀 트랜지스터는 필러 형상의 폴리실리콘 패턴을 액티브 영역으로 사용한다. 그러나, 상기 액티브 영역이 폴리실리콘 패턴으로 제공되는 셀 트랜지스터는 단결정으로 이루어진 반도체 기판이 액티브 영역으로 제공되는 셀 트랜지스터에 비해 셀 산포가 불량하며 온 전류가 감소되어 동작 속도가 느리다.
더구나, 상기 액티브 영역이 폴리실리콘 패턴으로 이루어지는 경우, 열산화를 통해 터널 산화막 또는 게이트 산화막을 형성하기가 어렵다. 때문에, 상기 터널 산화막 또는 게이트 산화막의 내구성이 좋지 않고, 이로인해 상기 반도체 소자의 신뢰성이 낮다.
또한, 상기 액티브 영역이 폴리실리콘 패턴으로 이루어지는 경우, 상기 폴리실리콘 패턴의 기울기로 인해서 상부의 폴리실리콘 패턴의 두께가 하부에 비해 더 두꺼워질 수 있다. 때문에, 상기 폴리실리콘 패턴에 적층되는 트랜지스터들 사이의 간격이 좁아지게 되어 집적도 향상에 한계가 있다.
따라서, 최근에는 상기 셀 트랜지스터를 형성하기 위한 액티브 영역을 필러 형상의 단결정 반도체 패턴으로 형성하는 방법이 제안되고 있다. 그러나, 상기 필러 형상을 가지면서 결정 결함이 없는 단결정 반도체 패턴을 형성하는 공정이 용이 하지 않다. 더구나, 후속 공정 진행이 용이하면서도 얇은 두께를 갖는 상기 단결정 반도체 패턴을 형성하는 것은 매우 어렵다.
이러한 이유로, 수직 방향으로 셀 트랜지스터가 적층되면서도 고 성능을 갖는 반도체 소자를 제조하는 것은 용이하지 않다.
본 발명의 목적은 수직형 반도체 소자를 형성하기에 적합한 반도체 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 구조물을 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 구조물이 포함되는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 구조물이 포함되는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 구조물은, 기판 상부면에 구비되고 실린더 형상을 갖는 단결정 반도체 패턴 및 상기 단결정 반도체 패턴의 실린더부 내부에 채워지는 절연막 패턴을 포함한다.
상기 단결정 반도체 패턴의 외부에 몰드 구조물이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 구조물의 형성 방법으로, 기판 상에, 상기 기판 상부면 노출하는 홀을 포함하는 몰드 구조물을 형성한다. 상기 홀 내벽에 비정질의 예비 반도체 패턴을 형성한다. 상기 예비 반도체 패턴이 형성된 홀 내부를 채우도록 절연막 패턴을 형성한다. 다음에, 상기 예비 반도체 패턴을 상전이시켜 실린더 형상의 단결정 반도체 패턴을 형성한다.
상기 상전이는 상기 예비 반도체 패턴에 열을 가하거나 레이저를 조사하여 수행될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는, 기판 상부면에 구비되고 실린더 형상을 갖는 단결정 반도체 패턴들과, 상기 단결정 반도체 패턴의 실린더부 내부에 채워지는 절연막 패턴과, 상기 단결정 반도체 패턴들의 외측벽에 구비되는 트랜지스터들을 포함한다.
본 발명의 일 실시예에서, 각각의 상기 단결정 반도체 패턴에는 상기 기판 표면과 수직한 방향으로 복수의 트랜지스터들이 구비된다.
상기 복수의 트랜지스터들 중에서, 동일한 평면에 위치하는 트랜지스터들은 게이트 전극이 서로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 트랜지스터는, 터널 산화막 패턴, 상기 터널 산화막 상에서 상기 단결정 반도체 패턴의 외측벽과 수직한 방향으로 적층된 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 상기 기판 상부면 일부를 노출시키는 홀을 포함하는 버퍼 구조물을 형성한다. 상기 홀의 측벽에 비정질의 예비 반도체 패턴을 형성한다. 상기 예비 반도체 패턴이 형성된 홀 내부를 채우는 제1 절연막 패턴을 형성한다. 상기 예비 반도체 패턴을 상전이시켜 실린더 형상의 단결정 반도체 패턴을 형성한다. 다음에, 상기 단결정 반도체 패턴의 외측벽에 트랜지스터들을 형성한다.
본 발명의 일실시예에서, 상기 몰드 구조물을 형성하기 위하여, 상기 기판 상에 희생막 및 층간 절연막을 순차적으로 반복하여 적층한다. 다음에, 상기 적층된 박막들의 일부 영역을 이방성 식각하여 상기 기판 표면을 노출하는 홀을 형성한다.
상기 트랜지스터를 형성하기 이 전에, 상기 단결정 반도체 패턴 사이의 몰드 구조물 일부를 식각하여, 상기 몰드 구조물의 최 하부막을 노출시키는 개구부를 형성하는 공정 및 상기 개구부의 측벽에 노출되어 있는 각 층의 희생막들을 식각하여, 각 층 층간 절연막 패턴 및 상기 단결정 반도체 패턴의 일 측면이 노출되는 요부를 형성하는 공정을 더 수행할 수 있다.
상기 트랜지스터는 상기 요부에 형성될 수 있다. 보다 구체적으로, 상기 요부 내부에, 터널 산화막, 상기 터널 산화막 상에서 상기 단결정 반도체 패턴의 외측벽과 수직한 방향으로 적층된 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴을 포함하는 트랜지스터들을 형성할 수 있다.
또한, 상기 트랜지스터를 형성한 후, 상기 개구부 내부에 제2 절연막 패턴을 형성하는 공정을 더 포함할 수 있다.
본 발명에 따른 반도체 패턴은 실린더 형상을 가지므로 액티브 영역으로 제공되는 부위의 두께가 매우 얇다. 때문에, 상기 반도체 패턴 표면을 채널 영역으로 하는 트랜지스터는 빠른 동작 속도를 갖게된다. 또한, 상기 반도체 패턴은 단결정으로 이루어지므로 상기 반도체 패턴 상에 형성되는 소자의 전기적 특성이 양호해진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 구조물을 나타내는 단면도이다. 도 2는 도 1에 도시된 반도체 구조물의 사시도이다.
도 1 및 도 2를 참조하면, 단결정 반도체 물질로 이루어지는 기판(10)이 구비된다. 상기 기판(10)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(10)상에는 상기 기판(10) 상부면 일부를 노출하는 홀들을 포함하는 몰드 구조물(12)이 구비된다. 상기 몰드 구조물(12)은 절연 물질로 이루어질 수 있다. 상기 몰드 구조물(12)은 1가지의 절연 물질로 이루어질 수도 있다. 이와는 달리, 도시되지는 않았지만, 상기 몰드 구조물(12)은 2 이상의 절연 물질이 반복 적층된 형상을 가질 수 있다.
상기 몰드 구조물(12)에 포함된 홀의 내측벽을 따라 단결정 반도체 패턴(20)이 구비된다. 즉, 상기 단결정 반도체 패턴(20)은 상기 기판(10) 상부면과 접촉되면서 속이 빈(hollow) 실린더 형상을 갖는다. 상기 단결정 반도체 패턴(20)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 단결정 반도체 패턴(20)은 상기 홀을 채우지 않도록 형성되므로, 상기 홀의 지름의 1/2보다는 얇은 두께를 갖게된다. 때문에, 상기 단결정 반도체 패턴(20)은 수십 내지 수백Å 수준의 얇은 두께를 가지게 된다.
따라서, 상기 단결정 반도체 패턴(20)에 트랜지스터를 형성하는 경우 상기 단결정 반도체 패턴(20)의 두께를 조절함으로써 채널 영역의 깊이를 조절할 수 있다. 또한, 상기 채널 영역의 깊이를 수십 내지 수백Å 수준으로 얇게 조절할 수 있다.
상기 단결정 반도체 패턴(20)의 실린더부 내부 공간을 채우는 절연막 패턴(18)이 구비된다. 상기 절연막 패턴(18)은 실리콘 산화물로 이루어질 수 있다.
도 3 내지 도 6은 본 발명의 실시예 1에 따른 반도체 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 단결정 반도체 물질로 이루어지는 기판(10)이 구비된다. 상기 기판(10)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(10)상에 몰드막(도시안됨)을 형성한다. 상기 몰드막은 절연 물질을 화학기상증착법으로 증착함으로써 형성할 수 있다. 상기 몰드막은 하나의 물질을 증착시켜 형성할 수 있다. 이와는 달리, 상기 몰드막은 2 이상의 물질을 복수의 층으로 적층함으로써 형성할 수 있다.
이 후, 사진 식각 공정을 통해 상기 몰드막의 일부분을 이방성으로 식각함으로써 상기 기판(10) 표면이 노출되는 홀(14)을 형성한다. 상기 홀(14)은 단결정 반도체 패턴(20) 형성 부위에 위치하도록 한다.
상기 공정을 수행하면, 상기 홀(14)이 포함되는 몰드 구조물(12)이 완성된다. 이 때, 상기 홀(14)은 사진 공정에 의해 형성할 수 있는 최소한의 폭을 가질 수 있다. 즉, 상기 홀(14)의 사이즈는 디자인 룰과 동일할 수 있다.
도 4를 참조하면, 상기 몰드 구조물(12)의 상부면, 상기 홀(14)의 측벽 및 홀(14) 저면의 기판 표면을 따라 예비 반도체막(도시안됨)을 형성한다. 상기 예비 반도체막은 비정질의 반도체 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 예비 반도체막은 비정질 실리콘막 또는 폴리실리콘막을 증착시켜 형성할 수 있다.
다음에, 상기 예비 반도체막을 이방성 식각함으로써 상기 홀의 내벽을 둘러싸는 실린더 형상의 예비 반도체 패턴(16)을 형성한다.
상기 홀(14)의 폭이 디자인 룰과 동일한 폭을 갖는 경우, 상기 예비 반도체 패턴(16)은 상기 디자인 룰의 1/2 이하의 폭을 가질 수 있다. 구체적으로, 상기 예비 반도체 패턴(16)은 수십 내지 수백 Å의 얇은 두께를 가질 수 있다.
도 5를 참조하면, 상기 예비 반도체 패턴(16)이 형성되어 있는 홀 내부를 완전히 채우도록 절연막(도시안됨)을 증착한다. 상기 절연막은 실리콘 산화물을 화학기상증착법을 통해 증착시켜 형성할 수 있다.
이 후, 상기 예비 반도체 패턴(16)이 노출되도록 상기 절연막을 연마하여 절연막 패턴(18)을 형성한다.
도 6을 참조하면, 상기 예비 반도체 패턴(16)이 상전이되도록 함으로써 단결정 반도체 패턴(20)을 형성한다. 즉, 상기 예비 반도체 패턴(16)에 대하여 레이저 에피택시 성장 공정(LEG) 또는 고체 상전이 에피택시(SPE) 공정을 수행함으로써 상기 예비 반도체 패턴(16)이 단결정 반도체 패턴(20)으로 변화되도록 한다.
상기 설명한 공정을 수행함으로써, 얇은 두께를 갖고 속이 빈 실린더 형상을 갖는 단결정 반도체 패턴(20)을 형성할 수 있다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 단면도이다. 도 8은 도 7에 도시된 반도체 소자의 사시도이다. 본 실시예의 반도체 소자는 NAND 플래시 메모리 소자이다.
도 7 및 도 8을 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100) 표면 아래에는 공통 소오스 라인으로 제공되는 불순물 영역(도시안됨)이 구비된다. 상기 불순물 영역은 하나의 셀 블록이 형성되는 부위 전체 에 형성된다. 상기 불순물 영역은 N형 불순물로 이루어질 수 있다. 상기 불순물 영역이 구비됨으로써, 상기 단결정 반도체 패턴(112)들에 형성되어 있는 각 셀 스트링들의 하부가 서로 연결된다.
상기 기판(100) 상에는 속이 빈 실린더 형상을 갖는 단결정 반도체 패턴(112)들이 구비된다. 상기 단결정 반도체 패턴(112)들은 규칙적으로 배열되어 있는 것이 바람직하다. 상기 단결정 반도체 패턴(112)은 단결정 실리콘으로 이루어질 수 있다. 상기 단결정 반도체 패턴(112)의 두께는 디자인 룰의 1/2 이하로 감소될 수 있다.
상기 단결정 반도체 패턴(112)의 실린더부 내부에는 절연막 패턴(114)이 구비된다. 상기 절연막 패턴(114)은 실리콘 산화물로 이루어질 수 있다. 상기 절연막 패턴(114)은 상기 단결정 반도체 패턴(112)을 지지하는 역할을 한다.
각각의 단결정 반도체 패턴(112)들에는 하나의 셀 스트링이 형성된다. 이를 위하여, 상기 각각의 단결정 반도체 패턴(112)들에는 기판 표면과 수직 방향으로 셀 트랜지스터들이 직렬로 연결되어 있다.
상기 기판(100) 상에 형성되는 하나의 셀 스트링 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들이 구비될 수 있다. 그런데, 상기 셀 스트링 내에 포함되어 있는 셀 트랜지스터들의 수가 증가하면 셀 트랜지스터들이 적층되는 높이도 증가하게 된다. 때문에, 상기 셀 스트링 내에 포함되는 셀 트랜지스터들의 수가 증가되면 이를 제조하기 위한 공정이 용이하지 않다. 따라서, 하나의 셀 스트링에 2 개 또는 4개의 셀 트랜지스터들이 직렬 연결되는 것이 바람직하며, 본 실시예에서는 2개의 셀 트랜지스터들이 직렬 연결된 것으로 설명한다.
또한, 상기 셀 트랜지스터들을 이루는 각 셀 게이트들 사이에는 층간 절연막 패턴들(104a, 104b, 104c)이 구비된다.
상기 단결정 반도체 패턴(112)들 각각의 외측벽에 형성되는 셀 트랜지스터는 터널 산화막 패턴(122a, 122b), 전하 저장막(124), 블록킹 유전막 (126) 및 콘트롤 게이트 전극(130a, 130b)이 적층된 게이트 구조물을 포함한다. 상기 단결정 반도체 패턴(112)에는 제1층 게이트 구조물 및 제2 층 게이트 구조물이 적층된다.
보다 구체적으로, 상기 터널 산화막 패턴(122a, 122b)은 상기 각 단결정 반도체 패턴(112)의 외부 측벽에 위치하고 링 형상을 가질 수 있다. 또한, 상기 링 형상을 갖는 터널 산화막들(122a, 122b)은 하나의 단결정 반도체 패턴(112)에서 서로 이격되도록 배치될 수 있다. 상기 각 단결정 반도체 패턴(112)에 형성되는 터널 산화막(122a, 122b)의 개수는 상기 셀 스트링에 포함되는 셀 트랜지스터의 개수와 동일하다. 때문에, 본 실시예에서는 1층 및 2층 터널 산화막 패턴(122a, 122b)이 구비된다. 상기 터널 산화막 패턴(122a, 122b)은 열산화 공정을 통해 형성되는 실리콘 산화물로 이루어질 수 있다. 이와는 달리, 상기 터널 산화막 패턴(122a, 122b)은 화학기상증착법에 의해 형성되는 실리콘 산화물로 이루어질 수 있다.
상기 터널 산화막 패턴들(122a, 122b)과 접하는 단결정 반도체 패턴(112)들 측벽 표면 아래에는 소오스/드레인 영역과 반대의 도전형인 P형 불순물이 도핑된 채널 도핑 영역이 구비될 수 있다.
상기 터널 산화막 패턴들(122a, 122b) 상에는 전하 저장막(124)이 구비된다. 동일한 층에 형성된 전하 저장막(124)은 서로 연결되어 있다. 때문에, 동일한 층에 형성된 전하 저장막(124)이 전기적으로 단락(short)되지 않기 위해서 상기 전하 저장막(124)은 절연 물질로 이루어져야 한다. 따라서, 상기 전하 저장막(124)은 전하를 트랩핑할 수 있는 절연 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다.
한편, 서로 다른 층에 위치하는 트랜지스터에 포함되는 각각의 전하 저장막이 서로 연결된 형상을 가질 수도 있다. 이와는 달리, 도시되지는 않았지만, 서로 다른 층에 위치하는 트랜지스터에 포함되는 각각의 전하 저장막(124)은 서로 이격될 수 있다.
상기 전하 저장막(124) 상에 블록킹 유전막(126)이 구비된다. 상기 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다.
상기 블록킹 유전막(126) 상에 상기 터널 산화막 패턴들(122a, 122b)과 대향하는 콘트롤 게이트 전극(130a, 130b)이 구비된다. 서로 다른 층에 위치하는 각 콘트롤 게이트 전극(130a, 130b)은 이격되게 배치됨으로써 서로 절연된다. 반면에, 동일한 층에 위치하는 콘트롤 게이트 전극(130a, 130b)은 서로 전기적으로 연결되어 있다. 즉, 각 층에 위치하는 콘트롤 게이트 전극(130a, 130b)은 하나의 워드 라인으로 기능하게 된다.
서로 다른 층의 콘트롤 게이트 전극(130a, 130b)들을 절연시키기 위하여, 상 기 터널 산화막 패턴(122a, 122b), 전하 저장막(124), 블록킹 유전막(126) 및 콘트롤 게이트 전극(130a, 130b)이 적층된 셀 게이트 전극들의 수직 방향의 사이에는 층간 절연막 패턴(ILD, 104)들이 구비된다.
구체적으로, 상기 단결정 반도체 패턴(112) 및 절연막 패턴(114)의 사이의 기판(100) 표면에는 패드 산화막(102)이 구비된다. 상기 패드 산화막(102)과 제1 층 셀 게이트 전극 사이에는 제1 층간 절연막 패턴(104a)이 구비된다. 상기 제1 층 셀 게이트 전극과 제2 셀 게이트 전극 사이에는 제2 층간 절연막 패턴(104b)이 구비된다. 또한, 상기 제2 셀 게이트 전극 상에는 제3 층간 절연막 패턴(104c)이 구비된다.
즉, 상기 각 층의 층간 절연막 패턴(104)은 상기 콘트롤 게이트 전극(130a, 130b)의 상, 하부면을 지지하면서 상기 단결정 반도체 패턴(112)의 측방으로 돌출되는 형상을 갖는다. 또한, 상기 각 층의 층간 절연막 패턴(104)은 상기 단결정 반도체 패턴(112)에서 상기 셀 게이트 전극이 형성될 부위를 정의하는 역할을 한다.
상기 층간 절연막 패턴들(104)은 실리콘 산화물 및 단결정 반도체 패턴(112)과 각각 식각 선택비를 갖는 절연 물질로 이루어질 수 있다. 구체적으로, 상기 층간 절연막 패턴들(104)은 실리콘 질화물로 이루어질 수 있다.
상기 층간 절연막 패턴들(104)에 의해 덮혀있는 단결정 반도체 패턴(112)의 표면 아래에는 N형 불순물이 도핑된 소오스/드레인이 구비된다.
상기 층간 절연막 패턴들(104) 및 콘트롤 게이트 전극(130a, 130b)들이 적층된 구조물에는 개구부가 구비되며, 상기 개구부 내부에는 분리용 절연막 패턴(134) 이 구비된다.
도시되지는 않았지만, 상기 단결정 반도체 패턴(112)들의 상부면을 전기적으로 연결시키는 비트 라인이 구비된다. 상기 비트 라인은 단결정 반도체 패턴(112)들의 상부면과 직접 연결되므로 비트 라인과 연결되는 다이렉트 콘택이 필요하지 않다.
상기 설명한 반도체 소자는 속이 빈 실린더 형상의 단결정 반도체 패턴에 다수의 셀 트랜지스터가 적층되어 하나의 셀 스트링이 구비된다. 따라서, 반도체 소자의 집적도를 증가시킬 수 있다. 또한, 상기 단결정 반도체 패턴의 두께를 매우 얇게 할 수 있으므로, 상기 단결정 반도체 패턴에 형성되는 셀 트랜지스터의 동작 속도를 더욱 빠르게 할 수 있다. 이에 더하여, 결정 결함이 거의 없는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
도 9 내지 도 19는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 20 및 도 21은 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다
도 9를 참조하면, 단결정 실리콘으로 이루진 기판(100)을 마련한다. 상기 기판(100)에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안됨)을 형성한다. 구체적으로, 하나의 셀 블록이 형성되는 부위의 기판에 N형 불순물을 도핑함으로써 상기 불순물 영역을 형 성할 수 있다.
상기 불순물이 도핑되어 있는 기판(100) 상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 기판을 열산화시켜 형성할 수 있다. 상기 패드 산화막(102)은 실리콘 질화물로 이루어지는 층간 절연막이 상기 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공된다.
상기 패드 산화막(102) 상에 층간 절연막(103) 및 희생막(105)을 수직 방향으로 반복하여 적층한다. 상기 층간 절연막(103) 및 희생막(105)들은 화학기상 증착 공정을 통해 형성될 수 있다. 본 실시예에서, 상기 반복 적층되는 구조물의 최 하부에는 층간 절연막(103)이 구비되고, 최 상부에는 희생막(105)이 구비된다.
상기 희생막(105)들은 후속 공정에서 제거되어 각 층 콘트롤 게이트 패턴이 형성될 부위를 정의한다. 그러므로, 상기 희생막(105)들은 각 층의 콘트롤 게이트 패턴의 유효 길이(effective length)와 같거나 더 두껍게 형성하는 것이 바람직하다.
상기 희생막(105)들은 상기 층간 절연막(103)들 및 단결정 실리콘과 각각 식각 선택비를 갖는 물질로 형성되어야 한다. 또한, 상기 희생막(105)들은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성되어야 한다.
본 실시예에서, 상기 희생막(105)들은 실리콘 산화물로 이루어지고, 상기 층간 절연막(103)들은 실리콘 질화물로 이루어진다. 이하에서는, 상기 희생막(105)을 실리콘 산화막으로, 상기 층간 절연막(103)을 실리콘 질화막으로 각각 설명한다.
상기 실리콘 산화막(105)들이 제거된 부위에 콘트롤 게이트 패턴이 형성되므 로, 상기 실리콘 산화막(105) 및 상기 실리콘 질화막(103)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 셀 트랜지스터의 개수와 동일하거나 더 많아야 한다. 구체적으로, 상기 셀 스트링 내에 n개의 셀 트랜지스터가 직렬 연결되어 있는 경우에는 1 내지 n+1층 실리콘 산화막 및 1 내지 n+1 실리콘 질화막이 서로 교대로 적층되도록 하는 것이 바람직하다. 본 실시예에서는 하나의 셀 스트링에 2개의 셀 트랜지스터가 연결되어 있으므로, 도시된 것과 같이, 제1 내지 제 3층 실리콘 질화막(103) 및 제1 내지 3 실리콘 산화막(105)이 서로 교대로 적층되도록 한다.
도 10을 참조하면, 최 상부에 위치하는 실리콘 산화막(105) 상에 제1 포토레지스트 패턴(도시안됨)을 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 산화막(105)들 및 실리콘 질화막(103)들을 순차적으로 식각함으로써 홀(108)들을 갖는 몰드 구조물(109)을 형성한다. 상기 몰드 구조물(109)은 제1 내지 제3 실리콘 질화막 패턴(104a, 104b, 104c)과 제1 내지 제3 실리콘 산화막 패턴(106a, 106b, 106c)이 번갈아가며 적층된 형상을 갖는다.
이 때, 상기 각 홀(108)의 저면에는 상기 반도체 기판(100) 표면이 노출되도록 한다. 상기 홀(108)은 후속 공정을 통해 각 셀 스트링들을 형성하기 위한 액티브 영역에 위치하도록 한다. 그러므로, 상기 홀(108)들은 규칙적인 배열을 갖는 것이 바람직하다.
반도체 소자를 고도로 집적화시키기 위하여, 상기 홀(108)들의 폭을 디자인 룰과 동일한 수준으로 감소시킬 수도 있다. 또한, 상기 홀(108)들 사이의 간격은 디자인 룰의 2배 이상이 되도록 할 수 있다. 이는, 후속 공정에서 상기 홀(108)들 사이에 또 하나의 개구부를 형성시켜야 하기 때문이다.
도 11 및 도 20을 참조하면, 상기 몰드 구조물(109)의 상부면, 홀(108)의 측벽 및 홀(108)의 저면을 따라 예비 반도체막(도시안됨)을 형성한다. 상기 예비 반도체막은 폴리실리콘막 또는 비정질 실리콘막으로 형성한다. 이하에서는, 상기 홀(108) 내부에 비정질 실리콘으로 형성하는 것으로 설명한다.
상기 예비 반도체막은 화학기상증착 공정을 통해 형성될 수 있다. 상기 화학 기상 증착 공정 시에 인시튜 도핑을 실시함으로써 N형의 불순물이 도핑된 예비 반도체막을 형성할 수도 있다.
다음에, 상기 예비 반도체막을 이방성으로 식각함으로써 상기 홀(108)의 내벽에 예비 반도체 패턴(110)을 형성한다. 이 때, 상기 몰드 구조물(109) 상부면 및 홀(108)의 저면에 형성된 예비 반도체막이 제거되도록 한다. 따라서, 상기 예비 반도체 패턴(110)은 속이 빈 실린더 형상을 갖는다.
도 12를 참조하면, 상기 예비 반도체 패턴(110)이 형성되어 있는 홀의 내부를 채우도록 절연막(도시안됨)을 형성한다. 상기 절연막은 상기 몰드 구조물에 포함되어 있는 절연막들과 다른 물질로 형성되는 것이 바람직하다. 상기 절연막은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성할 수 있다.
다음에, 상기 몰드 구조물(109)에 포함되는 최상부 실리콘 질화막 패턴(104c)이 노출되도록 상기 절연막 및 실리콘 산화막을 연마함으로써 절연막 패턴(114)을 형성한다. 상기 연마는 화학기계적 연마 공정을 통해 수행될 수 있다.
도 13을 참조하면, 상기 예비 반도체 패턴(110)을 열처리함으로써 비정질 실 리콘을 단결정 실리콘으로 상전이시킨다. 상기 열처리를 통해 상기 기판 상에는 실린더 형상을 갖는 단결정의 반도체 패턴(112)이 형성된다.
상기 단결정 실리콘 패턴(112)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG) 또는 고체 상전이 에피택시(SPE) 공정을 통해 수행될 수 있다. 즉, 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다. 상기 레이저 에피택시 성장 공정을 수행하는 경우, 단시간 내에 단결정으로 상전이가 이루어지므로 열적 버짓이 감소되는 장점이 있다.
상기 열처리에 사용되는 레이저는 증착되어 있는 예비 단결정 패턴(110)으로 제공되는 비정질 실리콘이 완전히 용융시킬 수 있도록 하는 에너지 밀도를 갖는 것이 바람직하다. 보다 구체적으로, 상기 레이저 빔을 조사하여 상기 비정질 실리콘을 녹임(melting)으로써 비정질 실리콘이 고상에서 액상으로 변화하는 것이다. 특히, 상기 비정질 실리콘 상부 표면으로부터 홀 저면에 위치하는 상기 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 상기 레이저 빔의 조사함으로써, 상기 비정질 실리콘이 녹아야 하므로, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 비정질 실리콘에 상기 기판(100)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비정질 실리콘의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직하다. 이와 같이, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 비정질 실리콘을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 상기 기판(100)을 약 400℃로 가열한다.
이와 같이, 상기 비정질 실리콘에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 상기 기판(100) 상에 실린더 형상의 단결정 반도체 패턴(112)이 형성된다.
상기 단결정 반도체 패턴(112)은 그 두께가 매우 얇다. 때문에, 상기 단결정 반도체 패턴(112)을 액티브 영역으로 사용하는 반도체 소자의 동작 속도가 매우 빨라진다.
도 14를 참조하면, 상기 단결정 반도체 패턴(112) 및 몰드 구조물(109) 상에, 상기 단결정 반도체 패턴(112)들 사이의 상기 몰드 구조물(109) 일부분을 선택적으로 노출하는 하드 마스크 패턴(116)을 형성한다.
상기 하드 마스크 패턴(116)을 식각 마스크로 사용하여 상기 몰드 구조물(109)을 식각함으로써 제1 개구부(118)들을 형성한다. 상기 각각의 제1 개구부(118)들의 저면에는 상기 몰드 구조물(109)의 최 하부막인 제1 실리콘 질화막의 상부면이 노출되도록 한다. 상기 제1 개구부(118)는 콘택홀과 같은 형상을 갖는다.
상기와 같이 제1 개구부(118)들에 의해 몰드 구조물(109)을 이루는 박막들이 일부 제거됨으로써, 제1 내지 제3 실리콘 질화막 패턴(104a, 104b , 104c)과 제1 및 제2 실리콘 산화막 패턴(106a, 106b)이 형성된다.
상기 제1 개구부(118)들은 상기 제1 및 제2 실리콘 산화막 패턴(106a, 106b)을 제거하기 위하여, 각 층 실리콘 산화막에 습식 식각액이 침투되는 공간으로 제공된다. 그러므로, 모든 단결정 반도체 패턴(112)들의 사이에 상기 제1 개구부(118)가 형성될 필요는 없다. 다만, 후속 공정에서 상기 습식 식각액이 상기 제1 및 제2 실리콘 산화막 패턴(106a, 106b)으로 충분히 침투될 수 있도록 상기 제1 개구부(118)들이 배치되어야 한다.
도 15를 참조하면, 상기 제1 개구부(118)들의 측벽에 노출되어 있는 상기 제1 및 제2 실리콘 산화막 패턴(106a, 106b)을 선택적으로 제거한다. 상기 제1 및 제2 실리콘 산화막 패턴(106a, 106b)은 습식 식각 공정을 통해 제거한다. 구체적으로, 상기 제1 및 제2 실리콘 산화막 패턴(106a, 106b)은 불산 수용액을 사용하여 제거할 수 있다.
상기 공정을 수행하면, 상기 단결정 반도체 패턴(112)의 측벽에는 일정 간격을 두고 제1 내지 제3 실리콘 질화막 패턴(104a, 104b, 104c)이 남아있게 된다. 또한, 상기 제1 개구부(118)의 측벽에서 제1 및 제2 실리콘 산화막 패턴(106a, 106b)이 제거된 부위에는 요부(120)가 생성된다. 이 때, 상기 각 층의 요부(120)들은 서로 통하게 되며, 상기 요부(120)에 의해서 상기 단결정 반도체 패턴(112)의 일 측벽이 노출된다.
상기 요부(120)에 의해 노출되는 단결정 반도체 패턴(112) 부위는 셀 게이트 패턴이 형성될 부위이고, 상기 제1 내지 제3 실리콘 질화막 패턴(104a, 104b, 104c)에 의해 덮혀 있는 단결정 반도체 패턴(112) 부위는 소오스/드레인 영역이 형성될 부위이다.
다음에, 상기 요부(120)에 의해 노출되는 단결정 반도체 패턴(112)으로 P형 불순물을 주입함으로써 채널 영역(도시안됨)을 형성한다. 필러 형상을 갖는 단결정 반도체 패턴(112)의 노출된 측벽 부위에 균일하게 불순물을 주입시키기 위해서, 상기 불순물을 주입하는 공정은 플라즈마 도핑 공정을 통해 수행하는 것이 바람직하다.
상기 P형 불순물은 셀 트랜지스터의 문턱 전압을 조절하기 위하여 도핑되는 것이다. 그러나, 공정을 단순화시키기 위하여, 상기 문턱 전압을 조절하기 위한 공정은 생략될 수 있다.
상기와 같이 채널 영역이 형성됨으로써, 상기 채널 영역이 형성되지 않은 나머지의 단결정 반도체 패턴(112) 부위가 소오스/드레인 영역으로 제공된다.
도 16을 참조하면, 상기 노출된 단결정 반도체 패턴(112)에 제1 및 제2 터널 산화막(122a, 122b)을 형성한다. 상기 제1 및 제2 터널 산화막(122a, 122b)은 열산화 공정을 통해 형성될 수 있으며, 이 경우에는 상기 제1 및 제2 터널 산화막(122a, 122b)이 링 형상을 갖게된다. 상기 제1 및 제2 터널 산화막(122a, 122b)을 열산화 공정을 통해 형성함으로써 셀 트랜지스터의 신뢰성을 높힐 수 있다.
이와는 달리, 도시되지는 않았지만, 상기 제1 및 제2 터널 산화막(122a, 122b)을 화학기상증착법을 통해 증착시킬 수 있다. 이 경우, 상기 제1 및 제2 터널 산화막(122a, 122b)은 서로 연결된 형상을 가지게 된다.
다음에, 상기 제1 및 제2 터널 산화막(122a, 122b), 상기 제1 내지 제3 실리콘 질화막 패턴(104a, 104b, 104c) 및 하드 마스크 패턴(116) 표면 상에 전하 저장막(124)을 형성한다. 상기 전하 저장막(124)은 화학기상증착법으로 형성될 수 있다. 상기 전하 저장막(124)은 상기 터널 산화막들(122a, 122b) 및 실리콘 질화막 패턴들(104a, 104b, 104c)의 표면 상에서 서로 연결된 형상을 갖는다.
상기 전하 저장막(124)은 실리콘 질화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 상기 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않는다.
다음에, 상기 전하 저장막(124) 상에 블록킹 유전막(126)을 형성한다. 상기 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 상기 블록킹 유전막(126)은 상기 전하 저장막과 동일하게 서로 연결된 형상을 갖는다.
도 17을 참조하면, 상기 블록킹 유전막(126) 상에, 상기 제1 개구부(118) 및 요부(120) 내부를 완전히 채우도록 도전막(도시안됨)을 증착한다. 상기 도전막은 후속 공정을 통해 콘트롤 게이트 패턴으로 제공된다.
상기 제1 개구부(118) 및 요부(120) 내부에 도전 물질을 보이드 없이 채우기 위해서는 스텝 커버러지 특성이 양호한 물질을 사용하여 증착하는 것이 바람직하다. 그러므로, 상기 도전막은 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
상기 도전막을 증착한 이 후에, 상기 단결정 반도체 패턴(112) 및 상기 몰드 구조물(109) 상부면이 노출되도록 상기 도전막을 연마함으로써, 상기 제1 개구부(118) 및 요부(120) 내부에 도전막 패턴(130)을 형성한다. 상기 연마 공정에서, 상기 하드 마스크 패턴은 모두 제거된다.
상기 도전막 패턴(130)은 상기 제1 내지 제 3 실리콘 질화막 패턴(104a, 104b, 104c) 사이에 개재되어 각 층이 서로 분리되어 있으며, 상기 제1 개구부(118) 내부에서만 각 층의 도전막 패턴(130)이 수직 방향으로 서로 연결되어 있는 형상을 갖는다.
도 18 및 도 21을 참조하면, 상기 결과물의 상부 표면에, 상기 제1 개구부(118) 내부에 형성되어 있는 도전막 패턴(130) 상부면을 선택적으로 노출하는 제2 포토레지스트 패턴(도시안됨)을 형성한다. 즉, 상기 제2 포토레지스트 패턴은 상기 제1 개구부(118)와 동일한 부위 또는 상기 제1 개구부(118)보다 더 넓은 부위를 노출시키는 형상을 갖는다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 도전막 패턴을 이방성 식각함으로써, 상기 각 층의 도전막 패턴(130)이 수직 방향으로 서로 전기적으로 절연되도록 하는 제2 개구부(132)를 형성한다. 상기 제2 개구부(132)의 저면에는 제1 실리콘 질화막 패턴(104a)이 노출될 수 있다.
상기 식각 공정을 수행할 때, 상기 실리콘 질화막 패턴들(104a, 104b, 104c) 표면에 형성되어 있는 전하 저장막(124) 및 블록킹 유전막(126)을 함께 제거하여 각 층의 전하 저장막(124) 및 블록킹 유전막(126)을 서로 분리시킬 수 있다. 또한, 도시된 것과 같이, 상기 실리콘 질화막 패턴들(104a, 104b, 104c) 표면에 전하 저장막(124) 및 블록킹 유전막(126)을 식각하지 않고 남겨둘 수도 있다. 이 경우, 상기 각 층의 전하 저장막(124)은 서로 연결된 형상을 갖는다.
상기 식각 공정에 의해, 상기 제1 내지 제3 실리콘 질화막 패턴(104a, 104b, 104c) 사이에는 제1 및 제2층 콘트롤 게이트 전극(130a, 130b)이 형성된다. 이 때, 동일한 층에 형성된 콘트롤 게이트 전극(130a, 130b)들은 서로 전기적으로 연결된다. 그러나, 서로 다른 층에 형성된 콘트롤 게이트 전극(130a, 130b)들은 서로 절연된다.
상기 공정을 통해, 수직 방향으로 직렬 연결된 셀 트랜지스터들이 완성된다.
도 19 및 도 8을 참조하면, 상기 제2 개구부(132) 내부를 매립하도록 분리용 절연막(도시안됨)을 형성한다. 상기 분리용 절연막은 실리콘 산화물을 화학기상 증착법으로 증착시켜 형성할 수 있다.
이 후, 상기 단결정 반도체 패턴(112) 및 몰드 구조물의 상부면이 노출되도록 상기 분리용 절연막을 연마함으로써, 상기 제2 개구부(132) 내부에 분리용 절연막 패턴(134)을 형성한다.
도시하지는 않았지만, 후속 공정을 통해 상기 단결정 반도체 패턴(112)들의 상부를 서로 연결시키는 비트 라인들을 형성한다. 상기 비트 라인들은 이웃하는 단결정 반도체 패턴(112)들의 상단부를 서로 연결시킨다.
상기 설명한 것과 같이, 본 발명에 의하면 매우 얇은 액티브 영역을 갖는 반도체 구조물을 형성할 수 있다. 이를 이용하여, 수직 방향으로 연장되는 액티브 영역을 갖는 다양한 반도체 소자를 제조할 수 있다. 또한, 높은 신뢰성 및 고속 동작을 수행하는 반도체 소자에 응용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 구조물을 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체 구조물의 사시도이다.
도 3 내지 도 6은 본 발명의 실시예 1에 따른 반도체 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 단면도이다.
도 8은 도 7에 도시된 반도체 소자의 사시도이다.
도 9 내지 도 19는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.

Claims (13)

  1. 기판 상부면에 구비되고
    실린더 형상을 갖는 단결정 반도체 패턴; 및
    상기 단결정 반도체 패턴의 실린더부 내부에 채워지는 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 구조물.
  2. 제1항에 있어서, 상기 단결정 반도체 패턴의 외부에 몰드 구조물이 구비되는 것을 특징으로 하는 반도체 구조물.
  3. 기판 상에, 상기 기판 상부면 노출하는 홀을 포함하는 몰드 구조물을 형성하는 단계;
    상기 홀 내벽에 비정질의 예비 반도체 패턴을 형성하는 단계;
    상기 예비 반도체 패턴이 형성된 홀 내부를 채우도록 절연막 패턴을 형성하는 단계; 및
    상기 예비 반도체 패턴을 상전이시켜 실린더 형상의 단결정 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조물 형성 방법.
  4. 제3항에 있어서, 상기 상전이는 상기 비정질 예비 반도체 패턴에 열을 가하거나 또는 레이저를 조사함으로써 수행되는 것을 특징으로 하는 반도체 구조물 형 성 방법.
  5. 기판 상부면에 구비되고 실린더 형상을 갖는 단결정 반도체 패턴들;
    상기 단결정 반도체 패턴의 실린더부 내부에 채워지는 절연막 패턴;
    상기 단결정 반도체 패턴들의 외측벽에 구비되는 트랜지스터들을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  6. 제1항에 있어서, 각각의 상기 단결정 반도체 패턴에는 상기 기판 표면과 수직한 방향으로 복수의 트랜지스터들이 구비되는 것을 특징으로 하는 수직형 반도체 소자.
  7. 제6항에 있어서, 상기 복수의 트랜지스터들 중에서, 동일한 평면에 위치하는 트랜지스터들은 게이트 전극이 서로 전기적으로 연결된 것을 특징으로 하는 수직형 반도체 소자.
  8. 제5항에 있어서, 상기 트랜지스터는, 터널 산화막 패턴, 상기 터널 산화막 상에서 상기 단결정 반도체 패턴의 외측벽과 수직한 방향으로 적층된 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  9. 기판 상에 상기 기판 상부면 일부를 노출시키는 홀을 포함하는 버퍼 구조물을 형성하는 단계;
    상기 홀의 측벽에 비정질의 예비 반도체 패턴을 형성하는 단계;
    상기 예비 반도체 패턴이 형성된 홀 내부를 채우는 제1 절연막 패턴을 형성하는 단계;
    상기 예비 반도체 패턴을 상전이시켜 실린더 형상의 단결정 반도체 패턴을 형성하는 단계; 및
    상기 단결정 반도체 패턴의 외측벽에 트랜지스터들을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 몰드 구조물을 형성하는 단계는,
    상기 기판 상에 희생막 및 층간 절연막을 순차적으로 반복하여 적층하는 단계; 및
    상기 적층된 박막들의 일부 영역을 이방성 식각하여 상기 기판 표면을 노출하는 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 트랜지스터를 형성하기 이 전에,
    상기 단결정 반도체 패턴 사이의 몰드 구조물 일부를 식각하여, 상기 몰드 구조물의 최 하부막을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부의 측벽에 노출되어 있는 각 층의 희생막들을 식각하여, 각 층 층간 절연막 패턴 및 상기 단결정 반도체 패턴의 일 측면이 노출되는 요부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 요부 내부에, 터널 산화막, 상기 터널 산화막 상에서 상기 단결정 반도체 패턴의 외측벽과 수직한 방향으로 적층된 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴을 포함하는 트랜지스터들을 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  13. 제11항에 있어서, 상기 트랜지스터를 형성한 후 상기 개구부 내부에 제2 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
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