CN105321925B - 金属线结构和方法 - Google Patents

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Abstract

本发明提供了一种器件，包括位于衬底上方的金属化层中的第一圆形金属线、位于金属化层中的第二圆形金属线、位于第一圆形金属线和第二圆形金属线的侧壁之间的第一气隙、位于金属化层中的第一金属线，其中，第一金属线的顶面高于第二圆形金属线的顶面，并且第一金属线的底面与第二圆形金属线的底面基本齐平，以及位于第二圆形金属线和第一金属线的侧壁之间的第二气隙。本发明还提供了形成金属线的方法。

Description

金属线结构和方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及金属线结构和方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度的持续改进，半导体工业已经经历了快速成长。在大多数情况下，集成度的这种改进来自最小部件尺寸的反复减小，这允许更多的部件集成到给定区域。随着近来对甚至更小的电子器件的需求增长，增长了对半导体管芯的更小和更有创造性的封装技术的需求。
随着半导体技术演化，晶圆级芯片级封装件结构已经作为有效的替代出现，以进一步减小半导体器件的物理尺寸。在晶圆级芯片级封装件结构中，诸如晶体管等的有源器件形成在晶圆级芯片级封装件结构的衬底的顶面处。包括互连结构的各种金属化层形成在衬底上方。半导体器件的互连结构可以包括诸如金属线的多个横向互连件以及诸如通孔、插塞等的多个垂直互连件。金属化层的金属线由介电层分隔开。在介电层中形成沟槽和通孔以提供金属线之间的电气连接。可以通过各种导电沟道将半导体器件的各种有源电路耦合至外部电路，各种导电沟道由垂直和横向互连件形成。
金属线和通孔可以由铜形成。为了防止诸如两条邻近的金属线之间的电容耦合的干扰对半导体器件的整体性能产生影响，可以在邻近的金属线之间填充低K介电材料。低K介电材料的介电常数可以约等于和小于4.0。这样的低K介电材料有助于减小两条邻近的金属线之间的电容耦合，从而改进半导体器件的整体性能特性。
发明内容
为了解决现有技术中的问题，本发明提供了一种装置，包括：第一导电线，位于衬底上方，所述第一导电线具有第一截面形状的第一部分，所述第一截面形状包括：第一圆形顶面；第一圆角，位于所述第一导电线的第一侧壁和所述第一圆形顶面之间；和第二圆角，位于所述第一导电线的第二侧壁和所述第一圆形顶面之间；第二导电线；以及第一气隙，位于所述第一导电线和所述第二导电线的侧壁之间。
在上述装置中，其中，所述第二导电线包括第二截面形状，所述第二截面形状包括：第二圆形顶面；第三圆角，位于所述第二导电线的第一侧壁和所述第二圆形顶面之间；以及第四圆角，位于所述第二导电线的第二侧壁和所述第二圆形顶面之间。
在上述装置中，其中，所述第一导电线具有第三截面形状，所述第三截面形状包括：第一平坦顶面；第一锐角拐角，位于所述第一导电线的所述第一侧壁和所述第一平坦顶面之间；以及第二锐角拐角，位于所述第一导电线的所述第二侧壁和所述第一平坦顶面之间。
在上述装置中，其中，所述装置还包括：第三导电线，位于所述衬底上方，其中：所述第三导电线的顶面高于所述第一导电线的所述第一圆形顶面；以及所述第三导电线的底面与所述第一导电线的底面基本齐平。
在上述装置中，其中，所述装置还包括：第三导电线，位于所述衬底上方，其中：所述第三导电线的顶面高于所述第一导电线的所述第一圆形顶面；以及所述第三导电线的底面与所述第一导电线的底面基本齐平。其中，所述装置还包括：第二气隙，位于所述第三导电线和所述第一导电线之间。
在上述装置中，其中，所述装置还包括：第三导电线，位于所述衬底上方，其中：所述第三导电线的顶面高于所述第一导电线的所述第一圆形顶面；以及所述第三导电线的底面与所述第一导电线的底面基本齐平。其中，所述装置还包括：第二气隙，位于所述第三导电线和所述第一导电线之间。其中，所述装置还包括：第四导电线，位于所述衬底上方，其中，所述第四导电线的顶面与所述第三导电线的顶面基本齐平。
在上述装置中，其中，所述装置还包括：第三导电线，位于所述衬底上方，其中：所述第三导电线的顶面高于所述第一导电线的所述第一圆形顶面；以及所述第三导电线的底面与所述第一导电线的底面基本齐平。其中，所述装置还包括：第二气隙，位于所述第三导电线和所述第一导电线之间。其中，所述装置还包括：第四导电线，位于所述衬底上方，其中，所述第四导电线的顶面与所述第三导电线的顶面基本齐平。其中，所述装置还包括：通孔，位于所述第四导电线上方，其中，介电材料填充在所述第三导电线的侧壁和所述第四导电线的侧壁之间。
根据另一实施例，本发明提供了一种器件，包括：第一圆形金属线，位于衬底上方的金属化层中；第二圆形金属线，位于所述金属化层中；第一气隙，位于所述第一圆形金属线和所述第二圆形金属线的侧壁之间；第一金属线，位于所述金属化层中，其中：所述第一金属线的顶面高于所述第二圆形金属线的顶面；以及所述第一金属线的底面与所述第二圆形金属线的底面基本齐平；以及第二气隙，位于所述第二圆形金属线和所述第一金属线的侧壁之间。
在上述器件中，其中，所述第一气隙和所述第二气隙的顶部具有泪滴形状。
在上述器件中，其中，所述器件还包括：介电层，形成在所述衬底上方，其中，所述第一圆形金属线、所述第二圆形金属线、所述第一金属线、所述第一气隙和所述第二气隙嵌入在所述介电层中。
在上述器件中，其中，所述第一圆形金属线包括：第一圆形顶面；第一圆角，位于所述第一圆形金属线的第一侧壁和所述第一圆形金属线的所述第一圆形顶面之间；以及第二圆角，位于所述第一圆形金属线的第二侧壁和所述第一圆形金属线的所述第一圆形顶面之间。
在上述器件中，其中，所述第二圆形金属线包括：第二圆形顶面；第三圆角，位于所述第二圆形金属线的第一侧壁和所述第二圆形金属线的第二圆形顶面之间；以及第四圆角，位于所述第二圆形金属线的第二侧壁和所述第二圆形金属线的所述第二圆形顶面之间。
在上述器件中，其中，所述器件还包括：第二金属线，位于所述金属化层中，其中，所述第二金属线的顶面与所述第一金属线的顶面基本齐平，并且介电材料填充在所述第二金属线和所述第一金属线的侧壁之间；以及通孔，位于所述第二金属线上方。
在上述器件中，其中，所述第二圆形金属线包括具有圆形顶面的第一部分和具有平坦顶面的第二部分。
根据另一实施例，本发明提供了一种方法，包括：在衬底上方的介电层中形成第一导电线和第二导电线，每条导电线均具有平坦顶面；对所述介电层施加回蚀刻工艺，直到已去除所述第一导电线和所述第二导电线之间的电介质部分，并且所述第一导电线和所述第二导电线具有包括圆形表面和两个圆角的相应的截面形状；以及在所述衬底上方沉积介电层，同时在所述第一导电线和所述第二导电线之间留下第一气隙。
在上述方法中，其中，所述方法还包括：在所述介电层中形成第三导电线和第四导电线；在所述第一导电线、所述第二导电线、所述第三导电线和所述第四导电线上方沉积硬掩模层；图案化所述硬掩模层以暴露所述第一导电线和所述第二导电线的顶面；通过所述回蚀刻工艺圆化所述第一导电线和所述第二导电线；以及在所述衬底上方沉积所述介电层以在所述第二导电线和所述第三导电线之间形成第二气隙。
在上述方法中，其中，所述方法还包括：在所述介电层中形成第三导电线和第四导电线；在所述第一导电线、所述第二导电线、所述第三导电线和所述第四导电线上方沉积硬掩模层；图案化所述硬掩模层以暴露所述第一导电线和所述第二导电线的顶面；通过所述回蚀刻工艺圆化所述第一导电线和所述第二导电线；以及在所述衬底上方沉积所述介电层以在所述第二导电线和所述第三导电线之间形成第二气隙。其中，在对所述第一导电线和所述第二导电线施加所述回蚀刻工艺的步骤之后，所述第三导电线的顶面高于所述第一导电线和所述第二导电线的顶面。
在上述方法中，其中，所述回蚀刻工艺是溅射蚀刻工艺。
在上述方法中，其中，在所述衬底上方沉积所述介电层的步骤之后，在所述第一气隙中形成介电底层。
在上述方法中，其中，在所述衬底上方沉积所述介电层的步骤之后，在所述第一气隙中形成介电侧壁。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的各个实施例的半导体器件的截面图；
图2示出了根据本发明的各个实施例的介电层的截面图；
图3示出了根据各个实施例的在介电层中形成多个开口之后的图2中示出的半导体器件的截面图；
图4示出了根据本发明的各个实施例的在开口中填充导电材料之后的图3中示出的半导体器件的截面图；
图5示出了根据本发明的各个实施例的在实施平坦化工艺以去除过量的导电材料之后的图4中示出的半导体器件的截面图；
图6示出了根据本发明的各个实施例的在介电层上方形成掩模层之后的图5中示出的半导体器件的截面图；
图7示出了根据本发明的各个实施例的在对光刻胶层施加图案化工艺之后的图6中示出的半导体器件的截面图；
图8示出了根据本发明的各个实施例的在对硬掩模层施加硬掩模去除工艺之后的图7中示出的半导体器件的截面图；
图9示出了根据本发明的各个实施例的在对暴露的介电层施加回蚀刻工艺之后的图8中示出的半导体器件的截面图；
图10示出了根据本发明的各个实施例的在对半导体器件施加清洗工艺和硬掩模去除工艺之后的图9中示出的半导体器件的截面图；
图11示出了根据本发明的各个实施例的在半导体器件上方形成蚀刻停止层之后的图10中示出的半导体器件的截面图；
图12示出了根据本发明的各个实施例的在形成气隙之后的图11中示出的半导体器件的截面图；
图13示出了根据本发明的另一实施例的气隙的截面图；
图14示出了根据本发明的又另一实施例的气隙的截面图；
图15示出了根据本发明的各个实施例的在形成通孔之后的图12中示出的半导体器件的截面图；
图16示出了根据本发明的各个实施例的图15中示出的半导体器件的顶视图；
图17示出了根据本发明的另一实施例的图15中示出的半导体器件的顶视图；以及
图18示出了根据本发明的各个实施例的用于形成图1中示出的半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1示出了根据本发明的各个实施例的半导体器件的截面图。半导体器件100包括在衬底102中形成的晶体管器件200和在衬底102上方形成的多个互连结构。
衬底102可以由硅形成，但是它也可以由其他III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷和它们的组合。衬底102也可以是绝缘体上硅(SOI)的形式。SOI衬底可以包括在绝缘层(例如，掩埋氧化物等)上方形成的半导体材料(例如，硅、锗等)的层，半导体材料的层形成在硅衬底中。此外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底等。
衬底102还可以包括各种电路，诸如金属氧化物半导体(MOS)晶体管(例如，晶体管器件200)和相关的接触插塞(例如，接触插塞118)。在衬底102上形成的电路可以是适用于特定应用的任何类型的电路。根据实施例，电路可以包括各种n型金属氧化物半导体(NOMS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等。可以互连电路以执行一个或多个功能。该功能可以包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域一般技术人员将理解，以上实例仅提供用于说明的目的，而不旨在将各个实施例限于任何特定应用。
如图1所示，晶体管器件200包括第一源极/漏极区106和第二源极/漏极区108。第一源极/漏极区106和第二源极/漏极区108形成在晶体管器件200的栅极结构的相对两侧上。栅极结构形成在介电层112中和衬底102上方。栅极结构可以包括栅极介电层113、位于栅极介电层113上方的栅电极114和间隔件116。
栅极介电层113可以是诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等的介电材料。栅极介电层113可以具有大于约4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的任何组合等。在栅极介电层113包括氧化物层的实施例中，可以将正硅酸乙酯(TEOS)和氧气用作前体，通过诸如等离子体增强化学汽相沉积(PECVD)工艺的合适的沉积工艺形成栅极介电层113。根据实施例，栅极介电层113的厚度可以在从约8埃到约200埃的范围内。
栅电极114可以包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、它们的组合等。在栅电极114是由多晶硅形成的实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂或未掺杂的多晶硅来形成厚度在约400埃至约2400埃的范围内的栅电极114。
可以通过在栅电极114和衬底102上方毯状沉积一个或多个间隔件层(未示出)形成间隔件116。间隔件116可以包括合适的介电材料，诸如SiN、氮氧化物、SiC、SiON、氧化物等。间隔件116可以通过常用的技术形成，诸如化学汽相沉积(CVD)、PECVD等。
第一源极/漏极区106和第二源极/漏极区108可以形成在栅极介电层113的相对两侧上的衬底102中。在衬底102是n型衬底的实施例中，第一源极/漏极区106和第二源极/漏极区108可以通过注入诸如硼、镓、铟等的适当的p型掺杂剂来形成。可选地，在衬底102是p型衬底的实施例中，第一源极/漏极区106和第二源极/漏极区108可以通过注入诸如磷、砷等的适当的n型掺杂剂来形成。
如图1所示，在晶体管器件200的相对两侧上可以形成有两个隔离区。隔离区104可以是浅沟槽隔离(STI)区。如本领域所知，STI区可以通过蚀刻衬底102以形成沟槽并且用介电材料填充该沟槽来形成。例如，可以用诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料填充隔离区104。可以对顶面施加诸如化学机械平坦化(CMP)工艺的平坦化工艺，从而使得作为结果，可以去除过量的介电材料。
介电层112形成在衬底102的顶部上。例如，介电层112可以由诸如氧化硅的低K介电材料形成。介电层112可以通过诸如旋压、CVD和PECVD的本领域已知的任何合适的方法形成。也应该注意，本领域技术人员将认识到，虽然图1示出了单个介电层，但是介电层112可以包括多个介电层。
如图1所示，在介电层112中可以形成有三个接触插塞117、118和119。接触插塞117形成在第一源极/漏极区106上方。接触插塞119形成在第二源极/漏极区108上方。接触插塞118形成在栅电极114上方。这三个接触插塞用于提供晶体管器件200和形成在介电层112上方的互连结构之间的电气连接。
通过将光刻技术用于在介电层112上沉积并图案化光刻胶材料(未示出)，可以形成接触插塞117、118和119。根据接触插塞(例如，接触插塞118)的位置和形状暴露光刻胶的部分。诸如各向异性干蚀刻工艺的蚀刻工艺可以用于在介电层112中产生三个开口。
然后在开口中填充导电材料。导电材料可以通过使用CVD、等离子体汽相沉积(PVD)、原子层沉积(ALD)等来沉积。导电材料沉积在接触插塞开口中。通过使用诸如CMP的平坦化工艺，从介电层112的顶面去除导电材料的过量部分。导电材料可以是铜、钨、铝、银、钛、氮化钛、钽和它们的任何组合等。
第一介电层201形成在介电层112上方。在一些实施例中，第一介电层201是第一金属化层205的部分。如图1所示，在第一金属化层205中可以形成有一条金属线203。第二介电层216形成在第一介电层201上方。第二介电层206是第二金属化层215的部分。
虽然图1示出了在第一金属化层205上方形成的一个金属化层(例如，第二金属化层215)，但是本领域技术人员将认识到，更多的金属间介电层(未示出)以及相关联的金属线和通孔(未示出)可以形成在金属化层215上方。具体地，可以由介电材料(例如，极低k介电材料)和导电材料(例如，铜)的交互层形成额外的层。
金属线212、218、220和224形成在第二金属化层215中。金属线220和224具有圆形顶面和两个圆角。更具体地，金属线220包括第一侧壁和第二侧壁。如图1所示，金属线220的两个侧壁均为斜坡。第一圆角位于金属线220的第一侧壁和圆形顶面之间。第二圆角位于金属线220的第二侧壁和圆形顶面之间。金属线224的形状类似于金属线220的形状，并因此不再讨论以避免重复。
如图1所示，在第二金属化层215中可以形成有气隙。在金属线220和金属线224之间形成第一气隙232。在金属线224和金属线218之间形成第二气隙234。如图1所示，第一气隙232和第二气隙234的顶面理想地具有泪滴形状。下面将关于图2至图13描述气隙232和234的详细结构和形成工艺。
图1还示出了半导体器件100包括通孔214和蚀刻停止层240。类似于金属线220、224、218和212，通孔214嵌入在第二金属化层215中。在金属线212上方形成通孔214。通孔214的底面与金属线212的顶面直接接触。
在一些实施例中，金属线212、218、220和224以及通孔214可以由合适的金属材料形成，诸如铜、铜合金、铝、银、钨、金、它们的任何组合等。
图2至图13示出了根据本发明的各个实施例制造图1中示出的半导体器件的中间步骤。图2示出了根据本发明的各个实施例的介电层的截面图。介电层216可以由诸如氟硅酸盐玻璃(FSG)等的低K介电材料形成。介电层216可以通过诸如PECVD技术、高密度等离子体化学汽相沉积(HDPCVD)等的合适的沉积技术形成。应该注意，为了清楚的目的，图2中省略了图1中示出的半导体器件100的其他部件。
图3示出了根据各个实施例的在介电层中形成多个开口之后的图2中示出的半导体器件的截面图。根据图1中示出的金属线的位置，在介电层216中形成开口302、304、306和308。可以通过诸如蚀刻工艺、激光烧蚀工艺等的任何合适的半导体图案化技术形成开口302、304、306和308。例如，可以通过将光刻技术用于在介电层216上沉积并图案化光刻胶材料(未示出)来形成开口302、304、306和308。根据图1中示出的金属线的位置和形状暴露光刻胶的部分。诸如各向异性干蚀刻工艺的蚀刻工艺可以用于在在介电层216中形成开口302、304、306和308。
图4示出了根据本发明的各个实施例的在开口中填充导电材料之后的图3中示出的半导体器件的截面图。在一些实施例中，晶种层(未示出)可以形成在每个开口中。晶种层可以由铜、镍、金、它们的任何组合等形成。晶种层可以通过诸如PVD、CVD等的合适的沉积技术形成。晶种层的厚度可以在从约50埃到约1000埃的范围内。
此外，晶种层可以与改进晶种层的粘附特性的材料铸成合金，从而使得它能够用作粘合层。例如，晶种层可以与诸如锰或铝的材料铸成合金，诸如锰或铝的材料将迁移至晶种层和势垒层之间的界面并且将增强这两层之间的粘附。可以在形成晶种层期间引入合金化材料。合金化材料可以包括不大于晶种层的约10％。应该注意，取决于不同的应用和设计需求，也可以使用诸如势垒层、粘接层等的其他层。
一旦形成晶种层，然后在开口302、304、306和308中填充导电材料。导电材料可以是铜，但是可以是诸如铜合金、铝、钨、钛、银、它们的任何组合等的任何合适的导电材料。导电材料可以通过诸如化学镀工艺、CVD、电镀等的合适的制造技术形成。
图5示出了根据本发明的各个实施例的在实施平坦化工艺以去除过量的导电材料之后的图4中示出的半导体器件的截面图。平坦化工艺可以通过使用诸如研磨、抛光和/或化学蚀刻、蚀刻和研磨技术的组合的合适的技术执行。
根据各个实施例，平坦化工艺可以通过使用CMP工艺执行。在CMP工艺中，可以放入蚀刻材料和研磨材料的组合，使其与半导体器件的顶面接触，并且研磨垫(未示出)用于研磨掉过量的导电材料，直到介电层216的顶面与金属线212、218、220和224的顶面基本齐平。
如图5所示，在CMP工艺完成之后，每条金属线(例如，金属线220)均具有平坦表面、位于第一侧壁和平坦表面之间的第一锐角拐角以及位于第二侧壁和平坦表面之间的第二锐角拐角。此外，如图5所示，金属线212、218、220和224的底面在同一水平面上。同样地，金属线212、218、220和224的顶面基本上彼此齐平。
图6示出了根据本发明的各个实施例的在介电层上方形成掩模层之后的图5中示出的半导体器件的截面图。掩模层602可以在随后的光刻工艺期间用作硬掩模。在整个说明书中，掩模层602可以可选地称为硬掩模层602。
在一些实施例中，硬掩模层602可以由诸如包括TEOS的氧化物等的合适的材料形成。在可选实施例中，硬掩模层602可以由诸如氧化硅、氮氧化硅、氮化硅等的氮化物形成。
硬掩模层602可以通过诸如LPCVD、PECVD等的合适的半导体制造技术形成。硬掩模层602的厚度可以在从约200埃到约1400埃的范围内。
应该注意，虽然图6示出了单个硬掩模层602，但是本领域普通技术人员将认识到许多变化、改变和修改。例如，也可以使用诸如二氧化硅和氮化硅的层的多层硬掩模。此外，可以使用诸如金属、金属氮化物、金属氧化物等的其他材料。
图7示出了根据本发明的各个实施例的在对光刻胶层施加图案化工艺之后的图6中示出的半导体器件的截面图。光刻胶层702形成在硬掩模层602上方。光刻胶层702可以由诸如聚苯并恶唑(PBO)、SU-8光敏环氧化物、薄膜型聚合物材料等的合适的光刻胶材料形成。
光刻胶层702可以通过诸如旋涂等的合适的制造技术形成。也应该注意，虽然图7示出了单个光刻胶层702，但是本领域技术人员将认识到，可以存在许多变化、改变和修改。例如，光刻胶层702可以包括多个光刻胶层。
硬掩模层602的顶面可以划分为两个区域，即通孔定位区和非通孔定位区。通孔定位区位于金属线212和218上方。非通孔定位区位于金属线220和224上方。在一些实施例中，在随后的蚀刻工艺期间，通孔定位区应该由硬掩模层602保护。
对光刻胶层702施加图案化工艺。考虑到通孔定位区的位置，取决于光刻胶层的性质，将光刻胶层702的选择区域暴露于光(例如，正性光刻胶)或不暴露于光(例如，负性光刻胶)。因此，去除位于金属线220和224上方的光刻胶材料。光刻胶层702的图案化工艺涉及众所周知的光刻操作，并且因此本文中不进一步详细讨论。
图8示出了根据本发明的各个实施例的在对硬掩模层施加硬掩模去除工艺之后的图7中示出的半导体器件的截面图。可以通过使用诸如湿蚀刻、干蚀刻等的合适的蚀刻工艺去除图7中示出的硬掩模层602的暴露部分。干蚀刻工艺或湿蚀刻工艺的具体操作在本领域是众所周知的，并因此本文中不讨论以避免不必要的重复。
如图8所示，在一些实施例中，可以蚀刻穿过图7中示出的硬掩模层602的暴露部分以暴露介电层216以及金属线220和224的顶面。在硬掩模去除工艺期间，可以去除介电层216的部分。如图8所示，在去除工艺完成之后，介电层216的暴露部分的顶面低于介电层216的未暴露部分。此外，去除工艺可以在金属线220和金属线224之间产生第一下沉(dip)802。同样地，去除工艺可以在金属线224和金属线218之间产生第二下沉804。
应该注意，虽然图8示出了金属线220和224的顶面与金属线218和212的顶面基本齐平，但是去除工艺可以使金属线220和224的顶面凹进，从而使得金属线220和224的剩余顶面可以稍微低于金属线212和218的顶面。
可以通过使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的光刻胶剥离技术去除图7中示出的剩余的光刻胶层702。光刻胶剥离技术是众所周知的，并且因此本文中不进一步详细讨论以避免重复。
图9示出了根据本发明的各个实施例的在对暴露的介电层施加回蚀刻工艺之后的图8中示出的半导体器件的截面图。在一些实施例中，诸如溅射、反应离子蚀刻(RIE)工艺等的合适的蚀刻工艺可以施加至暴露的介电层216以及金属线220和224。
在一些实施例中，蚀刻工艺可以包括气体，该气体包括CxFx、Ar等。蚀刻工艺的气流量在从约1sccm到约100sccm的范围内。蚀刻工艺的气体压力小于800毫托。蚀刻工艺的RF电源的功率小于3000W。
在蚀刻工艺中，通过离子化溅射气体产生等离子体。等离子体的溅射气体轰击暴露的介电层216以及暴露的金属线220和224。结果，如图9所示，已经去除了暴露的介电层216的上部以形成第一开口902和第二开口904。此外，蚀刻工艺中的等离子体轰击可以用作再成形工艺，这导致圆形金属线220和224。
如图9所示，在蚀刻工艺完成之后，圆形金属线220和224具有圆形顶面和两个圆角。圆形金属线220的形状类似于圆形金属线224的形状。为了简化，本文中仅详细描述金属线220的形状。
金属线220的圆形顶面位于金属线220的第一圆角和第二圆角之间。金属线220的第一圆角可以具有第一曲率半径。金属线220的第二圆角可以具有第二曲率半径。金属线220的圆形顶面可以具有第三曲率半径。在一些实施例中，第一半径可以约等于第二半径。
应该注意，取决于不同应用需求，金属线220的第一半径、第二半径和第三半径可以改变。换句话说，第一半径、第二半径和第三半径的值是设计的选择的问题。
具有图9中示出的制造步骤的一个有利特征是金属线220和224的再成形工艺以及介电层216的回蚀刻工艺可以在单个制造步骤中实施。这样的单个制造步骤有助于降低半导体器件100的制造成本。
具有图9中示出的制造步骤的另一个有利特征是圆形金属线220和224可以有助于减小两个邻近的金属线之间的距离。此外，金属线220和224的圆角可以有助于减小金属线220和224之间的电场。这种减小的重叠和电场可以有助于减小两个邻近的金属线(例如，金属线220和224)之间的电容耦合。这种减小的电容耦合可以有助于改进诸如击穿电压(VBD)、时间依赖介电击穿(TDDB)、较低泄漏等的各种可靠性性能特性。
图10示出了根据本发明的各个实施例的在对半导体器件施加清洗工艺和硬掩模去除工艺之后的图9中示出的半导体器件的截面图。可以采用清洗工艺以去除在图9中示出的蚀刻工艺中产生的任何剩余的残留物。
图9中示出的剩余的硬掩模层602可以使用例如湿蚀刻工艺、干蚀刻工艺或其他合适的工艺去除。在一些实施例中，通过湿蚀刻工艺去除剩余的硬掩模层602。可以使用包括稀释的氢氟酸(dHF)等的蚀刻剂实施湿蚀刻工艺。
图11示出了根据本发明的各个实施例的在半导体器件上方形成蚀刻停止层之后的图10中示出的半导体器件的截面图。如图11所示，蚀刻停止层240可以形成在半导体器件的暴露部分上方。蚀刻停止层240可以是诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合和它们的多层的介电材料。在一些实施例中，蚀刻停止层240可以使用诸如CVD、PECVD、ALD等的合适的沉积工艺形成。蚀刻停止层240的厚度可以在从约300埃到约1500埃的范围内。
图12示出了根据本发明的各个实施例的在形成气隙之后的图11中示出的半导体器件的截面图。介电材料可以通过诸如共形沉积技术的合适的沉积技术沉积在半导体器件100上方。该介电材料可以与介电层216的材料相同。在整个说明书中，新增加的介电材料和层216中现有的材料可以共同称为介电层216。
如图12所示，在半导体器件上方沉积介电层216之后，由于两个邻近的金属线之间的开口的较高的高宽比(即，间隙高度和间隙宽度之间的比率)，可以形成两个气隙232和234。如图12所示，窄的间隙宽度可以导致在间隙的上部形成突出部分(overhang)。这样的突出部分可以防止介电材料填充开口，从而使得形成如图12所示的气隙232和234。
如图12所示，气隙232和234的顶面为泪滴形状。还应该注意，图12中示出的形状仅是为了说明的目的而选择的，并不旨在限制本发明的各个实施例。例如，对于气隙232和234包括其他形状(诸如但不限于椭圆形、正方形、三角形等)，这在本发明的范围和精神内。
具有图12中示出的气隙232和234的一个有利特征是气隙232和234中的空气展示约等于1的介电常数。这样的低介电常数有助于进一步减小邻近的金属线(例如，金属线220和224)之间的电容耦合。这样的减小的电容耦合可以有助于改进包括VBD、TDDB、较低泄漏等的可靠性特性。
图13示出了根据本发明的另一实施例的气隙的截面图。图13中示出的气隙1301和1303类似于图12中示出的气隙232和234，除了一些介电材料可以在电介质沉积工艺期间落入两条邻近的金属线之间的窄隙之外。结果，第一介电底层1302形成在气隙1301中。同样地，第二介电底层1304形成在气隙1303中。
图14示出了根据本发明的又另一实施例的气隙的截面图。图14中示出的气隙1401和1403类似于图13中示出的气隙1301和1303，除了在电介质沉积工艺期间在气隙1401和1403中形成两个介电侧壁之外。如图14所示，在气隙1401中可以形成有两个介电侧壁1402和1404。同样地，在气隙1403中形成介电侧壁1412和1414。
图15示出了根据本发明的各个实施例的在形成通孔之后的图12中示出的半导体器件的截面图。在金属线212上方形成通孔214。通孔214可以使用合适的半导体制造工艺形成。例如，在介电层216的表面上沉积掩模层。通过蚀刻工艺形成开口。在开口中填充导电材料(诸如钨或铜)以形成通孔214。
应该注意，本领域已知的其他方法和材料也可以用于形成通孔214。还应该注意，通孔214可以包括其他合适的导电层。例如，通孔214可以包括势垒层、粘合层、多个导电层等。
图16示出了根据本发明的各个实施例的图15中示出的半导体器件的顶视图。金属线220和224具有圆形顶面。金属线212和218具有平坦顶面。气隙232位于金属线220和金属线224之间。气隙234位于金属线224和金属线218之间。在金属线212上方形成通孔214。
图17示出了根据本发明的另一实施例的图15中示出的半导体器件的顶视图。金属线220具有圆形顶面。金属线224包括圆形表面部分1706和平坦表面部分1708。如图17所示，气隙232位于金属线220和224之间。气隙234位于金属线224和金属线218之间。在金属线212上方形成通孔214。在金属线224的平坦表面部分上方可以形成有第二通孔264。
图18示出了根据本发明的各个实施例的用于形成图1中示出的半导体器件的方法的流程图。该流程图仅是实例，其不应该不适当地限制权力要求的范围。本领域普通技术人员应该认识到许多变化、改变和修改。例如，可以添加、去除、替换、重新排列和重复如图18所示的各个步骤。
在步骤1802中，可以在衬底上方的金属化层中形成多条金属线。在步骤1804中，对过量的材料施加CMP工艺，直到金属线的顶面与金属化层的顶面基本上齐平。
在步骤1806中，在金属化层上方形成硬掩模层。图案化硬掩模层以暴露非通孔定位区中的两条金属线的顶面。在步骤1808中，对金属化层的暴露部分施加诸如RIE工艺的合适的电介质回蚀刻工艺。电介质回蚀刻工艺中的等离子体轰击从非通孔定位区中的金属线的暴露表面敲掉一些材料，从而形成两条圆形金属线。电介质回蚀刻工艺也在相同的制造步骤期间去除两条圆形金属线之间的介电材料。
在步骤1812中，通过在圆形金属线上方沉积额外的介电材料，形成两个气隙。在步骤1814中，在通孔定位区中的金属线上方形成通孔。
根据实施例，一种装置包括位于衬底上方的第一导电线，第一导电线具有第一截面形状的第一部分，第一截面形状包括第一圆形顶面、位于第一导电线的第一侧壁和第一圆形顶面之间的第一圆角以及位于第一导电线的第二侧壁和第一圆形顶面之间的第二圆角。
该装置还包括第二导电线以及位于第一导电线和第二导电线的侧壁之间的第一气隙。
根据实施例，一种器件包括位于衬底上方的金属化层中的第一圆形金属线、位于金属化层中的第二圆形金属线、位于第一圆形金属线和第二圆形金属线的侧壁之间的第一气隙、位于金属化层中的第一金属线，其中，第一金属线的顶面高于第二圆形金属线的顶面，并且第一金属线的底面与第二圆形金属线的底面基本齐平，以及位于第二圆形金属线和第一金属线的侧壁之间的第二气隙。
根据实施例，一种方法包括在衬底上方的介电层中形成第一导电线和第二导电线，每条导电线均具有平坦顶面，对介电层施加回蚀刻工艺，直到已去除第一导电线和第二导电线之间的电介质部分，并且第一导电线和第二导电线具有包括圆形表面和两个圆角的相应的截面形状，以及在衬底上方沉积介电层，同时在第一导电线和第二导电线之间留下第一气隙。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体装置，包括：
第一导电线，位于衬底上方，所述第一导电线具有第一截面形状的第一部分，所述第一截面形状包括：
第一圆形顶面；
第一圆角，位于所述第一导电线的第一侧壁和所述第一圆形顶面之间；和
第二圆角，位于所述第一导电线的第二侧壁和所述第一圆形顶面之间；
第二导电线；以及
第一气隙，位于所述第一导电线和所述第二导电线的侧壁之间，所述第一气隙的由蚀刻停止层形成的侧壁分别与所述第一导电线和所述第二导电线直接接触。
2.根据权利要求1所述的半导体装置，其中，所述第二导电线包括第二截面形状，所述第二截面形状包括：
第二圆形顶面；
第三圆角，位于所述第二导电线的第一侧壁和所述第二圆形顶面之间；以及
第四圆角，位于所述第二导电线的第二侧壁和所述第二圆形顶面之间。
3.根据权利要求1所述的半导体装置，其中，所述第一导电线具有第三截面形状，所述第三截面形状包括：
第一平坦顶面；
第一锐角拐角，位于所述第一导电线的所述第一侧壁和所述第一平坦顶面之间；以及
第二锐角拐角，位于所述第一导电线的所述第二侧壁和所述第一平坦顶面之间。
4.根据权利要求1所述的半导体装置，还包括：
第三导电线，位于所述衬底上方，其中：
所述第三导电线的顶面高于所述第一导电线的所述第一圆形顶面；以及
所述第三导电线的底面与所述第一导电线的底面齐平。
5.根据权利要求4所述的半导体装置，还包括：
第二气隙，位于所述第三导电线和所述第一导电线之间。
6.根据权利要求5所述的半导体装置，还包括：
第四导电线，位于所述衬底上方，其中，所述第四导电线的顶面与所述第三导电线的顶面齐平。
7.根据权利要求6所述的半导体装置，还包括：
通孔，位于所述第四导电线上方，其中，介电材料填充在所述第三导电线的侧壁和所述第四导电线的侧壁之间。
8.一种半导体器件，包括：
第一圆形金属线，位于衬底上方的金属化层中；
第二圆形金属线，位于所述金属化层中；
第一气隙，位于所述第一圆形金属线和所述第二圆形金属线的侧壁之间，所述第一气隙的由蚀刻停止层形成的侧壁分别与所述第一圆形金属线和所述第二圆形金属线直接接触；
第一金属线，位于所述金属化层中，其中：
所述第一金属线的顶面高于所述第二圆形金属线的顶面；以及
所述第一金属线的底面与所述第二圆形金属线的底面齐平；以及
第二气隙，位于所述第二圆形金属线和所述第一金属线的侧壁之间。
9.根据权利要求8所述的半导体器件，其中：
所述第一气隙和所述第二气隙的顶部是泪滴形状。
10.根据权利要求8所述的半导体器件，还包括：
介电层，形成在所述衬底上方，其中，所述第一圆形金属线、所述第二圆形金属线、所述第一金属线、所述第一气隙和所述第二气隙嵌入在所述介电层中。
11.根据权利要求8所述的半导体器件，其中，所述第一圆形金属线包括：
第一圆形顶面；
第一圆角，位于所述第一圆形金属线的第一侧壁和所述第一圆形金属线的所述第一圆形顶面之间；以及
第二圆角，位于所述第一圆形金属线的第二侧壁和所述第一圆形金属线的所述第一圆形顶面之间。
12.根据权利要求8所述的半导体器件，其中，所述第二圆形金属线包括：
第二圆形顶面；
第三圆角，位于所述第二圆形金属线的第一侧壁和所述第二圆形金属线的第二圆形顶面之间；以及
第四圆角，位于所述第二圆形金属线的第二侧壁和所述第二圆形金属线的所述第二圆形顶面之间。
13.根据权利要求8所述的半导体器件，还包括：
第二金属线，位于所述金属化层中，其中，所述第二金属线的顶面与所述第一金属线的顶面齐平，并且介电材料填充在所述第二金属线和所述第一金属线的侧壁之间；以及
通孔，位于所述第二金属线上方。
14.根据权利要求8所述的半导体器件，其中，所述第二圆形金属线包括具有圆形顶面的第一部分和具有平坦顶面的第二部分。
15.一种形成半导体的方法，包括：
在衬底上方的介电层中形成第一导电线和第二导电线，每条导电线均具有平坦顶面；
对所述介电层施加回蚀刻工艺，直到已去除所述第一导电线和所述第二导电线之间的电介质部分，并且所述第一导电线和所述第二导电线具有包括圆形表面和两个圆角的相应的截面形状；以及
在所述衬底上方沉积介电层，同时在所述第一导电线和所述第二导电线之间留下第一气隙，所述第一气隙的由蚀刻停止层形成的侧壁分别与所述第一导电线和所述第二导电线直接接触。
16.根据权利要求15所述的形成半导体的方法，还包括：
在所述介电层中形成第三导电线和第四导电线；
在所述第一导电线、所述第二导电线、所述第三导电线和所述第四导电线上方沉积硬掩模层；
图案化所述硬掩模层以暴露所述第一导电线和所述第二导电线的顶面；
通过所述回蚀刻工艺圆化所述第一导电线和所述第二导电线；以及
在所述衬底上方沉积所述介电层以在所述第二导电线和所述第三导电线之间形成第二气隙。
17.根据权利要求16所述的形成半导体的方法，其中：
在对所述第一导电线和所述第二导电线施加所述回蚀刻工艺的步骤之后，所述第三导电线的顶面高于所述第一导电线和所述第二导电线的顶面。
18.根据权利要求15所述的形成半导体的方法，其中：
所述回蚀刻工艺是溅射蚀刻工艺。
19.根据权利要求15所述的形成半导体的方法，其中：
在所述衬底上方沉积所述介电层的步骤之后，在所述第一气隙中形成介电底层。
20.根据权利要求15所述的形成半导体的方法，其中：
在所述衬底上方沉积所述介电层的步骤之后，在所述第一气隙中形成介电侧壁。
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