CN102263083A - 集成电路结构与其形成方法 - Google Patents

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Abstract

本发明揭示一种集成电路结构及其形成方法，以在集成电路中提供内连线所需的绝缘结构。本发明一实施例的集成电路结构含有基板，其上具有两个相邻的内连线结构。盖层对准并形成于每一内连线结构上。侧壁物形成于每一内连线结构的相对两侧上，且气隙形成于内连线结构之间。介电层位于基板上以覆盖盖层与气隙。

Description

集成电路结构与其形成方法
技术领域
本发明是有关于一种集成电路的形成方法，且特别是有关于一种形成局部气隙以提供集成电路中的内连线绝缘的结构与方法。
背景技术
随着集成电路密度增加，其相邻单元之间的电容耦合也随之增加，这会进一步增加寄生电容，并降低集成电路的组件速度及整体效能。
在后段线路的内连线中，需要降低电阻电容延迟(RC delay)以改善组件效能。在内连线之间采用气隙的作法可有效降低等效介电常数(keff)。目前有多种方法可形成气隙，但每一种都会增加成本且难以完成。更明确的说，每一种已知方法都需要额外的次微影图案化步骤，额外的共聚物图案化步骤、及/或非顺应性的金属间层沉积。
发明内容
本发明的目的在于提供一种集成电路结构及其形成方法。
本发明一实施方式提供一种集成电路结构。相邻的两个内连线结构形成于基板上。多个盖层对准并形成于每一内连线结构上。多个侧壁物形成于每一内连线结构的侧壁上，且气隙形成于内连线结构之间。介电层位于基板上以覆盖盖层与气隙。
本发明另一实施方式亦提供一种集成电路结构。两个金属内连线形成于半导体基板上。多个盖层直接形成于每一金属内连线上。多个侧壁物形成于每一金属内连线的侧壁上，且气隙形成于金属内连线之间。多个衬垫间隔物分别位于各个侧壁物上，并横向接触盖层之一。介电层位于半导体基板上以覆盖盖层与气隙。
本发明另一实施方式还提供一种集成电路结构的形成方法。进行选择性成长工艺以于每个金属结构上分别形成盖层，且金属结构是位于基板上的介电层中。沉积衬垫层于基板与盖层上。干蚀刻基板以移除大部分的介电层，形成侧壁物于每一金属结构的侧壁上，并形成气隙于金属结构之间。沉积低介电常数的介电材料于基板上，以覆盖盖层与气隙。
本发明一方面提供一种集成电路结构，包括：两个金属内连线，位于一半导体基板上；多个金属盖层，直接形成于每一该些金属内连线上；多个介电侧壁物，位于每一该些金属内连线的侧壁上，且多个气隙分别位于该些介电侧壁物之间；多个衬垫间隔物，每一该些衬垫间隔物分别位于每一该些介电侧壁物之上，并横向接触该些金属盖层之一；以及一介电层，位于该半导体基板上，以覆盖该些金属盖层与该气隙。
上述的集成电路结构，其中该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。
上述的集成电路结构，其中该些衬垫间隔物的材质为碳氧化硅、氮化硅、氮氧化硅或其组合。
上述的集成电路结构，其中该些介电侧壁物的材质包括氧化硅，且该些金属内连线的材质包括铜。
本发明另一方面提供一种集成电路结构的形成方法，包括：进行选择性成长工艺，以形成多个金属盖层分别于多个金属结构上，且该些金属结构形成于一基板上的一介电层中；沉积一衬垫层于该基板与该些金属盖层上；干蚀刻该衬垫层与该介电层，以移除大部分的该介电层，同时形成多个衬垫侧壁物分别于每一该些金属盖层的侧壁上以及形成多个介电侧壁物分别于每一该些金属结构的侧壁上，以形成多个气隙分别于相邻的该些介电侧壁物之间；以及沉积具有低介电常数的低介电材料层于该基板上，以覆盖该些金属盖层与该气隙。
上述的集成电路结构的形成方法，其中该选择性成长工艺包括无电电镀工艺。
上述的集成电路结构的形成方法，其中该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。
上述的集成电路结构的形成方法，其中该衬垫层为碳氧化硅、氮化硅、氮氧化硅或上述的任意组合。
上述的集成电路结构的形成方法，其中还包括在沉积该低介电材料层之前，先沉积一蚀刻停止层于该基板上，以覆盖该些金属盖层与该些气隙。
上述的集成电路结构的形成方法，其中还包括：在沉积该低介电材料层之前，先以一热分解高分子填满该些气隙；以及在沉积蚀刻停止层后进行一回火工艺，以分解该热分解高分子。
本发明通过形成局部气隙可以提供集成电路中的内连线绝缘的结构。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1A-1E与图2A-2F是已知技艺中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图；
图3A-3E是本发明一实施方式中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图；
图4是本发明一实施方式中，形成气隙以提供集成电路中的内连线绝缘的流程图；以及
图5是图3B的集成电路结构的部分剖视图。
【主要组件符号说明】
100、114、118、122、128：结构
102、202：基板
103、203：蚀刻中止层
104、204、220：介电层
105：抗反射层
106：沟槽
108：光阻层
110：损伤层
112：侧壁
116、206：保护层
120：铜
124、224、320：气隙
125：蚀刻中止层
126：盖层
200、212、216、218、222：结构
206：内连线
210：光阻层
300、310、314、316、324：结构
302：半导体基板
303：蚀刻中止层
304：介电层
306：金属结构
308：金属盖层
312：衬垫层
312a：间隔物
318：介电侧壁物
322：低介电材料层
400：方法
402、404、406、408、410、412：步骤
A：金属盖层边缘与基板表面的夹角
E：金属盖层边缘的切线方向
X：基板表面的水平方向
H：金属盖层中间部分的高度
S：间隔物宽度
具体实施方式
本发明是有关于一种集成电路的形成方法，且特别是有关于一种形成局部气隙以提供集成电路中的内连线绝缘的结构与方法。然而可以理解的是，下述的特定实施例是用以教示本发明的概念，使本技艺人士可轻易应用上述教示至其它方法与系统。此外，本发明的方法与系统包含某些已知的结构与步骤。由于本技艺人士已熟知这些已知结构与步骤，下述说明将仅粗略带过。另外为了方便说明，在不同附图中可能沿用重复标号，但这不代表不同附图间重复的标号在结构或方法中具有必然的对应关系。
图1A-1E是已知技艺中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图。首先如图1A所示，结构100包含基板102、蚀刻中止层103、介电层104、抗反射层105及光阻层108。然后以微影蚀刻工艺依序图案化光阻层108、抗反射层105及介电层104，以在介电层104中形成沟槽106。
接着进行等离子处理将光阻层108与抗反射层105剥除，并于沟槽106的侧壁112上形成损伤层110，以形成图1B所示的结构114。可以理解的是，此剥除光阻步骤的等离子处理会损伤沟槽106的侧壁而形成损伤层110。
接着如图1C所示，沉积共形的(conformal)保护层116于图1B的结构114上以形成结构118。此时进行金属化工艺，其包含溅镀阻障层(未示于图中)与晶种层(未示于图中)以及电镀铜以沉积铜120于沟槽106中，之后进行化学机械研磨以移除多余的铜120与保护层116的上表面，再进行湿蚀刻以移除损伤层110，形成气隙124，形成如图1D所示的结构122。在上述结构中，气隙124的位置即先前损伤层110所在的位置。
最后，依序沉积蚀刻中止层125与盖层126以利后续的双镶嵌工艺，形成图1E所示的结构128。上述实施例具有多种问题，例如湿蚀刻工艺会损伤铜120、对电容的改善程度有限以及保护层116在损伤层100侧壁上的不规则沉积。
图2A-2F是两种其它的已知技艺中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图。这两种工艺均由图2A所示的结构200开始，其基板202上依序具有蚀刻中止层203、介电层204、抗反射层205与硬罩幕层207。介电层204中的沟槽填有铜以形成内连线206。接着进行图2B所示的一种工艺，进行化学机械研磨后，沉积保护层208于介电层204上。保护层208可为介电材料。之后涂布并图案化光阻层210于保护层208上，形成结构212。接着干蚀刻或湿蚀刻结构212，形成图2C所示的结构218。接着，在图2D中，再沉积非共形(non-conformal)的具有非常低介电常数(extra-low k)的介电层220以形成结构222。如图2D所示，结构222的内连线206间具有气隙224。
另一方面，在提供图2A的结构200后进行图2E所示的另一种工艺。在此工艺中，介电层204的材料为具有孔洞的团块共聚物(block copolymer)，其沟槽亦填有铜，以形成内连线206。接着进行化学机械研磨，再沉积保护层208以形成结构216。之后在图2F中，热分解由团块共聚物组成的部分介电层204，在介电层204内形成间隙224。
图2A-2F所示的实施例具有多种问题，比如两种已知方法均需额外的光阻图案化步骤。此外，第二种已知方法需要较新且未验证的孔洞材料(即上述的团块共聚物)作为介电层204的材料。上述两种已知方法均需控制非共形的ELK介电层220的沉积步骤。
图3A-3E是本发明一实施例中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图。图4是本发明一实施例中，形成气隙以提供集成电路中的内连线绝缘的方法400的流程图。如图3A-3E及图4所示，下述将说明具有气隙的集成电路结构与其形成方法。
首先进行步骤402，提供化学机械研磨后与检测过的集成电路结构300(图3A)。集成电路结构300包含半导体基板302如硅，亦可为其它材料如锗、硅锗合金或其它合适的半导体材料。半导体基板302中亦包含多种绝缘结构，如浅沟槽绝缘(STI)形成于半导体基板302中以分隔多种组件。上述的STI结构(未图标)可形成于半导体基板302中以定义不同的主动区域。STI结构的形成方法可为蚀刻半导体基板302形成沟槽于其中，接着将一或多种绝缘材料如氧化硅、氮化硅或氮氧化硅填入沟槽中。在一实施例中，STI结构的工艺依序如下：成长垫氧化层、以低压化学气相沉积法(LPCVD)形成氮化物层、以光阻及光罩图案化垫氧化层及氮化物层以形成STI开口、以STI开口蚀刻基板形成沟槽、非必需地成长热氧化衬垫层于沟槽中以改善沟槽界面、以化学气相沉积法将氧化物填入沟槽中及以化学机械研磨法进行回蚀刻以及剥除氮化物层，至此完成STI结构。
半导体基板302中亦包含多种掺杂结构如n型井区、p型井区、淡掺杂漏极(lightly doped drain)结构与重掺杂源极/漏极(S/D)结构，以形成多种集成电路组件如场效晶体管(field effect transistor；FET)。半导体基板302可具有其它集成电路主动组件及/或被动组件，比如影像侦测器、内存、发光二极管、电容与电阻。在一实例中，场效晶体管可为金属氧化物半导体晶体管。在另一实施例中，场效晶体管包含鳍状场效晶体管(FinFET)。
集成电路结构300可进一步含有栅极堆叠(未图标)形成于半导体基板302上，以作为场效晶体管的构件。在一实施例中，场效晶体管的栅极堆叠采用高介电常数的介电材料与金属。在一实施例中，高介电常数的介电材料可为HfO2。在其它实施例中，高介电常数的介电材料可为金属氮化物、金属硅酸盐或其它金属氧化物。在另一实施例中，高介电常数的介电材料层可由其它合适工艺形成，如有机金属化学气相沉积法或分子束磊晶。栅极堆叠中的金属可为铝、钨、其它合适金属或金属合金。
栅极堆叠可进一步包含具有适当工作函数的额外金属或其它导电材料层。在一实施例中，n型场效晶体管的栅极具有金属为主的导电材料(如n型金属)，其工作函数适用于n型场效晶体管。举例来说，n型金属的工作函数约小于或等于4.2eV。在一实施例中，n型金属可为钽、钛铝合金、氮化钛铝或上述的组合。在另一实施例中，p型场效晶体管的栅极具有金属为主的导电材料(如p型金属)，其工作函数适用于p型场效晶体管。举例来说，p型金属的工作函数约大于或等于5.2eV。在一实施例中，p型金属可为氮化钛或氮化钽。上述n型金属与p型金属的形成方法可为合适工艺，如物理气相沉积法(PVD)、化学气相沉积法(CVD)、原子层沉积法(ALD)、等离子增强式化学气相沉积法(PECVD)或等离子增强式原子层沉积法(PEALD)。
集成电路结构300可还包含内连线结构作为电路，以形成功能性集成电路。内连线通常包含多层金属层，如第一金属层、第二金属层或类似物。内连线包含金属线路作为水平电路，与其它结构如接点或导孔作为垂直电路。在多种金属结构之间具有一或多种介电材料，以提供电性绝缘。集成电路结构300包含形成于半导体基板302上的蚀刻终止层303及介电层340。
介电层304包含氧化硅、低介电常数的介电材料、其它合适的介电材料或上述的组合。介电层304的形成方法可为任何合适技术，如化学气相沉积法。举例来说，高密度等离子化学气相沉积可用以形成介电层304。在一实施例中，介电层304沉积于半导体基板302与栅极堆叠上。在一实施例中，可采用化学机械研磨法来平坦化介电层304，同时减少介电层304的厚度。
同样如图3A及图4所示，方法400接着进行步骤404以形成金属结构(内连线)306。在一实施例中，集成电路结构300的介电层304中具有相邻的至少两个金属结构306。在又一实施例中，金属结构306包含镶嵌工艺形成的铜。更明确的说，金属结构306可具有多层结构，比如铜、铜合金、金属硅化物或上述的组合。在一实施例中，形成金属结构306的镶嵌工艺如下：以微影工艺及蚀刻工艺图案化介电层304，以于介电层304中形成沟槽；将导电材料层填入沟槽中；进行研磨工艺如CMP以移除多余的导电材料，并同时平坦化介电层304的表面。将导电材料填入沟槽的步骤包含形成衬垫层(如氮化钛)，以溅镀法形成铜晶种层，再以电镀技术于铜晶种层上形成块状铜(bulk copper)。
如图3B及图4所示，接着进行方法400的步骤406，以于每一金属结构306上形成金属盖层308，形成结构310。在一实施例中，金属盖层308的形成方法为选择性成长，如无电电镀工艺。由于金属盖层308的形成方法为选择性成长于金属结构306上，因此其只形成于每一金属结构306上，而不会形成于介电层304上，这将使金属盖层308实质上对准金属结构306。在另一实施例中，金属盖层308是由磷化钴钨(CoWP)组成。在其它实施例中，金属盖层308可由铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽或钌组成。在另一实施例中，金属盖层308的厚度为约3nm至约20nm。
金属盖层308的形状如图5所示，其边缘与基板表面(水平方向X)的夹角为A。特定来说，金属盖层308边缘的切线方向为E。在方向E与方向X之间的夹角即为A。在一实施例中，夹角A的范围约为45°至90°。在图5中，金属盖层308的中间部分高度定义为H。在一实施例中，金属盖层308的高度H为约3nm至20nm。
如图3C及图4所示，接着进行方法400的步骤408，以形成衬垫层312于图3B的结构310上。更明确的说，可采用任何已知方法沉积衬垫层312于金属结构308与介电层304上，以形成结构314。在一实施例中，衬垫层312可为碳氧化硅(SiOC)。衬垫层312亦可为氮化硅(SiN)或氮氧化硅(SiON)。在一实施例中，衬垫层312的厚度为约10nm至约55nm。
如图3D及图4所示，接着进行方法400的步骤410以蚀刻衬垫层312与介电层304，形成图3D所示的结构316。蚀刻工艺先施加于衬垫层312，以实质上移除位于层间介电层314上的部分衬垫层312。但如前所述，此蚀刻步骤将保留金属盖层308侧壁上的间隔物312a。接着蚀刻工艺将蚀刻介电层304，形成介电侧壁物318于金属结构(内连线)306的侧壁上，并形成气隙320于金属结构306之间。在其它实施例中，蚀刻工艺分为两个步骤：第一蚀刻步骤的作用为蚀刻衬垫层312，而第二蚀刻步骤的作用为蚀刻介电层304。在另一实施例中，蚀刻工艺为非等向蚀刻技术如采用等离子的干蚀刻。除此之外，蚀刻工艺亦可为采用氢氟酸的湿蚀刻。
因此，在图3C中的衬垫层312，有部分被定义为图3D的间隔物312a，其宽度被定义为S。在一实施例中，间隔物的宽度S约为15nm。在后续的蚀刻工艺中，将保留间隔物312a。间隔物312a的其它作用将详述于后。
在一实施例中，各介电侧壁物318的宽度实质上相等，且其宽度是由衬垫层312的间隔物312a的宽度S来控制的。在蚀刻工艺中，由于间隔物312a覆盖相邻金属结构306之间的部分介电层304，后续形成的气隙320将与金属结构306间隔有介电侧壁物318。介电侧壁物318实质上为一种自我对准间隔物。此外，每一介电侧壁物318的宽度与下列三个步骤相关：选择性成长金属盖层308、沉积衬垫层312以及蚀刻工艺。更明确的说，介电侧壁物318的宽度决定于金属盖层308的形状与厚度、衬垫层的顺应性与厚度以及蚀刻工艺的时间长短。
最后如图3E及图4所示，进行方法400的步骤412以形成低介电材料层322于图3D的结构316上，使低介电材料层322覆盖气隙320，以完成结构324。在一实施例中，低介电材料层322可为低介电常数的介电材料。低介电材料层322的形成方法可为化学气相沉积法、旋转涂布法或其它合适方法。在另一实施例中，亦可先沉积蚀刻停止层(etching stop layer)于结构316上，再沉积低介电材料层322于其上。
在一实施例中，若气隙320够小(比如小于6nm)，低介电材料层322可覆盖气隙320。相反地，若气隙320太大(比如大于6nm)，低介电材料层322可能会填入气隙320中并使气隙320消失。在这种情况下，可采用可热分解的高分子(thermal decomposable polymer)以再形成气隙320。更明确的说，在蚀刻工艺后先将热分解高分子填入气隙320中。在沉积蚀刻停止层后，以回火工艺分解可热分解的高分子，即再形成气隙320。
虽然上述内容仅详述本发明的部分实施例，但本技艺人士在不偏离本发明的优点及教示的情况下，应可轻易调整上述的实施例。在不同的实施例中，气隙可形成于接触层中、导孔层中、第一金属层中、第二金属层中以及类似层中。在这些实施例中，两个相邻的金属结构306为接触结构、金属线路或导孔。在其它实施例中，采用方法400的双镶嵌技术可用以形成气隙于两个相邻金属线路之间的金属层中，与两个相邻导孔之间的导孔层中。在另一实施例中，用以形成气隙320的步骤410的蚀刻工艺具有两个蚀刻步骤，分别为干蚀刻与湿蚀刻。首先施加干蚀刻步骤于衬垫层以形成间隔物。此干蚀刻步骤可沿着衬垫间隔物之间的开口蚀刻部分的介电层304，形成气隙于介电层304中。后续的湿蚀刻步骤将施加于介电层304，可进一步垂直地或水平地增加气隙体积。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种集成电路结构，其特征在于，包括：
两个金属内连线，位于一半导体基板上；
多个金属盖层，直接形成于每一该些金属内连线上；
多个介电侧壁物，位于每一该些金属内连线的侧壁上，且多个气隙分别位于该些介电侧壁物之间；
多个衬垫间隔物，每一该些衬垫间隔物分别位于每一该些介电侧壁物之上，并横向接触该些金属盖层之一；以及
一介电层，位于该半导体基板上，以覆盖该些金属盖层与该气隙。
2.根据权利要求1所述的集成电路结构，其特征在于，该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。
3.根据权利要求1所述的集成电路结构，其特征在于，该些衬垫间隔物的材质为碳氧化硅、氮化硅、氮氧化硅或其组合。
4.根据权利要求1所述的集成电路结构，其特征在于，该些介电侧壁物的材质包括氧化硅，且该些金属内连线的材质包括铜。
5.一种集成电路结构的形成方法，其特征在于，包括：
进行选择性成长工艺，以形成多个金属盖层分别于多个金属结构上，且该些金属结构形成于一基板上的一介电层中；
沉积一衬垫层于该基板与该些金属盖层上；
干蚀刻该衬垫层与该介电层，以移除大部分的该介电层，同时形成多个衬垫侧壁物分别于每一该些金属盖层的侧壁上以及形成多个介电侧壁物分别于每一该些金属结构的侧壁上，以形成多个气隙分别于相邻的该些介电侧壁物之间；以及
沉积具有低介电常数的低介电材料层于该基板上，以覆盖该些金属盖层与该气隙。
6.根据权利要求5所述的集成电路结构的形成方法，其特征在于，该选择性成长工艺包括无电电镀工艺。
7.根据权利要求5所述的集成电路结构的形成方法，其特征在于，该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。
8.根据权利要求5所述的集成电路结构的形成方法，其特征在于，该衬垫层为碳氧化硅、氮化硅、氮氧化硅或上述的任意组合。
9.根据权利要求5所述的集成电路结构的形成方法，其特征在于，还包括在沉积该低介电材料层之前，先沉积一蚀刻停止层于该基板上，以覆盖该些金属盖层与该些气隙。
10.根据权利要求9所述的集成电路结构的形成方法，其特征在于，还包括：
在沉积该低介电材料层之前，先以一热分解高分子填满该些气隙；以及
在沉积蚀刻停止层后进行一回火工艺，以分解该热分解高分子。
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