CN105580112A - 制造碳化硅半导体器件的方法 - Google Patents

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Abstract

一种制造碳化硅半导体器件的方法，包括：步骤(S1)，制备碳化硅衬底(100)，所述碳化硅衬底(100)具有第一主表面(P1)和位于第一主表面(P1)的相反侧的第二主表面(P2)；步骤(S2)，通过利用杂质掺杂第一主表面(P1)在碳化硅衬底(100)中形成掺杂区域；步骤(S3)，在第一主表面(P1)处的掺杂区域上形成第一保护膜(10)；和步骤(S5)，在已经形成的第一保护膜(10)的情况下通过退火激活在掺杂区域中包含的杂质，形成第一保护膜(10)的步骤(S3)包括在第一主表面(P1)上布置如下材料的步骤，所述材料将会形成第一保护膜(10)且其中金属元素的浓度小于或等于5μg/kg。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及碳化硅半导体器件。更具体地，本发明涉及制造碳化硅半导体器件的方法。
背景技术
近年来，碳化硅半导体器件在朝着作为功率半导体器件的实际应用的方向上已经取得了进展。这是因为与由硅材料制成的目前主流的半导体器件相比，对于半导体器件用碳化硅材料预计会增加击穿电压且降低导通电阻。特别地，预计碳化硅半导体器件可以进行利用宽带隙半导体的高温操作。在制造这种碳化硅半导体器件的工艺中，例如通过离子注入方法利用杂质对半导体衬底进行掺杂(例如参考日本专利特开2001-68428号公报(专利文献1))。
现有技术文献
专利文献
专利文献1：日本专利特开No.2001-68428
发明内容
技术问题
通过退火然后将通过离子注入工艺等形成的掺杂区域激活。在这种情况下，退火温度达到大于或等于1500℃的高温，导致在衬底表面上的升华等，这可能导致表面粗糙。当这种表面粗糙出现时，半导体器件的特性显著劣化。
为了解决这一问题，专利文献1公开了在碳化硅衬底的表面上形成保护膜，随后进行退火的方法。利用这种方法，可以通过保护膜抑制升华，从而防止衬底的表面粗糙。
然而，本发明人进行的研究揭示了利用如上所述的形成保护膜的方法制造的碳化硅半导体器件的阈值电压是不稳定的且在长期使用过程中可能会变化。
鉴于如上所述的问题，目标是要提供具有稳定的阈值电压的碳化硅半导体器件。
技术方案
根据本发明的一个实施例的制造碳化硅半导体器件的方法包括以下步骤：制备碳化硅衬底，其具有第一主表面和位于所述第一主表面相反侧的第二主表面；通过利用杂质掺杂第一主表面在碳化硅衬底中形成掺杂区域；在第一主表面处的掺杂区域上形成第一保护膜；以及在已经形成的第一保护膜的情况下通过退火激活在掺杂区域中包含的杂质，形成第一保护膜的步骤包括在第一主表面上布置如下材料的步骤，所述材料将会形成第一保护膜且其中金属元素的浓度小于或等于5μg/kg。
有益效果
根据以上所述，可以提供具有稳定的阈值电压的碳化硅半导体器件。
附图说明
图1为说明实施例的制造碳化硅半导体器件的方法的一部分的截面示意图。
图2为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图3为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图4为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图5为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图6为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图7为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图8为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图9为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图10为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图11为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图12为说明实施例的制造所述碳化硅半导体器件的所述方法的一部分的截面示意图。
图13为说明根据制造实施例的所述碳化硅半导体器件的所述方法的夹具的截面示意图。
图14为显示根据第一实施例的制造碳化硅半导体器件的方法的概要的流程图。
图15为显示根据第二实施例的制造碳化硅半导体器件的方法的概要的流程图。
具体实施方式
下面对本发明的实施例进行更详细地说明。在本申请的附图中，相同或相应的部分由相同的标记表示并且将不再重复相同的说明。
[本发明的实施例的说明]
首先，将在下面的(1)～(8)中列出并说明本发明的实施例(下文中也称作“本实施例”)的概要。
本发明人进行了刻苦的研究以解决上述问题，并且基于以下发现完成了本实施例：在被形成为防止从衬底表面的升华的保护膜中可能包含的特定成分是有助于碳化硅半导体器件中的阈值电压变化的因素。也就是说，根据本实施例的制造碳化硅半导体器件的方法包括如下所述的配置。
(1)所述方法包括：步骤S1，制备碳化硅衬底100，所述碳化硅衬底100具有第一主表面P1和位于第一主表面P1的相反侧的第二主表面P2；步骤S2，通过利用杂质掺杂第一主表面P1在碳化硅衬底100中形成掺杂区域；步骤S3，在第一主表面P1处的掺杂区域上形成第一保护膜10；和步骤S5，在具有已经形成的第一保护膜10的情况下通过退火激活在掺杂区域中包含的杂质。
形成第一保护膜10的步骤S3包括在第一主表面P1上布置如下材料的步骤，所述材料将会形成第一保护膜10且其中金属元素的浓度小于或等于5μg/kg。
如在专利文献1中所述的，例如在将会形成保护膜的材料中的金属元素的浓度在制造碳化硅半导体器件的常规方法中并没有被限定。因此，存在其中金属元素包含在第一保护膜10中的情况。在退火期间这种金属元素从第一保护膜10扩散到碳化硅衬底100中。然而，由于在碳化硅衬底100中的杂质扩散系数非常低，所以金属元素残留在碳化硅衬底100的表面附近而不扩散到碳化硅衬底100中。然后，残留在表面附近的金属元素将会被捕获到将会在随后的步骤中形成的栅绝缘膜91中。栅绝缘膜91中包含金属元素导致如下缺点：这种金属元素在栅绝缘膜91内移动从而导致阈值电压变化。尽管仍未知，但据信这种缺点的存在已经证明了它本身在追寻碳化硅半导体器件的高温操作中增加金属离子(移动离子)的移动性。
在本实施例中，将包含在将会形成第一保护膜10的材料中的金属元素的浓度限定为小于或等于5μg/kg，使得可以防止在栅绝缘膜91中包含金属元素。也就是说，可以抑制在碳化硅半导体器件中的阈值电压变化。
(2)优选地，在第一保护膜10的表面中的每单位面积的金属元素的密度为小于或等于1E10原子/cm2。在本实施例中，如上所述将包含在将会形成第一保护膜10的材料中的金属元素的浓度限定为小于或等于5μg/kg。在通过焙烧所述材料形成第一保护膜10之后，在第一保护膜10的表面中的每单位面积的这种金属元素的密度小于或等于1E10原子/cm2的情况下，可以更可靠地抑制阈值电压变化。
(3)优选地，第一保护膜10为有机膜。可以将将会形成有机膜的材料容易地涂敷在第一主表面P1上，由此减少所述步骤中强加的负担。另外，有机膜可以在用于激活杂质的退火(下文中称为“激活退火”)的升温过程中通过被碳化变成碳膜。然后这种碳膜可以具有耐受激活退火的耐热性。
(4)优选地，金属元素为钠(Na)。在将可能变成移动离子的Na的浓度限制在低水平的情况下，可以更容易地抑制阈值电压变化。
(5)优选地，所述方法还包括在激活步骤S5之前在第二主表面P2上形成第二保护膜20的步骤S4，且在激活步骤S5中，在已经形成第一保护膜10的情况下并且也已经形成第二保护膜20的情况下进行退火。
形成第二保护膜20可以抑制在第二主表面P2上的升华从而防止表面粗糙。
(6)优选地，第二保护膜20为有机膜、类金刚石碳膜和碳层中的一种。对于第二保护膜20使用与用于第一保护膜10的相同的有机膜可以简化制造步骤并且降低成本。
作为第二保护膜20，可以使用类金刚石碳膜(下文中称为“DLC膜”)、碳层。这些的使用也可以以与有机膜类似的方式抑制在第二主表面P2上的升华。
在此，通过ECR(电子回旋共振)溅射可以形成DLC膜。通过从碳化硅衬底100中部分地去除硅也可以形成碳层。
(7)优选地，碳化硅衬底100具有大于或等于100mm(例如大于或等于4英寸)的直径，且碳化硅衬底100具有小于或等于600μm的厚度。
当在具有大于或等于100mm的直径和小于或等于600μm的厚度的大直径衬底中从第二主表面P2发生升华时，衬底的翘曲变得明显，导致生产率降低。形成如上所述的第二保护膜20可以消除这些缺点以显著地提高大直径衬底的生产率。
(8)优选地，在制备步骤S1中制备多个碳化硅衬底100，且在激活步骤S5中，在沿与第一主表面P1交叉的方向上将每个衬底之间保持有间隔的情况下，对所述多个碳化硅衬底100退火。
常规地，已经在第二主表面P2与基座等紧密接触的情况下进行了激活退火以预防与从第二主表面P2升华相关的衬底翘曲等。因此，已经对激活退火步骤中的生产量施加了一定限制。在本实施例中，通过形成第二保护膜20可以防止在第二主表面P2上的升华，使得可以在沿与第一主表面P1交叉的方向上(例如垂直于第一主表面P1的纵向方向)将碳化硅衬底100之间留有间隔的情况下对它们进行堆叠以对所述多个衬底进行共同处理。这可以显著地提高碳化硅半导体器件的生产率。
[本发明实施例的详细内容]
现在对本实施例的制造碳化硅半导体器件的方法进行更详细地说明，然而，本实施例不限于此。
<第一实施例>
<制造碳化硅半导体器件的方法>
图14为显示根据第一实施例的制造碳化硅半导体器件的方法的概要的流程图。如在图14中所示，第一实施例的制造碳化硅半导体器件的方法包括步骤S1、S2、S3、S5、S6、S7和S8。在将会形成在步骤S3中形成的第一保护膜10的材料中，金属元素的浓度小于或等于5μg/kg。这可以防止栅绝缘膜91包含源自这种材料的金属元素，由此使碳化硅半导体器件的阈值电压稳定。现在对所述步骤进行说明。
<步骤S1>
图1为说明在本实施例的制造碳化硅半导体器件的方法中的步骤S1的截面示意图。参照图1，制备具有第一主表面P1和位于第一主表面P1的相反侧的第二主表面P2的碳化硅衬底100。碳化硅衬底100包含碳化硅单晶衬底80和在其上外延生长的碳化硅外延层81。
碳化硅单晶衬底80由例如具有4H的多型体的六方碳化硅制成。例如通过把由碳化硅单晶制成的晶锭(未示出)切成片制备碳化硅单晶衬底80。碳化硅单晶衬底80包含杂质诸如氮(N)且具有n型导电性。
碳化硅单晶衬底80的下表面构成碳化硅衬底100的第二主表面P2。碳化硅单晶衬底80的上表面是进行外延生长的表面。
碳化硅外延层81具有例如具有4H的多型体的六方晶体结构。碳化硅外延层81的上表面构成第一主表面P1。例如碳化硅外延层81具有n型导电性。通过例如使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为原料气并且例如使用氢(H2)作为载气的CVD(化学气相沉积)工艺可以进行碳化硅外延层81的外延生长。这样做时，优选例如引入氮(N)或磷(P)作为杂质。在这种情况下，优选调节在碳化硅外延层81中的杂质浓度，使得它低于在碳化硅单晶衬底80中的杂质浓度。
<步骤S2>
图2～7为说明步骤S2的截面示意图。参照图2～7，在第一主表面P1上形成具有规定开口的掩膜层并且选择性地进行离子注入以形成在图7中示出的掺杂区域(p主体层82、n+层83和p接触区域84)。虽然本实施例说明通过离子注入方法形成掺杂区域的方法，但可以通过伴随杂质添加的外延生长形成掺杂区域。此外，图7中示出的掺杂区域的布置仅仅是示例性的并且可以视情况进行改变。
首先，参照图2，在第一主表面P1上形成第一掩膜层41。第一掩膜层41由例如二氧化硅、氮化硅和氮氧化硅制成，且可以通过例如热CVD工艺和光CVD工艺形成。低压热CVD工艺作为热CVD工艺是合适的。例如通过如下可以形成二氧化硅层：以约大于或等于60sccm且小于或等于100sccm的流量并且在约大于或等于600℃且小于或等于800℃的温度下将TEOS(正硅酸乙酯)气体供应到其中已经布置了碳化硅衬底100的室中，将压力设定为约大于或等于0.8Torr且小于或等于1.4Torr。
第一掩膜层41可以包括通过第一主表面P1的热氧化形成的二氧化硅层(未示出)、由多晶硅制成的蚀刻停止层(未示出)等。在第一掩膜层41包括蚀刻停止层的情况下，使在随后的第一掩膜层41的蚀刻期间对衬底的损害减轻。
例如通过如下可以形成由多晶硅制成的蚀刻停止层：以约大于或等于800sccm且小于或等于1200sccm的流量并且在约大于或等于500℃且小于或等于700℃的温度下将硅烷(SH4)气体供应到其中已经布置了碳化硅衬底100的室中，且将压力设定为约大于或等于0.4Torr且小于或等于0.8Torr。
接下来，参照图3，在第一掩膜层41中形成第一开口51。例如通过借助于使用CF4或CHF3的蚀刻去除第一掩膜层41的一部分而形成第一开口51。在形成第一开口51之后，通过第一掩膜层41进行离子注入以形成p主体层82。在这种情况下注入的杂质为p型杂质诸如铝(Al)或硼(B)。
接下来，参照图4，在第一掩膜层41上形成第二掩膜层42。第二掩膜层42为例如二氧化硅层且可以通过低压CVD工艺形成。然后，通过在第二掩膜层42上的各向异性刻蚀去除一部分第二掩膜层42以形成具有小于第一开口51的宽度的宽度的第二开口52，如图5中所示。然后，通过第一掩膜层41和第二掩膜层42进行离子注入以形成n+层83。在这种情况下注入的杂质为n型杂质诸如磷(P)或氮(N)。
此外，参照图6，通过采用层形成和各向异性刻蚀的组合形成具有第三开口53的第三掩膜层43，所述第三开口53具有小于第二开口52的宽度的宽度。第三掩膜层43为例如二氧化硅层，且可以通过低压CVD工艺形成。然后，通过第一掩膜层41、第二掩膜层42和第三掩膜层43进行离子注入以形成p接触区域84。在这种情况下注入的杂质为p型杂质诸如铝(Al)或硼(B)。
接下来，参照图7，将第一掩膜层41、第二掩膜层42和第三掩膜层43去除。如果掩膜层为二氧化硅层，则例如可以通过使用氢氟酸的湿法刻蚀去除掩膜层。例如通过干法刻蚀可以去除由多晶硅制成的层。
<步骤S3>
图8为说明步骤S3的截面示意图。参照图8，在碳化硅外延层81中形成掺杂区域之后，进行在第一主表面P1处的掺杂区域上形成第一保护膜10的步骤S3。如在图8中所示，优选第一保护膜10覆盖各个掺杂区域。也就是说，优选第一保护膜10覆盖被用作器件的第一主表面P1的整个部分。这是因为升华倾向于特别是在掺杂的区域中发生。更优选地，第一保护膜10基本上覆盖整个第一主表面P1。通过如下可以形成第一保护膜10：通过诸如涂敷的任何工艺首先在第一主表面P1上布置将会形成第一保护膜10的材料，并且通过焙烧等固定该材料。
优选第一保护膜10为有机膜。包含碳原子(C)的有机膜可以在激活退火的升温过程中通过被碳化变成碳膜。然后该碳膜可以成为能够耐受在超过1500℃的温度下进行的激活退火的保护膜。此外，由于在碳化硅外延层81的表面附近中的碳原子和在第一保护膜10中的碳原子可以键合在一起，所以提高了碳化硅外延层81与第一保护膜10之间的粘附力，从而有效地防止原子从碳化硅外延层81的升华。
作为有机膜，可以使用各种类型的树脂诸如丙烯酸树脂、酚醛树脂、尿素树脂和环氧树脂。或者，可以使用构成为光敏树脂的树脂，该树脂通过光的作用而交联或分解。作为光敏树脂，可以使用通常用于制造半导体器件的正性光致抗蚀剂或负性光致抗蚀剂。光致抗蚀剂是合适的，因为已经建立了通过旋转涂布法涂敷光致抗蚀剂的技术并且可以容易地控制光致抗蚀剂的厚度。如果使用光致抗蚀剂，则例如优选将材料布置在第一主表面P1上，然后在约100℃～200℃的温度下焙烧所述材料以蒸发溶剂，从而固定该材料。
然而，本实施例与常规制造方法的不同之处在于：将在将会形成第一保护膜10的材料(例如光致抗蚀剂)中的金属元素的浓度限定为小于或等于5μg/kg。作为对阈值电压变化的原因详细研究的结果，本发明人发现已经混合了来自用于防止升华的保护膜中的金属元素。进一步详细地研究揭示了，当金属元素的浓度超过5μg/kg时发生阈值电压变化。因此在本实施例中，将在将会形成第一保护膜10的材料中的金属元素的浓度限定为小于或等于5μg/kg。更优选地，在形成第一保护膜10之后，在第一保护膜的表面中的每单位面积的金属元素的密度为小于或等于1E10原子/cm2。由此，可以更可靠地防止阈值电压变化。例如在光致抗蚀剂的情况下，注意“在形成第一保护膜10之后”是指在约100℃～200℃下进行焙烧之后的状态。
从防止第一主表面P1的表面粗糙的观点来看，第一保护膜10的厚度优选大于或等于0.5μm，且从减少金属元素的混合物的量的观点来看，优选小于或等于10μm。从类似的观点来看，第一保护膜10的厚度更优选大于或等于1μm且小于或等于5μm。例如第一保护膜10的厚度可以为约3μm。
如上所述的问题据信同样已经存在于常规的硅半导体器件中。然而，认为在硅半导体器件的制造中所述问题本身没有体现出来，因为(i)由于高的杂质扩散系数而主要采用通过热扩散法而不是离子注入法的掺杂，(ii)即使来自保护膜的金属元素在衬底中变成混合的，金属元素也因为高的扩散系数而不残留在衬底与栅绝缘膜之间的界面处，(iii)硅半导体器件的一般工作温度低于碳化硅半导体器件的工作温度，等。另一方面，在碳化硅半导体器件中，金属元素因为低的杂质扩散系数而倾向于残留在衬底与栅绝缘膜之间的界面处。另外，预计碳化硅半导体器件可以进行高温操作。本发明人发现，在碳化硅半导体器件的耐久性的详细研究过程中，阈值电压在高温(约200℃)下变化。
使用例如ICP-AES(电感耦合等离子体原子发射光谱法)、ICP-MS(ICP-质谱分析法)等可以测量在将会形成第一保护膜10的材料中的金属元素的浓度。另外，使用例如TXRF(全反射X射线萤光光谱仪)可以测量在第一保护膜10的表面中的每单位面积的金属元素的密度。
可能会变成有助于阈值电压变化的因素的金属元素的实例包括钠(Na)、钾(K)、钙(Ca)、铁(Fe)、镍(Ni)、铜(Cu)和锌(Zn)。在这些元素中，Na对阈值电压具有特别大的影响。因此优选在将会形成第一保护膜10的材料中的Na的浓度小于或等于5μg/kg。由此，可以更可靠地抑制阈值电压变化。
<步骤S5>
在步骤S3之后，在已经形成了第一保护膜10的情况下通过退火激活在掺杂区域中包含的杂质。由此，在掺杂区域中形成期望的载体。例如激活退火的温度优选大于或等于1500℃且小于或等于2000℃，并且约为1800℃。例如激活退火的时间可以为约30分钟。例如激活退火优选在惰性气体气氛下进行，且可以在氩气(Ar)气氛下进行。
<步骤S6>
在步骤S5之后，将第一保护膜10去除。可以通过任何方法去除第一保护膜10而没有特别限制。例如如果第一保护膜10为光致抗蚀剂，则可以通过光激发灰化或等离子体灰化将其去除。也可以将使用规定的清洗液的湿洗法与灰化组合使用。
<步骤S7>
接下来，参照图10，形成栅绝缘膜91。例如栅绝缘膜91为二氧化硅膜，且优选通过热氧化形成。例如通过在包含氧的气氛中将碳化硅衬底100加热到约1300℃可以形成栅绝缘膜91，所述栅绝缘膜91为二氧化硅膜。在形成栅绝缘膜91之后，可以进行使用一氧化氮(NO)气体作为氛围气体的NO退火。例如在大于或等于1100℃且小于或等于1300℃的温度下进行NO退火并且持续约1小时。
<步骤S8>
接下来，参照图11，形成栅电极92。在栅绝缘膜91上形成栅电极92。栅电极92由包含诸如磷的杂质的多晶硅制成，且可以通过低压CVD工艺形成。在栅绝缘膜91上形成栅电极92以面向p主体层82和n+层83。然后，例如通过等离子体CVD工艺形成层间绝缘膜93，其与栅电极92以及栅绝缘膜91接触以包围栅电极92。例如层间绝缘膜93由二氧化硅制成。
接下来，参照图12对后处理进行说明。例如通过干法刻蚀将已经形成为面向n+层83和p接触区域84的栅绝缘膜91和层间绝缘膜93去除。此外，通过溅射形成例如包含钛(Ti)、铝(Al)和硅(Si)的金属膜，其与n+层83、p接触区域84和栅绝缘膜91接触。随后，例如将具有在其上形成的这种金属膜的碳化硅衬底100加热到约1000℃以将金属膜合金化，从而形成与碳化硅衬底100欧姆接触的源电极94。此外，形成源布线层95以与源电极94电连接。例如源布线层95包含铝，且可以形成为覆盖层间绝缘膜93。此外，形成漏电极96，其与碳化硅衬底100的第二主表面P2接触。
以这种方式，可以提供具有稳定的阈值电压的碳化硅半导体器件。
尽管在本实施例中已经通过实例的方式将平面型MOSFET(金属氧化物半导体场效应晶体管)作为碳化硅半导体器件进行了说明，但碳化硅半导体器件可以为沟槽型MOSFET。或者，例如碳化硅半导体器件可以为IGBT(绝缘栅双极型晶体管)或SBD(肖特基势垒二极管)。
<第二实施例>
接下来，对根据第二实施例的制造碳化硅半导体器件的方法进行说明。如在图15中所示，根据第二实施例的制造碳化硅半导体器件的方法与根据第一实施例的制造碳化硅半导体器件的方法的不同之处在于它包含形成第二保护膜20的步骤S4。其它步骤S1、S2、S3、S5、S6、S7和S8与在第一实施例中说明的内容相同，因此将不再重复相同的说明。在第二实施例中，除第一保护膜10之外还形成第二保护膜20，使得可以使碳化硅半导体器件的阈值电压稳定且可以抑制诸如衬底翘曲的缺点。现在对步骤S4进行说明。
<步骤S4>
图9为说明步骤S4的截面示意图。第二实施例还包括在激活步骤S5之前在第二主表面P2上形成第二保护膜20的步骤S4，且如在图9中所示，在激活步骤S5中，在已经形成第一保护膜10的情况下并且也已经形成第二保护膜20的情况下进行激活退火。尽管图15说明其中在步骤S3之后进行步骤S4的流程图，但步骤S4仅需要在步骤S5之前进行，并且只要在步骤S5之前，可以在任何时间进行。
特别优选在如下中的至少一种情况下形成第二保护膜20：碳化硅衬底100具有大于或等于100mm(例如大于或等于4英寸)的直径，和碳化硅衬底100具有小于或等于600μm的厚度。在研究影响阈值电压变化的因素的过程中，本发明人发现，一直认为是只在第一主表面P1侧上发生的从衬底的升华也在第二主表面P2(即背面)侧上发生。揭示了这一趋势在大直径衬底中是明显的，且衬底厚度的进一步减小会由于升华而导致表面粗糙，造成诸如衬底翘曲的缺点。在本实施例中，通过形成第二保护膜20可以消除这些缺点。由此，可以实现大直径衬底。碳化硅衬底100的直径更优选大于或等于125mm(例如大于或等于5英寸)，且特别优选大于或等于150mm(例如大于或等于6英寸)。另外，碳化硅衬底100的厚度更优选小于或等于400μm，且特别优选小于或等于300μm。这可以进一步降低碳化硅半导体器件的成本。
从防止第二主表面P2的表面粗糙的观点来看，第二保护膜20的厚度优选大于或等于0.5μm，且例如可以与第一保护膜10的厚度基本相同。
优选第二保护膜20为有机膜。这是因为有机膜在激活退火的升温过程中通过被碳化变成碳膜，且可以具有耐受激活退火的耐热性。特别地，优选使用与第一保护膜10相同的有机膜。从制造成本的观点来看，这是合适的，因为可以在不增加组件数目的情况下形成第二保护膜20。
或者，第二保护膜20可以为DLC膜。例如通过ECR溅射可以形成DLC膜。或者，第二保护膜20可以为通过从碳化硅衬底100中部分地去除硅而形成的碳层。例如通过如下可以形成碳层：在包含氯(Cl2)的反应气氛下并且在大于或等于700℃且小于或等于1000℃的温度下在第二主表面P2上进行热蚀刻，从而部分地(选择性地)从第二主表面P2去除硅。因此，不管第二保护膜20是DLC膜还是碳层，都可以抑制第二主表面P2的表面粗糙以防止诸如衬底翘曲的缺点。
在激活退火(步骤S5)之后，利用常规已知的方法诸如灰化、刻蚀和湿洗法可以将第二保护膜20去除。
尽管通常在第二主表面P2与基座等紧密接触的情况下进行激活退火(步骤S5)以防止第二主表面P2的表面粗糙，但形成第二保护膜20允许在第二主表面P2处于开放状态的情况下进行退火。例如，可以在例如如图13中所示的将多个碳化硅衬底100堆叠并保持在规定的夹具70中的同时对其进行退火。也就是说，在制备步骤S1中制备多个碳化硅衬底100，且在激活步骤S5中，可以在沿与第一主表面P1交叉的方向上将每个所述衬底之间保持有间隔的情况下对所述多个碳化硅衬底100进行退火。这可以显著提高激活退火的加工效率，从而降低制造碳化硅半导体器件的成本。
尽管以上已经说明了本实施例，但原本也打算将上述实施例的配置相互结合。
应该理解，本文中公开的实施例在各方面都是说明性的而非限制性的。本发明的范围由权利要求的术语所限定，而不是以上的说明，且意在包括与权利要求的术语等价的范围和意思内的任何修改。
附图标记
10第一保护膜；20第二保护膜；41第一掩膜层；42第二掩膜层；43第三掩膜层；51第一开口；52第二开口；53第三开口；70夹具；80碳化硅单晶衬底；81碳化硅外延层；82p主体层；83n+层；84p接触区域；91栅绝缘膜；92栅电极；93层间绝缘膜；94源电极；95源布线层；96漏电极；100碳化硅衬底；P1第一主表面；P2第二主表面。

Claims (5)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备碳化硅衬底，所述碳化硅衬底具有第一主表面和位于所述第一主表面相反侧的第二主表面；
通过利用杂质掺杂所述第一主表面，在所述碳化硅衬底中形成掺杂区域；
在所述第一主表面处的所述掺杂区域上形成第一保护膜；以及
在已经形成所述第一保护膜的情况下，通过退火来激活在所述掺杂区域中包含的所述杂质，
形成第一保护膜的步骤包括在所述第一主表面上布置下述材料的步骤，所述材料将形成所述第一保护膜并且在所述材料中的金属元素的浓度为小于或等于5μg/kg。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述第一保护膜的表面中的每单位面积的所述金属元素的密度为小于或等于1E10原子/cm2。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，
所述第一保护膜为有机膜。
4.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述金属元素为钠。
5.根据权利要求1至4中的任一项所述的制造碳化硅半导体器件的方法，在激活步骤之前，还包括在所述第二主表面上形成第二保护膜的步骤，其中，
在激活步骤中，在已经形成所述第一保护膜并且也已经形成所述第二保护膜的情况下，进行所述退火。
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