CN101310388A - Mosfet以及mosfet的制造方法 - Google Patents

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Abstract

本发明提供一种MOSFET以及MOSFET的制造方法，实现高耐压以及低导通损失(高沟道迁移率以及低栅极阈值电压)并且容易地实现正常截止化。此处，本发明的由碳化硅构成的MOSFET所具备的漂移层(2)具有第一区域(2a)和第二区域(2b)。第一区域(2a)为从表面到第一预定深度的区域。第二区域(2b)为形成在比第一预定深度深的区域的区域。另外，第一区域(2a)的杂质浓度低于第二区域(2b)的杂质浓度。

Description

MOSFET以及MOSFET的制造方法
技术领域
本发明是涉及一种MOSFET以及MOSFET的制造方法的发明，特别是涉及具有由碳化硅构成的漂移层的MOSFET以及MOSFET的制造方法的发明
背景技术
最近已开发出高耐压/低损失且可进行高速开关动作的由碳化硅构成的纵型的MOSFET。此处，需要考虑该纵型的MOSFET的耐压以及开启电阻值(沟道迁移率)来确定(调整)漂移层的杂质浓度和基区的杂质浓度。
例如，在专利文献1记载的碳化硅半导体器件中，可以实现高耐压化以及低开启损失(高沟道迁移率(低开启电阻)和低阈值电压)。在专利文献1的技术中，在第一导电类型的碳化硅漂移层的表面内，形成有第二导电类型的基区。另外，在成为该基区的沟道的部分，导入第一导电类型的杂质。另外，该结构一般称为蓄积模式。
专利文献1：日本特开2003-309262号公报
但是，专利文献1公开的结构由于是蓄积模式，所以产生难以进行正常截止(normally OFF)化(即，即使在没有对栅电极施加电压时，沟道中也流过电流)的问题。
发明内容
本发明的目的在于提供一种MOSFET，实现高耐压以及高沟道迁移率且容易地实现正常截止化。
为了达成上述目的，本发明的第1方面记载的MOSFET具有：漂移层，形成在衬底的主面上并具有第一导电类型且由碳化硅构成；基区，形成在上述漂移层的表面内并具有第二导电类型；以及源区，形成在上述基区的表面内并具有第一导电类型，上述漂移层具有：第一区域，是从表面到第一预定深度的区域；以及第二区域，形成在比上述第一预定深度深的区域，上述第一区域的杂质浓度低于上述第二区域的杂质浓度。
另外，第13方面记载的MOSFET的制造方法具有如下步骤：(A)在半导体衬底上，以第一导电类型，生长杂质浓度比较高的漂移层的步骤；(B)对上述杂质浓度比较高的漂移层，以比较高的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较高的基区的步骤；(C)在上述杂质浓度比较高的漂移层上，以第一导电类型，生长杂质浓度比较低的漂移层的步骤；以及(D)对上述杂质浓度比较低的漂移层，以比较低的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较低的基区的步骤，上述工序(A)和上述工序(C)在各自的反应炉内进行。
本发明的第1方面记载的MOSFET具有：漂移层，形成在衬底的主面上并具有第一导电类型且由碳化硅构成；基区，形成在上述漂移层的表面内并具有第二导电类型；以及源区，形成在上述基区的表面内并具有第一导电类型，上述漂移层具有：第一区域，是从表面到第一预定深度的区域；以及第二区域，形成在比上述第一预定深度深的区域，上述第一区域的杂质浓度低于上述第二区域的杂质浓度。因此，可以提供高耐压且低导通损失(高沟道迁移率以及低栅极阈值电压)的MOSFET。另外，该MOSFET并非所谓的蓄积模式结构。因此，可以容易地实现正常截止化。
另外，第13方面记载的MOSFET的制造方法具有如下步骤：(A)在半导体衬底上，以第一导电类型，生长杂质浓度比较高的漂移层的步骤；(B)对上述杂质浓度比较高的漂移层，以比较高的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较高的基区的步骤；(C)在上述杂质浓度比较高的漂移层上，以第一导电类型，生长杂质浓度比较低的漂移层的步骤；以及(D)对上述杂质浓度比较低的漂移层，以比较低的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较低的基区的步骤，上述工序(A)和上述工序(C)在不同的反应炉内进行。因此，可以提供更高精度地具有期望的耐压值、期望的高沟道迁移率、以及期望的低栅极阈值电压值的第1方面记载的MOSFET。
本发明的目的、特征、局面、以及优点通过以下的详细的说明和附图将更加清楚。
附图说明
图1是示出实施方式1的纵型MOSFET的结构的剖面图。
图2是放大实施方式1的纵型MOSFET的沟道层附近的结构的放大剖面图。
图3是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图4是用于说明漂移层的形成方法的图。
图5是示出漂移层中的杂质浓度和深度的关系的图。
图6是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图7是用于说明基区的形成方法的图。
图8是示出基区的形成模拟结果的图。
图9是用于说明用于形成基区的多次离子注入处理的图。
图10是用于说明用于形成基区的多次离子注入处理的图。
图11是用于说明用于形成基区的多次离子注入处理的图。
图12是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图13是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图14是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图15是用于说明实施方式1的纵型MOSFET的制造方法的工序剖面图。
图16是示出沟道层的杂质浓度和沟道迁移率的关系的实验结果的图。
图17是示出沟道层的杂质浓度和栅极阈值电压的关系的实验结果的图。
图18是示出沟道层的杂质浓度的实验结果的图。
图19是示出沟道层的杂质浓度的实验结果的图。
图20是用于说明实施方式2的制造方法的图。
具体实施方式
以下，根据示出其实施方式的附图来说明本发明。
(实施方式1)
图1是示出本实施方式的由碳化硅构成的纵型MOSFET的结构的剖面图。
在半导体衬底1的第一主面上，形成有漂移层2。
此处，半导体衬底1具有第一导电类型(在本实施方式中为n型)。另外，半导体衬底1由碳化硅构成。另外，半导体衬底1的第一主面的面方向可以是(0001)面、(000-1)面、(11-20)面。另外，也可以对这些面附加偏移(off)角。另外，作为该半导体衬底1的多型体(polytype)，可以使用4H、6H、3C。
另外，漂移层2也具有第一导电类型，由碳化硅构成。此处，如后所述，漂移层2在半导体衬底1的第一主面上生长。因此，漂移层2表面的面方向与半导体衬底1的第一主面上的面方向相同。具体而言，当半导体衬底1的第一主面的面方向为(0001)面时，在其上生长的漂移层2表面的面方向为(0001)面。当半导体衬底1的第一主面的面方向为(000-1)面时，在其上生长的漂移层2表面的面方向为(000-1)面。当半导体衬底1的第一主面的面方向为(11-20)面时，在其上生长的漂移层2表面的面方向为(11-20)面。
另外，在漂移层2的表面内，形成有基区3。此处，基区3具有第二导电类型(在本实施方式中为p型)。在作为剖面图的图1中，基区3相互隔离而形成在2个位置处。
另外，在各基区3的表面内，分别形成有源区4。此处，源区4具有第一导电类型。
因此，当着眼于漂移层2的表面附近的结构时，如作为剖面图的图1所示，沿着水平方向(图1的左右方向)，排列形成有源区4、基区3、漂移层2、基区3以及源区4。
另外，如图1所示，在各源区4上，分别形成有源电极7。另外，在剖面视图中，在源电极7间，形成有栅绝缘膜5。
此处，栅绝缘膜5形成在漂移层2上，更具体而言，在剖面视图中，栅绝缘膜5遍及源区4的端部区域、基区3、漂移层2、基区3以及源区4端部区域而形成。
另外，在栅绝缘膜5上，形成有栅电极6。另外，在半导体衬底1的第二主面上，形成有漏电极8。
图2是放大上述漂移层2的表面附近的放大剖面图。
如图2所示，漂移层2具有第一区域2a和第二区域2b。此处，第一区域2a是从漂移层2的表面到第一预定深度的区域。另外，第二区域2b被形成为比第一预定深度深的区域的区域。另外，在本实施方式中，第一区域2a的厚度(即，上述第一预定深度)小于等于1μm。
另外，第一区域2a的杂质浓度低于第二区域2b的杂质浓度。第一区域2a的杂质浓度大于等于5×1012/cm3小于等于5×1016/cm3。另外，第二区域2b的杂质浓度大于等于1×1015/cm3小于等于1×1017/cm3。此处，优选在第一区域2a内，从其底部起越接近表面，杂质浓度越低。
另外，如图2所示，基区3具有第三区域3a和第四区域3b。此处，第三区域3a是从基区3的表面到第二预定深度的区域。另外，第四区域3b是被形成为比第二预定深度深的区域的区域。
另外，在本实施方式中，第三区域3a的厚度(即，上述第二预定深度)小于等于0.2μm。另外，第三区域3a的杂质浓度大于等于5×1013/cm3小于等于1×1017/cm3。另外，第四区域3b的杂质浓度大于等于1×1017/cm3。
接下来，使用工序剖面图来说明本实施方式的由碳化硅构成的纵型MOSFET的制造方法。
最初，准备由碳化硅构成的半导体衬底1。此处，在该说明中，设半导体衬底1的导电型为n型。
接下来，对半导体衬底1，实施外延(epitaxially)结晶生长法。由此，如图3所示，在半导体衬底1上形成漂移层2。此处，使该漂移层2形成时的外延生长条件变化。具体而言，在外延生长工序中，对掺杂(doping)浓度进行控制(改变)。由此，如图2所示，可以形成具有第一区域2a和第二区域2b的漂移层2。
此处，漂移层2由碳化硅构成，并被实施制造工序，以成为n型。另外，对于漂移层2，对外延生长进行控制，以使其厚度例如成为5～50μm。
另外，在外延生长工序中，对掺杂浓度进行控制，以使第一区域2a的厚度小于等于1μm，并使第一区域2a的杂质浓度成为5×1012～5×1016/cm3，使第二区域2b的杂质浓度成为1×1015～1×1017/cm3。
以下，具体说明通过实施化学气相生长法来形成n型的漂移层2的情况。图4是表示基于上述的外延结晶生长法的漂移层2的形成工序的例子的图。
在图4中，纵轴为温度，横轴为时间。另外，在该化学气相生长工序中，为了形成由n型的碳化硅构成的漂移层2，作为原料气体，使用硅烷以及丙烷。另外，作为载气，使用氢，另外作为n型掺杂剂(dopant)气体，使用氮。
以下，参照图4来说明上述的一连串工序。
最初，将半导体衬底1导入反应炉。接下来，在该反应炉内，使半导体衬底1在氢气氛中升温。当达到化学气相生长开始温度(生长温度)附近时，导入原料气体以及掺杂剂气体。
此处，掺杂剂气体的流量设定成使得形成的漂移层2(特别地，第二区域2b)的杂质浓度成为1×1015～1×1017/cm3左右。另外，在达到上述生长温度之后，进行温度控制，以使温度大致恒定。另外，化学气相生长时间设定成使得漂移层2的厚度成为5～50μm左右。
如图4所示，化学气相生长时间大致区分为生长时间A和生长时间B。此处，在生长时间A的期间，导入预定流量的掺杂剂气体以及原料气体，反应炉内的温度保持为生长温度。与其相对，在生长时间B的期间，导入预定流量的原料气体(即，停止掺杂剂气体的导入(图4的情况)，或者，虽与图4不同，但减少掺杂剂气体的导入量)，反应炉内的温度保持为生长温度。
由于存在在生长时间A的期间形成的构成漂移层2的第二区域2b，完成品的MOSFET可以实现几100V～3kV的耐压。
另外，当使掺杂剂气体停止或使流量(导入量)减少、并经过生长时间B时，形成厚度0.01～1μm左右的第一区域2a。另外，第一区域2a的厚度(深度)以及杂质浓度是通过对生长时间B以及掺杂剂气体流量的控制来调整的。
此处，即使使掺杂剂气体停止，在反应炉内也残存掺杂剂气体。因此，可以使用该残存的掺杂剂气体，使第一区域2a生长。
另外，如上所述，优选在第一区域2a内，优选从其底部起越靠近表面，杂质浓度越低，其范围为5×1012～5×1016/cm3左右。
接下来，在经过上述生长时间A、B后(即漂移层2形成后)，在氢气氛中降低形成有漂移层2的半导体衬底1的温度(降低炉中的温度)。
图5是示出通过上述方法形成的漂移层2中的杂质浓度和深度的关系的图。在图5中，第一区域2a的杂质浓度为1×1014～1×1016/cm3，厚度为0.5μm。另外，第二区域2b的杂质浓度为1×1016/cm3。
另外，第二区域2b的厚度为12μm左右，该区域内的杂质浓度为1×1016/cm3且大致恒定，但在图5中，仅示出从表面到1.5tm左右的数据。
在图4中，说明了通过1次外延生长(化学气相生长)对杂质浓度分布附加差异来形成漂移层2的情况。但是，在第二区域2b的生长过程和第一区域2a的生长过程之间，可以使反应炉内的温度升降，或者也可以变更反应炉。即也可以通过变更生长法等，进行2次以上的外延生长，来形成漂移层2，但是，在各外延生长过程中，优选进行形成条件控制，以使得第一以及第二区域2a、2b的厚度、杂质浓度成为与上述相同的值。
另外，通过分成2次来实施外延生长，易于提高第一区域2a的杂质浓度控制性，并且易于将其浓度降低到5×1012/cm3。
另外，作为漂移层2的生长法，除了化学气相生长法以外，还可以使用分子外束延法、升华再结晶法等。
在上述外延结晶生长工序后，对漂移层2实施照相制版技术。由此，在漂移层2的上面的预定区域，形成预定形状的掩模。此处，作为掩模的材料，可以采用抗蚀剂、二氧化硅、或氮化硅等。
在该掩模形成后，对漂移层2的上表面注入杂质离子(p型)。由此，如图6所示，形成p型的一对基区3。此处，图6是示出去除掩模后的元件剖面的图。另外，如图6所示，基区3在漂移层2的表面内，形成在隔开预定间隔的部位。
另外，在用于制成上述基区3的离子注入处理中，当如上述那样制成p型的基区3的情况下(换言之，n沟道MOSFET的情况下)，作为杂质离子，例如可以采用硼(B)或铝(Al)等。
与其相对，与本实施方式不同，在对p型的漂移层2制成n型的基区3的情况下(换言之，p沟道MOSFET的情况下)，作为杂质离子，例如可以采用磷(p)或氮(N)等。
另外，在该离子注入处理中，基区3的深度应不超过漂移层2的厚度。例如，基区3的厚度(深度)从漂移层2的表面起为0.5～3μm左右即可。
另外，对于基区3中的第二导电类型(在本实施方式中为p型)的杂质浓度，应控制上述离子注入处理，以使其超过漂移层2中的第一导电类型(在本实施方式中为n型)的杂质浓度。
另外，在本实施方式的MOSFET中，基区3如图2所示具有第三区域3a和第四区域3b。因此，在上述离子注入处理中，需要控制(改变)杂质离子的注入量。在上述离子注入处理中，需要控制杂质离子的注入量，以使第三区域3a的杂质浓度成为5×1013～1×1017/cm3，并使第四区域3b的杂质浓度大于等于1×1017/cm3。
另外，如上所述，第三区域3a从上表面(可认为是漂移层2的表面)起的深度(厚度)小于等于0.2μm(优选为0.01～0.2μm左右)。
另外，必须将基区3内的杂质浓度分布以及深度设计成，在完成品的MOSFET的截止动作时基区3不会因从基区3和漂移层2的pn结延伸的耗尽层而产生击穿。
此处，说明用于形成基区3的离子注入分布曲线图(profile)。图7是示出该离子注入分布曲线的例子的图。在图7的分布曲线例子中，作为p型离子种采用了铝(Al)离子。
在图7中，纵轴为p型杂质浓度(cm-3)。横轴为从漂移层2的表面开始的深度(μm)。
另外，在图7中，斜线区域(通过从基区3最表面(还可以认为是漂移层2的最表面)到0.2μm的深度、和5×1013～1×1017/cm3的浓度来规定的区域)为第三区域3a优选的深度以及杂质浓度的范围。
另外，在图7中，虚线/实线分别表示基区3内的杂质浓度的分布的例子(3个例子)。
虚线的分布曲线例子(2个图案)是除了基区3的底部附近以外，基区3从深处起越接近表面则浓度越低的分布。另外，对于实线的分布曲线，杂质浓度成为台阶状。
在图7所示的分布曲线的例子中，基区3的深度为1.0μm左右，描绘出杂质浓度比较低的第三区域3a和杂质浓度比较高的第四区域3b(该区域3b为比第三区域3a深的区域内的预定的部分)。另外，在基区3的底部附近，随着深度变深，杂质浓度急剧地减少。
如图7的分布曲线例子所示，由于存在杂质浓度比较高的第四区域3b，防止了基区3的击穿(高耐压的实现)。另外，由于存在杂质浓度比较低的第三区域3a，可以获得高沟道迁移率。
另外，本实施方式的第三区域3a的深度以及杂质浓度分布在图7的斜线区域内即可。即，第三区域3a在存在于该斜线区域内时，可以取任意的杂质浓度分布。因此，在从基区3的最表面到0.2μm的范围内，杂质浓度也可以恒定(但是，如上述那样，杂质浓度要在斜线区域内)。
图8是p型的基区3的形成模拟结果。在图8中，示出当n型的漂移层2(特别是第二区域2b)的杂质浓度为1×1016/cm3的情况下，完成品的MOSFT保持1.2kV的耐压所需的p型的基区3的杂质浓度分布曲线。
此处，对于该模拟，以Al的注入能量为10keV～1MeV且合计杂质注入密度为3.9×1013/cm3的条件来进行。
更具体而言，对于在该模拟中执行的多次的离子注入，以(10keV、8.0×109/cm2)、(20keV、2.0×109/cm2)、(40keV、1.3×1010/cm2)、(70keV、1.0×1010/cm2)、(700keV、1.0×1013/cm2)、(800keV、1.0×1013/cm2)、(900keV、9.0×1012/cm2)、以及(1MeV、1.1×1013/cm2)的各个条件来进行。
返回基区3的形成。基区3也可以通过如图8所示那样实施多次离子注入处理来形成。
例如，也可以通过如图9所示那样分成5次来实施Al离子注入处理，形成具有第三以及第四区域3a、3b的基区3，另外，也可以通过如图10所示那样在4次Al离子注入处理后进行一次B离子注入处理并在之后实施热处理，来形成上述基区3。
另外，在各离子注入处理中，对离子注入量以及离子注入能量进行控制(调整)，以在期望的深度形成期望的杂质浓度。另外，在图9、10中，各分布曲线的叠加成为最终的基区3的杂质浓度分布。
此处，当形成基区3时，在作为离子种采用铝(Al)的情况下，在该注入后的活性化热处理中，铝(Al)几乎不在碳化硅中扩散。因此，即使实施了该热处理，图9的分布曲线也几乎不变化。
与其相对，在作为离子种采用硼(B)的情况下，当该注入后的活性化热处理时，硼(B)从在热处理前存在的区域向内外扩散。因此，即使离子注入刚完成后是图11所示的分布曲线，由于该热处理，也变化为图10所示的分布曲线。
根据以上的考察，可以导出以下的结果。即，在使用Al离子来进行最后的(针对基区3的表面附近的)离子注入处理的情况下，难以将第三区域3a的杂质浓度设定得较低。另一方面，在使用B离子来进行最后的离子注入处理的情况下，易于将第三区域3a的杂质浓度设定得较低。
从图9、10所示的基区3的表面附近的分布曲线，也可以理解该事项。另外，即使在采用Al和B以外的离子种的情况下，只要判断出该离子种是否容易通过热处理而扩散，则上述事项可以容易地应用。
另外，对于在形成基区3时注入的离子种以及其次数，不限于上述，而可以任意地选择。
通过到以上为止的工序，在表面低浓度化了的(即，具有第一区域2a的)n型漂移层2内，可以形成将表面进行低浓度化了的(即，具有第三区域3a的)p型基区3。
另外，本实施方式的n型漂移层2的杂质浓度分布以及p型基区3的杂质浓度分布可通过二次离子质量分析法(SIMS：SecondaryIon Mass Spectroscopy)、带电粒子放射化分析法(CPAA：Charged-Particle Activation Analysis)来测定。
在形成基区3后，接下来，对形成有基区3的漂移层2实施照相制版技术。由此，在该漂移层2的预定的上表面，形成预定图案的掩模。
在形成该掩模后，对上述各基区3的预定的上表面注入杂质离子(n型)。由此，如图12所示，形成n型的一对源区4。此处，图12是示出去除掩模后的元件剖面图。
另外，在用于制成上述源区4的离子注入处理中，在如上述那样制成n型的源区4的情况下(换言之，在n沟道MOSFET的情况下)，作为杂质离子，例如可以采用磷(P)或氮(N)等。
与其相对，与本实施方式不同，但在对n型的基区3制成p型的源区4的情况下(换言之，在p沟道MOSFET的情况下)，作为杂质离子，例如可以采用硼(B)或铝(Al)等。
另外，需要对离子注入处理进行控制，以使源区4的深度不超过基区3的深度。另外，源区4中的杂质浓度例如为1×1018～1×1021/cm3即可。
接下来，在到上述为止的各离子注入处理后，向热处理装置中导入制造途中的半导体元件(碳化硅衬底)。然后，对该碳化硅衬底实施热处理。该热处理的温度例如为1300～1900℃，时间例如为30秒～1小时左右。通过该热处理，可以使注入的离子电活性化。
接下来，从热处理装置中取出该碳化硅衬底，在漂移层2表面形成栅绝缘膜5(图13)。
作为栅绝缘膜5，可以采用二氧化硅膜、氮化硅膜、氧氮化硅膜、氧化铝膜、氮化铝膜、氧化铪膜、氧化锆膜等。栅绝缘膜5可以通过热氧化法来形成，也可以通过化学气相法或物理淀积法来形成。另外，也可以在形成栅绝缘膜5后，例如在氩、氮、一氧化氮、二氮化氧、或它们的混合气体等气体气氛中实施热处理。
接下来，在栅绝缘膜5上形成栅电极6。之后，使用一连串的照相制版技术，使该栅电极6图案形成为预定的形状(图14)。
在俯视图中，栅电极6位于一对基区3以及源区4的两端部(栅电极6优选在各源区4的端部中，例如以10nm～5μm的范围重叠(overlap))。另外，优选以存在于基区3间的漂移层2的中心位置与栅电极6的中央位置一致的方式对该栅电极6进行构图。
另外，作为栅电极6的材料，可以是n型或p型的多晶硅，另外也可以是n型或p型的多晶碳化硅。另外，作为栅电极6的材料，可以是铝或钛、钼、钽、铌、钨等金属，也可以是它们的氮化物等。
接下来，通过使用照相制版技术的构图、进而进行湿法或干法蚀刻，来去除各源区4上的栅绝缘膜5的残余的部分(图15)。
接下来，在源区4露出的部分，使源电极7成膜，之后对其进行构图(图1)。接下来，在半导体衬底1的第二主面上，形成漏电极8(图1)。
另外，作为源电极7和漏电极8的材料，也可以使用铝或镍、钛、金等、或它们的复合物。另外，为了降低源区4和半导体衬底1的接触电阻，也可以在形成源电极7以及漏电极8之后，对半导体元件实施1000℃左右的热处理。
通过到以上为止的工序，完成了图1所示的由碳化硅构成的纵型MOSFET的主要部分。
接下来，对本实施方式的纵型MOSFET的效果进行说明。另外，作为前阶段，涉及以下的事项。
纵型MOSFET中的源极/漏极间的耐压由基区3和漂移层2的pn结中的雪崩(avalanche)条件来决定。因此，为了防止由从该pn结面向基区3内延伸的耗尽层而产生的击穿所引起的元件破坏，需要使基区3的杂质浓度充分高于漂移层2的杂质浓度(至少1个数量级以上，优选为2个数量级以上)。
另外，如果基区3的杂质浓度高，则造成栅电极6的阈值电压变高。另外，如果基区3的杂质浓度高，则由于杂质散射，沟道传导率(沟道迁移率)降低，沟道部的电阻增加。因此，在使基区3的杂质浓度变高的情况下，造成MOSFET的开启动作时的损失变大。
另外，在降低漂移层2的杂质浓度时，直接导致开启电阻的增加。
综上所述，在降低基区3的杂质浓度时，可达成MOSFET的开启动作时的损失(例如高沟道迁移率)。但是如果不同时降低在漂移层2的杂质浓度，则无法确保高耐压。但是，在降低漂移层2的杂质浓度时，直接导致导通电阻的增加。
在以往技术的MOSFET中，无法同时既实现MOSFET的导通动作时的损失(例如，高沟道迁移率、高阈值电压)抑制、又确保高耐压化。
于是，在观察本实施方式的发明时，漂移层2具有杂质浓度比较高的第二区域2b。因此，可以实现导通电阻的降低。另外，漂移层2在表面附近具有杂质浓度比较低的第一区域2a。因此，即使降低形成在该第一区域2a上的基区3的杂质浓度，也可以使漂移层2(具体而言为第一区域2a)的杂质浓度和基区3(在本实施方式中，可认为是第三区域3a)的杂质浓度之差充分大。
即，通过形成具有上述杂质结构的第一区域2a和第二区域2b的漂移层2，可以实现导通电阻的降低以及元件的高耐压化(例如，10V～3kV或以上的高耐压)。
另外，在本实施方式的MOSFET中，基区3具有形成在表面附近的第三区域3a和形成为比其更深的区域的第四区域3b。第三区域3a的杂质浓度低于第四区域3b的杂质浓度。
因此，在形成有第三区域3a的区域中，可以将漂移层2(特别是第一区域2a)的杂质浓度和该第三区域3a的杂质浓度之差设定得较大。因此，可实现元件的高耐压化。
另外，由于存在浓度比较低的第三区域3a，可以抑制或减少MOSFET的开启动作时的损失。
另外，由于存在杂质浓度比较高的第四区域3b，可以抑制耗尽层在基区3内扩展。因此，即使对元件施加比较高的电压，也可以抑制产生击穿。即，可以实现元件的高耐压化。
另外，第一区域2a的杂质浓度设为大于等于5×1012/cm3小于等于5×1016/cm3。另外，第二区域2b的杂质浓度设为大于等于1×1015/cm3小于等于1×1017/cm3。另外，第三区域3a的杂质浓度设为大于等于5×1013/cm3小于等于1×1017/cm3。第四区域3b的杂质浓度设为大于等于1×1017/cm3。另外，第一区域2a的厚度小于等于1μm(当然不包括零)，第三区域3a的厚度小于等于0.2μm(当然不包括零)。
通过形成以上的结构的MOSFET，在实用上，可以提供耐压性最优良且开启时动作损失最少的、由碳化硅构成的MOSFET。
图16、17是示出本实施方式的由碳化硅构成的纵型MOSFET的性能的一个实验结果例子。成为实验对象的MOSFET更具体地具有第一主面的面方向为(0001)面的半导体衬底1。另外，在该半导体衬底1上，形成有n沟道。
另外，漂移层2的厚度为12μm，漂移层2的第二区域2b的杂质浓度为1×1016/cm3。另外，第一区域2a的厚度以及杂质浓度、第三区域3a的厚度、第四区域3b的各杂质浓度分别在上述数值的范围内。
确认了对于成为该实验对象的MOSFET，任意一个都呈现1.2kV的耐压。
此处，图16是示出该MOSFET所具备的p型的第三区域3a的杂质浓度NA(横轴)、和该MOSFET的沟道迁移率μch(纵轴)的关系的实验结果。另外，图17是示出该第三区域3a的杂质浓度NA(横轴)、和该MOSFET的阈值电压Vth(纵轴)的关系的实验结果。
根据图16，可以确认第三区域3a的杂质浓度越低，沟道迁移率μch越高。另外，根据图17，可以确认第三区域3a的杂质浓度越低，阈值电压Vth越低。该实验结果与上述的效果(MOSFET开启时的损失降低效果)一致。
在本实施方式的MOSFET中，由于存在杂质浓度比较低的第一区域2a，即使第三区域3a的杂质浓度也降低(例如可降低至5×1013/cm3)，也可以维持高耐压化。因此，可以提供既能够维持高耐压化又能够实现高沟道迁移率(例如，20cm2/Vs左右)、低阈值电压(例如10V左右)的MOSFET。
另外，本实施方式的MOSFET并非如专利文献1的技术那样的蓄积模式结构。因此，容易地实现该MOSFET的正常截止化。
图18是示出该MOSFET所具备的p型的第三区域3a的杂质浓度NA为2×1017/cm3时的p型基极层内的施主浓度和受主浓度的分布曲线图。图19是示出该MOSFET所具备的p型的第三区域3a的杂质浓度NA为1×1016/cm3时的p型基极层内的施主浓度和受主浓度的分布曲线图。
在NA为2×1017/cm3的情况下，由于漂移层的浓度为1×1016/cm3且充分高，所以无需使用本发明。但是，如从图16、图17的结果可知那样，沟道迁移率低，阈值电压高。在NA为1×1016/cm3的情况下，采用本实施方式1，施主浓度在表面区域降低到约2×1014/cm3。在该情况下，如从图16、图17的结果可知那样，沟道迁移率高，阈值电压低。
在NA为2×1017/cm3的情况和1×1016/cm3的情况的纵型MOSFET的导通特性中，使用本实施方式的NA为1×1016/cm3时获得了高电流。在没有使用本实施方式的NA为2×1017/cm3的情况下，导通电阻为53mΩcm2，但在使用本实施方式的NA为1×1016/cm3的情况下，实现了26mΩcm2的低电阻化。
(实施方式2)
在实施方式1中，说明了在形成具有第一区域2a、第二区域2b的漂移层2之后，形成具有第三区域3a、第四区域3b的基区3的情况。但是，也可以采用图20所示那样的步骤。
即，最初，在高杂质浓度(例如为1×1016/cm3左右且为n型的杂质浓度)且将该高浓度的杂质浓度保持为大致恒定的状态下，在半导体衬底1上生长作为漂移层2的一部分的第二区域2b(第1次生长，图20的实线)。
接下来，对该第二区域2b实施离子注入处理(第1次注入，图20的靠右侧的单点斜线)。该离子注入例如从第二区域2b的表面起一直到0.5μm左右的深度进行。另外，杂质离子为p型，其浓度例如为1×1018/cm3左右且大致恒定。由此，在该第二区域2b的表面内，形成作为基区3的一部分的第四区域3b。
通过到该第1次生长以及第1次注入为止的工序，形成具有期望耐压的元件的结构。
接下来，在经过了上述工序的第二区域2b上，生长低杂质浓度(例如为2×1014/cm3左右且为n型的杂质浓度)且作为漂移层2的一部分的第一区域2a(第2次生长，图20的虚线)。
之后，对该第一区域2a以及第二区域2b实施离子注入处理(第2次注入，图20的靠左侧的单点斜线)。该离子注入例如从第一区域2a的表面起直到0.6μm左右的深度进行。另外，杂质离子为p型，其浓度例如为2×1015/cm3左右且大致恒定。由此，在该第一区域2a的表面内，形成作为基区3的一部分的第三区域3a。
通过到该第2次生长以及第2次注入为止的工序，形成具有低开启损失的元件的结构。
另外，图20为一个例子，形成的各区域2a、2b、3a、3b的杂质浓度以及厚度(深度)与实施方式1的范围相同。
另外，在第一区域2a的生长工序中，还可以随着生长进行而降低杂质浓度。即，第一区域2a也可以具有从其底部起越靠近表面杂质浓度越低的浓度分布。由此，可以进一步减少形成沟道的第二区域2a的最表面的杂质浓度。
如上所述，在本实施方式的制造方法中，将生长工序/注入工序设为一组，并将该一组的工序分成2次来实施，从而可以使用独立的生长炉来实施各组的工序。
因此，例如，可以在N2掺杂用的反应炉内实施第1次生长工序，在不进行N2掺杂的反应炉内实施第2次生长工序。在这样的情况下，在第2次生长工序中，不会受到残存N2(在1个反应炉内实施2次生长工序时，在第2次生长时，残存在反应炉内的N2)的影响。即，可以更高精度地形成第一区域2a。
另外，在本实施方式的制造方法中，如图20所示，通过框状分布曲线的2次离子注入(即，在各离子注入工序中，离子注入量大致恒定，如图20所示，在各离子注入工序中，杂质浓度关于深度几乎不变化)，形成具有第四区域3b和第三区域3a的基区3。
因此，在第1次离子注入处理中，具有可以抑制击穿的杂质浓度和深度(厚度)的第四区域3b的分布曲线设计变得容易。另外，在第2次离子注入处理中，具有可以降低元件的导通损失的杂质浓度和深度(厚度)的第三区域3a的分布曲线设计变得容易。
另外，如上所述，通过交替地实施生长工序和注入工序，在离子注入工序中，不会受到上次的离子注入工序的影响。因此，即使在表面附近的离子注入工序(基区3的表面附近的离子注入工序)中，也不会受到上次为止的离子注入工序的影响。由此，可以实现基区3的表面附近的第二导电类型的杂质浓度的低浓度化(例如，可以将杂质浓度降低至5×1013/cm3左右)。
另外，形成基区3后的MOSFET形成工序是与实施方式1相同的工序。另外，通过本实施方式制作的MOSFET的结构与图1、2所示的结构相同。
另外，在上述各实施方式中，将第一导电类型设为n型并将第二导电类型设为p型来进行了说明。但是，即使将第一导电类型设为p型并将第二导电类型设为n型，当然也可以应用本发明的半导体器件。另外，当将第一导电类型设为n型时，实现n沟道MOSFET，当将第一导电类型设为p型时，实现p沟道MOSFET。
另外，半导体衬底1的第一主面的面方向可以是(0001)面，也可以是(000-1)面，也可以是(11-20)面。另外，漂移层2按照半导体衬底1的面方向来生长。因此，漂移层2的表面的面方向与半导体衬底1的第一主面的面方向相同。
此处，当作为半导体衬底1的第一主面的面方向使用(000-1)面或(11-20)面时，与采用(0001)面的情况相比，沟道迁移率变大。
另外，可知在具有第二导电类型的基区3间的漂移层2的区域(该区域存在于具有第一导电类型的漂移层2的表面附近)中，当该区域的第一导电类型的杂质浓度低时，JFET阻抗成分增加。因此，例如，在图6的结构完成后，对该基区3间的区域实施第一导电类型的杂质离子的注入处理。通过该离子注入处理，可以对该基区3间的区域的第一导电类型的杂质浓度进行控制，从而抑制JFET阻抗的增大。
尽管对本发明进行了详细的说明，但上述的说明为在所有的方面中例示出的一个例子，该发明不限于此。可以解释为未例示的无数变形例没有脱离该发明的范围。

Claims (14)

1.一种MOSFET，其特征在于，具有：
漂移层(2)，形成在衬底(1)的主面上并具有第一导电类型且由碳化硅构成；
基区(3)，形成在上述漂移层的表面内并具有第二导电类型；以及
源区(4)，形成在上述基区的表面内并具有第一导电类型，
上述漂移层具有：第一区域(2a)，是从表面到第一预定深度的区域；以及第二区域(2b)，形成为比上述第一预定深度深的区域，
上述第一区域的杂质浓度低于上述第二区域的杂质浓度。
2.根据权利要求1所述的MOSFET，其特征在于，上述第一区域的杂质浓度大于等于5×1012/cm3且小于等于5×1016/cm3。
3.根据权利要求1所述的MOSFET，其特征在于，上述第二区域的杂质浓度大于等于1×1015/cm3且小于等于1×1017/cm3。
4.根据权利要求1所述的MOSFET，其特征在于，上述第一区域的厚度小于等于1μm。
5.根据权利要求1所述的MOSFET，其特征在于，上述基区具有：第三区域(3a)，是从表面到第二预定深度的区域；以及第四区域(3b)，形成为比上述第二预定深度深的区域，
上述第三区域的杂质浓度低于上述第四区域的杂质浓度。
6.根据权利要求5所述的MOSFET，其特征在于，上述漂移层的上述第一区域的深度比上述基区的上述第三区域的深度深。
7.根据权利要求5所述的MOSFET，其特征在于，上述第三区域的杂质浓度大于等于5×1013/cm3且小于等于1×1017/cm3。
8.根据权利要求5所述的MOSFET，其特征在于，上述第四区域的杂质浓度大于等于1×1017/cm3。
9.根据权利要求5所述的MOSFET，其特征在于，上述第三区域的厚度小于等于0.2μm。
10.根据权利要求5所述的MOSFET，其特征在于，上述第三区域的厚度为不会引起上述基区因从上述基区和上述漂移层的pn结延伸的耗尽层而产生击穿的厚度。
11.根据权利要求1所述的MOSFET，其特征在于，上述漂移层的表面的面方向为(11-20)面。
12.根据权利要求1所述的MOSFET，其特征在于，上述漂移层的表面的面方向为(000-1)面。
13.一种MOSFET的制造方法，其特征在于，具有如下步骤：
(A)在半导体衬底(1)上，以第一导电类型生长杂质浓度比较高的漂移层(2b)的步骤；
(B)对上述杂质浓度比较高的漂移层，以比较高的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较高的基区(3b)的步骤；
(C)在上述杂质浓度比较高的漂移层上，以第一导电类型生长杂质浓度比较低的漂移层(2a)的步骤；以及
(D)对上述杂质浓度比较低的漂移层，以比较低的浓度注入作为第二导电类型的杂质离子，形成杂质浓度比较低的基区(3a)的步骤，
上述工序(A)和上述工序(C)在单独的反应炉内进行。
14.根据权利要求13所述的MOSFET的制造方法，其特征在于，在上述步骤(B)以及上述步骤(D)的各相应步骤中，离子注入量分别大致恒定。
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