JPH04256368A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04256368A JPH04256368A JP1785791A JP1785791A JPH04256368A JP H04256368 A JPH04256368 A JP H04256368A JP 1785791 A JP1785791 A JP 1785791A JP 1785791 A JP1785791 A JP 1785791A JP H04256368 A JPH04256368 A JP H04256368A
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- JP
- Japan
- Prior art keywords
- region
- base region
- type
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000012535 impurity Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
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- -1 Phosphorus ions Chemical class 0.000 description 3
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- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に縦型二重拡散ＭＯＳＦＥＴを有する半導体装置に関す
る。
に縦型二重拡散ＭＯＳＦＥＴを有する半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すように
、高濃度ｎ型ドレイン領域４の上に設けた低濃度ｎ型ド
レイン領域５の上面にチャネル領域となるｐ型ベース領
域６が形成され、ｐ型ベース領域６内にはｎ型ソース領
域７と破壊耐量を向上させるためのバックゲート層とし
て高濃度ｐ型領域９が形成されている。低濃度ｎ型ドレ
イン領域５，ｐ型ベース領域６，ｎ型ソース領域７を含
む表面にゲート酸化膜１０及び多結晶シリコン層からな
るゲート電極３が形成されている。このゲート酸化膜１
０及びゲート電極３は、ｎ型ソース領域７の一部と高濃
度ｐ型領域９の部分で開孔されている。ゲート電極３を
含む表面には層間絶縁膜１１が形成され、層間絶縁膜１
１は前記開孔部のさらに内側で開孔され、この部分でｎ
型ソース領域７の一部と高濃度ｐ型領域９に接続するよ
うにソース電極２が形成されている。ソース電極２上に
は表面保護膜１２が形成され、また、下面にはドレイン
電極１が形成されている。
、高濃度ｎ型ドレイン領域４の上に設けた低濃度ｎ型ド
レイン領域５の上面にチャネル領域となるｐ型ベース領
域６が形成され、ｐ型ベース領域６内にはｎ型ソース領
域７と破壊耐量を向上させるためのバックゲート層とし
て高濃度ｐ型領域９が形成されている。低濃度ｎ型ドレ
イン領域５，ｐ型ベース領域６，ｎ型ソース領域７を含
む表面にゲート酸化膜１０及び多結晶シリコン層からな
るゲート電極３が形成されている。このゲート酸化膜１
０及びゲート電極３は、ｎ型ソース領域７の一部と高濃
度ｐ型領域９の部分で開孔されている。ゲート電極３を
含む表面には層間絶縁膜１１が形成され、層間絶縁膜１
１は前記開孔部のさらに内側で開孔され、この部分でｎ
型ソース領域７の一部と高濃度ｐ型領域９に接続するよ
うにソース電極２が形成されている。ソース電極２上に
は表面保護膜１２が形成され、また、下面にはドレイン
電極１が形成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
装置は、ゲート・チャネル領域となるｐ型ベース領域の
基板表面付近での不純物濃度が高いためチャネル濃度が
高くなり、ＭＯＳＦＥＴを導通状態にするためのゲート
・ソース間のしきい電圧ＶＧＳ（ｏｆｆ） が高くなり
、このＭＯＳＦＥＴを低しきい電圧駆動の集積回路と接
続した場合の集積回路からの直接駆動や１．５〜２Ｖの
乾電池によるこのＭＯＳＦＥＴの駆動が困難であるとい
う問題点があった。
装置は、ゲート・チャネル領域となるｐ型ベース領域の
基板表面付近での不純物濃度が高いためチャネル濃度が
高くなり、ＭＯＳＦＥＴを導通状態にするためのゲート
・ソース間のしきい電圧ＶＧＳ（ｏｆｆ） が高くなり
、このＭＯＳＦＥＴを低しきい電圧駆動の集積回路と接
続した場合の集積回路からの直接駆動や１．５〜２Ｖの
乾電池によるこのＭＯＳＦＥＴの駆動が困難であるとい
う問題点があった。
【０００４】ここで、チャネル濃度を低くするためにｐ
型ベース領域全体の不純物濃度を低くした場合には、低
濃度ｎ型領域５とｐ型ベース領域６とｎ型ソース領域７
で形成される寄生トランジスタのｈＦＥが大きくなって
オンしやすくなり、Ｌ（インダクタンス）負荷サージ耐
量が低下し、さらに、この寄生トランジスタでパンチス
ルーを起こし耐圧が低下するという問題点がある。
型ベース領域全体の不純物濃度を低くした場合には、低
濃度ｎ型領域５とｐ型ベース領域６とｎ型ソース領域７
で形成される寄生トランジスタのｈＦＥが大きくなって
オンしやすくなり、Ｌ（インダクタンス）負荷サージ耐
量が低下し、さらに、この寄生トランジスタでパンチス
ルーを起こし耐圧が低下するという問題点がある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
一導電型のドレイン領域上に設けたゲート酸化膜と、前
記ゲート酸化膜上に設けたゲート電極と、前記ゲート電
極に整合して前記ドレイン領域内に設けた逆導電型のベ
ース領域と、前記ゲート電極に整合して前記ベース領域
内に設けた一導電型のソース領域と、前記ゲート酸化膜
直下のベース領域の表面に設けた低キャリア濃度層とを
備えている。
一導電型のドレイン領域上に設けたゲート酸化膜と、前
記ゲート酸化膜上に設けたゲート電極と、前記ゲート電
極に整合して前記ドレイン領域内に設けた逆導電型のベ
ース領域と、前記ゲート電極に整合して前記ベース領域
内に設けた一導電型のソース領域と、前記ゲート酸化膜
直下のベース領域の表面に設けた低キャリア濃度層とを
備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【０００８】図１に示すように、高濃度ｎ型ドレイン領
域４とこの高濃度ｎ型ドレイン領域４の上にエピタキシ
ャル成長法により形成した低濃度ｎ型ドレイン領域５と
を有する半導体基板の表面にゲート酸化膜１０を設け、
ベース形成領域の半導体基板の表面にリンイオンを選択
的に浅くイオン注入する。次に、ゲート酸化膜１０の上
に多結晶シリコン層を堆積しパターニングしてゲート電
極３を形成し、ゲート電極３をマスクとして低濃度ｎ型
ドレイン領域５にホウ素を深くイオン注入してｐ型のベ
ース領域６を形成すると共にチャネル領域となる半導体
基板の表面近傍に注入されたリンイオンによりｐ型不純
物濃度が低減された低濃度のｐ型領域８を形成する。次
に、ゲート電極３をマスクとしてリンイオンを浅くイオ
ン注入しｐ型ベース領域６内にｎ型ソース領域７を形成
し、ｎ型ソース領域７内に破壊耐量を向上させるための
バックゲート領域として高濃度ｐ型領域９を形成する。 次に、ゲート電極３をマスクとしてゲート酸化膜をエッ
チング除去して第１の開孔部を設け、第１の開孔部を含
む表面に層間絶縁膜１１を堆積する。次に、第１の開孔
部の内側の層間絶縁膜１１を選択的にエッチングして第
２の開孔部を設け、第２の開孔部を含む表面にｎ型ソー
ス領域７及び高濃度ｐ型領域９と接続するソース電極２
を設け、ソース電極２を含む表面に表面保護膜１２を形
成し、高濃度ｎ型ドレイン領域４の裏面にドレイン電極
１を形成し縦型ＭＯＳＦＥＴを構成する。
域４とこの高濃度ｎ型ドレイン領域４の上にエピタキシ
ャル成長法により形成した低濃度ｎ型ドレイン領域５と
を有する半導体基板の表面にゲート酸化膜１０を設け、
ベース形成領域の半導体基板の表面にリンイオンを選択
的に浅くイオン注入する。次に、ゲート酸化膜１０の上
に多結晶シリコン層を堆積しパターニングしてゲート電
極３を形成し、ゲート電極３をマスクとして低濃度ｎ型
ドレイン領域５にホウ素を深くイオン注入してｐ型のベ
ース領域６を形成すると共にチャネル領域となる半導体
基板の表面近傍に注入されたリンイオンによりｐ型不純
物濃度が低減された低濃度のｐ型領域８を形成する。次
に、ゲート電極３をマスクとしてリンイオンを浅くイオ
ン注入しｐ型ベース領域６内にｎ型ソース領域７を形成
し、ｎ型ソース領域７内に破壊耐量を向上させるための
バックゲート領域として高濃度ｐ型領域９を形成する。 次に、ゲート電極３をマスクとしてゲート酸化膜をエッ
チング除去して第１の開孔部を設け、第１の開孔部を含
む表面に層間絶縁膜１１を堆積する。次に、第１の開孔
部の内側の層間絶縁膜１１を選択的にエッチングして第
２の開孔部を設け、第２の開孔部を含む表面にｎ型ソー
ス領域７及び高濃度ｐ型領域９と接続するソース電極２
を設け、ソース電極２を含む表面に表面保護膜１２を形
成し、高濃度ｎ型ドレイン領域４の裏面にドレイン電極
１を形成し縦型ＭＯＳＦＥＴを構成する。
【０００９】本発明によれば、チャネル領域となるベー
ス領域の基板表面の不純物濃度が低いため下式に示すチ
ャネル濃度Ｑｂ が低くなり、ＭＯＳＦＥＴを導通状態
にするためのゲート・ソース間のしきい電圧ＶＧＳ（ｏ
ｆｆ） を小さくできる。
ス領域の基板表面の不純物濃度が低いため下式に示すチ
ャネル濃度Ｑｂ が低くなり、ＭＯＳＦＥＴを導通状態
にするためのゲート・ソース間のしきい電圧ＶＧＳ（ｏ
ｆｆ） を小さくできる。
【００１０】
【００１１】したがって、このＭＯＳＦＥＴを集積回路
と接続した場合の集積回路からの直接駆動や、乾電池（
１．５Ｖ〜２Ｖ）によるこのＭＯＳＦＥＴの駆動が実現
できる。
と接続した場合の集積回路からの直接駆動や、乾電池（
１．５Ｖ〜２Ｖ）によるこのＭＯＳＦＥＴの駆動が実現
できる。
【００１２】図２は、図１のＡ−Ａ′線における不純物
濃度分布を示す図である。
濃度分布を示す図である。
【００１３】図２に示すように、チャネル領域となるベ
ース領域６のｐ型不純物濃度を従来例の１０１８ｃｍ−
３から本発明の１０１７ｃｍ−３程度に低減することに
より、ＶＧＳ（ｏｆｆ） の小さいＭＯＳＦＥＴが実現
できる。
ース領域６のｐ型不純物濃度を従来例の１０１８ｃｍ−
３から本発明の１０１７ｃｍ−３程度に低減することに
より、ＶＧＳ（ｏｆｆ） の小さいＭＯＳＦＥＴが実現
できる。
【００１４】なお、低濃度ｐ型領域８の代りに低濃度ｎ
型領域を設けることにより、ディプレッション型の縦型
二重拡散ＭＯＳＦＥＴを形成できる。
型領域を設けることにより、ディプレッション型の縦型
二重拡散ＭＯＳＦＥＴを形成できる。
【００１５】
【発明の効果】以上説明したように、本発明はチャネル
領域となるベース領域の基板表面部分に低濃度領域を設
けることにより、しきい電圧ＶＧＳ（ｏｆｆ） を小さ
くすることができ、集積回路からの直接駆動や、１．５
〜２Ｖの乾電池による駆動が可能な縦型ＭＯＳＦＥＴを
備えた半導体装置を実現できるという効果を有する。
領域となるベース領域の基板表面部分に低濃度領域を設
けることにより、しきい電圧ＶＧＳ（ｏｆｆ） を小さ
くすることができ、集積回路からの直接駆動や、１．５
〜２Ｖの乾電池による駆動が可能な縦型ＭＯＳＦＥＴを
備えた半導体装置を実現できるという効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面図
である。
である。
【図２】図１のＡ−Ａ′線における不純物濃度分布を示
す図である。
す図である。
【図３】従来の半導体装置の一例を示す半導体チップの
断面図である。
断面図である。
１ ドレイン電極
２ ソース電極
３ ゲート電極
４ 高濃度ｎ型ドレイン領域
５ 低濃度ｎ型ドレイン領域
６ ｐ型ベース領域
７ ｎ型ソース領域
８ 低濃度ｐ型領域
９ 高濃度ｐ型領域
１０ ゲート酸化膜
１１ 層間絶縁膜
１２ 表面保護膜
Claims (1)
- 【請求項１】 一導電型のドレイン領域上に設けたゲ
ート酸化膜と、前記ゲート酸化膜上に設けたゲート電極
と、前記ゲート電極に整合して前記ドレイン領域内に設
けた逆導電型のベース領域と、前記ゲート電極に整合し
て前記ベース領域内に設けた一導電型のソース領域と、
前記ゲート酸化膜直下のベース領域の表面に設けた低キ
ャリア濃度層とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1785791A JPH04256368A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1785791A JPH04256368A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256368A true JPH04256368A (ja) | 1992-09-11 |
Family
ID=11955332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1785791A Pending JPH04256368A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01183856A (ja) * | 1988-01-18 | 1989-07-21 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製法 |
| JPH03129743A (ja) * | 1989-07-07 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-08 JP JP1785791A patent/JPH04256368A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01183856A (ja) * | 1988-01-18 | 1989-07-21 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製法 |
| JPH03129743A (ja) * | 1989-07-07 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970924 |