JPH01183856A - 二重拡散型電界効果半導体装置の製法 - Google Patents

二重拡散型電界効果半導体装置の製法

Info

Publication number
JPH01183856A
JPH01183856A JP63008993A JP899388A JPH01183856A JP H01183856 A JPH01183856 A JP H01183856A JP 63008993 A JP63008993 A JP 63008993A JP 899388 A JP899388 A JP 899388A JP H01183856 A JPH01183856 A JP H01183856A
Authority
JP
Japan
Prior art keywords
region
conductivity type
channel
diffusion region
type diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63008993A
Other languages
English (en)
Other versions
JP2604777B2 (ja
Inventor
Masahiko Suzumura
正彦 鈴村
Takeshi Nobe
武 野辺
Shigeo Akiyama
茂夫 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP63008993A priority Critical patent/JP2604777B2/ja
Priority to GB8900297A priority patent/GB2214351B/en
Priority to US07/294,787 priority patent/US4902636A/en
Priority to CA000587805A priority patent/CA1306313C/en
Priority to DE3901369A priority patent/DE3901369A1/de
Publication of JPH01183856A publication Critical patent/JPH01183856A/ja
Priority to US07/433,976 priority patent/US5055895A/en
Application granted granted Critical
Publication of JP2604777B2 publication Critical patent/JP2604777B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/126—Power FETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、二重拡散型電界効果半導体装置およびその
製法に関する。
〔従来の技術〕
二重拡散型電界効果半導体装置のひとつに縦型ＤＭＯ３
ＦＥＴがある。縮型ＤＭＯ３ＦＥＴは、第２図（ｅｌに
みるように、Ｎ型ドレイン領域５１０表面にチャンネル
形成用のＰ型拡散領域５２が形成され、同領域５２の表
面にソース領域５３用のＮ型拡散領域（Ｎ”領域）が形
成されている。一方、チャンネルは両Ｎ型領域に挟まれ
たＰ型拡散領域５２の表面域５２ａに形成されるように
なっており、この表面域５２ａの上にポリシリコン層か
らなるゲート電極５４が絶縁層５５を介して形成されて
いる。５１ａはドレイン電極であり、５３ａはソース電
極である。この０ＭＯ５ＦＥＴは、いわゆる二重拡散技
術によりチャンネル長さを短くすることができ、築積化
が容易である等の利点を有する。Ｎ型囲Ｏ５ＦＥＴは、
従来、以下のようにして作成されている。
まず、第２図（ａ）にみるように、Ｎ型半導体ウェハ５
０表面にゲート電極５４と絶縁層５５を先に形成してお
いて、ゲート電極５４をマスクにして不純物を一点鎖線
で示すように注入し拡散して、第２図（ｂ）にみるよう
に、チャンネル形成用のＰ型拡散領域５２を形成する。
ついで、第２図（Ｃ）にみるように、ソース電極接合個
所をレジスト５６で覆い、やはり、ゲート電極５４をマ
スクにして不純物を一点鎖線で示すように注入し拡散し
て、第２図（ｄｌにみるように、ソース領域５３を形成
する。二重に拡散された領域５２．５３がゲート電極５
４にセルファラインされ、チャンネル長さの短縮化等が
図られるのである。
一方、ＤＭＯＳ　ＦＥＴのしきい値電圧は、チャンネル
となる表面域５２ａのキャリヤ濃度、ゲート電極５４材
の仕事関数、絶縁層５５の膜厚、界面準位等により定ま
るが、通常、所望のしきい値電圧にするために、表面域
５２ａのキャリヤ濃度を調整する。この濃度調整は、Ｐ
型拡散領域５２形成のための不純物の注入量をコントロ
ールすることにより行っている。しかし、デイプレッシ
ョンタイプ（ノーマリイオンタイプ）の０ＭＯ５ＦＥＴ
の場合、実用的な範囲のしきい値電圧とするのにチャン
ネルとなる表面域５２ａのキャリヤ濃度を低くするため
に上記不純物の注入量が少ないので、Ｐ型拡散領域５２
全体のキャリヤ濃度（不純物濃度）が低い。Ｐ型拡散領
域５２全体のキャリヤ濃度が低いと、ソース・ドレイン
間でパンチスルーが起き易く、耐電圧が低下してしまう
という問題があった。十分に耐電圧特性を保持しつつ、
しきい値電圧を適当な範囲に設定することは容易ではな
がったのである。
〔発明が解決しようとする課題〕
この発明は、例えば、デイプレッションタイプの場合に
も、高耐電圧特性の維持を図りつつしきい値電圧の設定
が容易な構造の二重拡散型電界効果半導体装置、および
、その製法を提供することを課題とする。
〔課題を解決するための手段〕
前記課題を解決するため、第１発明にががる二重拡散型
電界効果半導体装置は、第１導電型半導体領域の表面の
チャンネル形成用の第２導電型拡散領域では、チャンネ
ルとなる表面域のキャリヤ濃度が同領域の地域のキャリ
ヤ濃度よりも低くなっている。
一方、第２発明にかかる二重拡散型電界効果半導体装置
（以下、単に「半導体装置」という）の製法は、チャン
ネル形成用およびソース用のふたつの拡散領域を予め形
成しておいて、チャンネル形成用の拡散領域におけるチ
ャンネルとなる表面域に逆導電型用の不純物をイオン注
入し、しかるのち、チャンネルとなる表面域の上に絶縁
層とゲート電極を形成するようにする。
〔作　　　用〕
第１発明の半導体装置は、実用的なしきい値電圧範囲に
設定するためにチャンネルとなる表面域のキャリヤ濃度
が低くなっていても、地域のキャリヤ濃度は表面域のキ
ャリヤ濃度よりも高いためソース・ドレイン間にパンチ
スルーが発生しにくい。
第２発明の半導体装置の製法は、主たる熱処理である不
純物拡散処理を済ませてから、チャンネルとなる表面域
に第１導電型用の不純物を注入する。注入後には主たる
熱処理工程はないので、不純物が内部に拡散されること
なくチャンネルとなる表面域に留まったままとなり、チ
ャンネルとなる表面域のキャリヤ濃度だけを、同領域の
地域のキャリヤ濃度に比べ選択的に低くすることができ
る。しきい値電圧の設定には、結局、チャンネルとなる
表面域のキャリヤ濃度を、事実上、第１導電型用の不純
物の注入しを制御すればよいことになるため、しきい値
電圧の設定が簡単にできることになる。
〔実　施　例〕
以下、第１．２発明を、その一実施例をあられす図面を
参照しながら、製法、装置の順に詳しく説明する。
第１図（ａｌ〜（ｈ）は、第２発明にかかる製法の一例
により、０ＭＯ３ＦＥＴを製造する様子を工程順にあら
れす。
第１図（ａ）に示すＮ型（第１導電型）半導体ウェハ１
の表面に、第１図（ｄ）にみるように、チャンネル形成
用のＰ型拡Ｈ’ｌ領ＩＪ＋ｉ（第２導電型拡散領域）２
を形成する。このＰ型拡散領域２は２段回に分けて形成
する。つまり、第１図（ｂｌにみるように、半導体ウェ
ハ１の表面に設けた酸化膜からなるマスク１１を用い、
不純物拡散によりＰ型拡散領域２ａを形成する。ついで
、第１図ｆｃ）に示すようなマスク１２を形成し、不純
物拡散によりＰ型拡散領域２ａを側方に拡げてＰ型拡散
領域２を形成する。次に、マスク１２を用い、第１図（
ｅ）にみるように、Ｐ型拡散領域２の表面に、不純物を
注入し拡散してソース領域用のＮ型拡ｎｋ領域（Ｎ″領
域）３を形成する。なお、この拡散の際、Ｐ型拡散領域
２の不純物も同時に拡散が進み領域が拡大することはい
うまでもない。Ｐ型拡散領域２の外側はトレイン領域用
のＮ型半導体領域１′であり、チャンネルは両Ｎ型領域
１′、３に挟まれたＰ型拡１１に領域２における表面域
２ｂに形成される。
このように二重拡散処理でもって、マスク１２にセルフ
ァラインされた両拡散領域２．３を形成した後、フォト
リソグラフィ法によりマスク　（酸化膜）１２の一部を
除去し、両拡散領域２．３をいったん露出させ、第１図
（ｆ）にみるように、酸化膜１２′とソース電極接合個
所を覆うレジスト１３からなるマスクを用い、Ｎ型用の
不純物（例えば、リン〔Ｐ〕、砒素［Ａ　ｓ　］等）を
−点鎖線で示すようにイオン注入する。
Ｎ型用の不純物は、当然、Ｐ型拡散領域２の表面域２ｂ
にも注入され、この表面域２ｂでは逆導電型の不純物が
増加するため、その分、同表面域２ｂにおけるキャリヤ
濃度が低くなる。一方、不純物は、事実上、表面にだけ
しか注入されず、また、主たる熱処理である不純物拡散
処理はすでに済んでいて、Ｎ型用の不純物は事実上拡散
されることもなく表面域２ｂに留まるため、Ｐ型拡散領
域２のチャンネルとなる表面域２ｂ以外の地域のキャリ
ヤ濃度は変化しない。チャンネルとなる表面域２ｂのキ
ャリヤ濃度は、Ｎ型用の不純物の注入量を適当に選択し
てかなりの範囲で自由にしきい値電圧を設定することが
でき、高耐電圧の維持を図りつつデイプレッションタイ
プのように低い濃度にも容易に対応できる。また、上記
Ｎ型用不純物の注入時点では、絶縁層やゲート電極が未
形成で表面域２ｂが露出状態にあり、イオン注入される
不純物を遮るものがないので、不純物注入は容易かつ正
確に行える。
その後、レジスト１３を除去し、第１図（ｇ＋にみるよ
うに、酸化膜１２′よりも薄めの酸化膜（絶縁１５）１
２″で露出個所を覆い、ポリシリコンからなるゲート電
極５を設ける。各酸化膜１２′、１２″の厚みは、例え
ば、酸化膜１２′が約８０００人程度であり、酸化膜１
２″が約１０００人程度である。
最終的には、眉間絶縁層Ｉ４、ソース電極１５やドレイ
ン電橋１６が形成されて、第１図（ｈ）にみる第１発明
の一実施例のデイプレッションタイプの０ＭＯ５Ｆｌミ
Ｔが完成する。この０ＭＯ５ＦＥＴは、前述の通りの利
点を有するものである。加えて、上記のようにドレイン
領域４の上の酸化膜１２′がＩγいとゲート・ドレイン
間の容量が小さくなるので好ましい。チャンネルとなる
表面域２ｂの上の酸化膜１２“は、この膜１２″を介し
てチャンネル形成のゲート作用を及ぼすようにするため
に、余り厚くしないほうがよいが、それ以外の個所の酸
化膜は厚くてもかまわないのである。
この発明は上記の実施例に限らない。半導体装置が、デ
イプレッションタイプでなく、エンハンストメントタイ
プであってもよい。０ＭＯ５ＦＥＴが、縮型構造でなく
て横型構造であってもよく、半導体におけるＰ型とＮ型
が逆転した構成であってもよい。また、半導体装置がト
ランジスタ以外の構成であってもよい。
（発明の効果） 以上述べたように、第１発明は、高耐電圧特性の維持を
図りつつしきい値電圧の設定が容易な構造の半導体装置
であり、第２発明は、このような半導体装置を製造する
にあたり、そのしきい値電圧の設定のコントロールが容
易である。
【図面の簡単な説明】
第１図（ａ）〜（ｈｌは、第１発明にかかる半導体装置
の一実施例である０ＭＯ５ＦＥＴを、第２発明にかかる
製法の一例により作成するときの様子を工程）ＩＩにあ
られす説明図であって、図（ａ）〜（ｇ）が製造途中を
あられし、図（ｈ）が完成時をあられす。第２図＋ａ）
〜（ｅ）は、従来の０ＭＯ３Ｆｔ：Ｔを作成するときの
様子を工程順にあられす説明図であって、図（ａｌ〜（
ｄ）が製造途中をあられし、図（１１４１が完成時をあ
られす。 １′・・・第１導電型半導体領域　　２・・・チャンネ
ル形成用の第２導電型拡散領域　　２ｂ・・・チャンネ
ルとなる表面域　　３・・・ソース領域用の第１導電型
拡散領域　　５・・・ゲート電極　　１２“・・・絶縁
層 代理人　弁理士　　松　本　武　彦

Claims (1)

  1. 【特許請求の範囲】 １　第１導電型半導体領域の表面にチャンネル形成用の
    第２導電型拡散領域が形成され、同領域の表面にソース
    領域用の第１導電型拡散領域が形成されていて、前記両
    第１導電型領域間における前記第２導電型拡散領域の表
    面域にチャンネルが形成されるようになっており、この
    チャンネルとなる表面域の上にはゲート電極が絶縁層を
    介して形成されている二重拡散型電界効果半導体装置に
    おいて、前記第２導電型拡散領域では、チャンネルとな
    る表面域のキャリヤ濃度が同領域の他域のキャリヤ濃度
    よりも低くなっていることを特徴とする二重拡散型電界
    効果半導体装置。 ２　第１導電型半導体領域の表面にチャンネル形成用の
    第２導電型拡散領域が形成され、同領域の表面にソース
    領域用の第１導電型拡散領域が形成されていて、前記両
    第１導電型領域間における前記第２導電型拡散領域の表
    面域にチャンネルが形成されるようになっており、この
    チャンネルとなる表面域の上にはゲート電極が絶縁層を
    介して形成されている二重拡散型電界効果半導体装置を
    得るにあたり、前記両拡散領域を予め形成しておいて、
    前記第２導電型拡散領域におけるチャンネルとなる表面
    域に第１導電型用の不純物を注入し、しかるのち、前記
    絶縁層およびゲート電極を形成するようにすることを特
    徴とする二重拡散型電界効果半導体装置の製法。
JP63008993A 1988-01-18 1988-01-18 二重拡散型電界効果半導体装置の製法 Expired - Lifetime JP2604777B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP63008993A JP2604777B2 (ja) 1988-01-18 1988-01-18 二重拡散型電界効果半導体装置の製法
GB8900297A GB2214351B (en) 1988-01-18 1989-01-06 Method for manufacturing double-diffused metal oxide semiconductor field effect transistor device and the device thereby manufactured
US07/294,787 US4902636A (en) 1988-01-18 1989-01-09 Method for manufacturing a depletion type double-diffused metal-oxide semiconductor field effect transistor device
CA000587805A CA1306313C (en) 1988-01-18 1989-01-09 Method for manufacturing double-diffused metal-oxide semiconductor fieldeffect transistor device and the device thereby manufactured
DE3901369A DE3901369A1 (de) 1988-01-18 1989-01-18 Verfahren zur herstellung einer doppelt diffundierten metall-oxid-halbleiter-feldeffekt-transistorvorrichtung sowie durch dieses verfahren hergestellte vorrichtung
US07/433,976 US5055895A (en) 1988-01-18 1989-11-09 Double-diffused metal-oxide semiconductor field effect transistor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63008993A JP2604777B2 (ja) 1988-01-18 1988-01-18 二重拡散型電界効果半導体装置の製法

Publications (2)

Publication Number Publication Date
JPH01183856A true JPH01183856A (ja) 1989-07-21
JP2604777B2 JP2604777B2 (ja) 1997-04-30

Family

ID=11708209

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63008993A Expired - Lifetime JP2604777B2 (ja) 1988-01-18 1988-01-18 二重拡散型電界効果半導体装置の製法

Country Status (5)

Country Link
US (2) US4902636A (ja)
JP (1) JP2604777B2 (ja)
CA (1) CA1306313C (ja)
DE (1) DE3901369A1 (ja)
GB (1) GB2214351B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04256368A (ja) * 1991-02-08 1992-09-11 Nec Yamagata Ltd 半導体装置
US10928288B2 (en) 2007-06-20 2021-02-23 Abbott Toxicology Limited Monitoring an immunoassay

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2521783B2 (ja) * 1987-09-28 1996-08-07 三菱電機株式会社 半導体装置およびその製造方法
JP2604777B2 (ja) * 1988-01-18 1997-04-30 松下電工株式会社 二重拡散型電界効果半導体装置の製法
US5472888A (en) * 1988-02-25 1995-12-05 International Rectifier Corporation Depletion mode power MOSFET with refractory gate and method of making same
JPH0783122B2 (ja) * 1988-12-01 1995-09-06 富士電機株式会社 半導体装置の製造方法
JPH02281662A (ja) * 1989-04-21 1990-11-19 Mitsubishi Electric Corp 半導体装置
US4970173A (en) * 1989-07-03 1990-11-13 Motorola, Inc. Method of making high voltage vertical field effect transistor with improved safe operating area
GB2233822A (en) * 1989-07-12 1991-01-16 Philips Electronic Associated A thin film field effect transistor
IT1236994B (it) * 1989-12-29 1993-05-12 Sgs Thomson Microelectronics Processo per la fabbricazione di dispositivi semiconduttori mos di potenza e dispositivi con esso ottenuti
US5218220A (en) * 1991-11-12 1993-06-08 Harris Corporation Power fet having reduced threshold voltage
IT1252625B (it) * 1991-12-05 1995-06-19 Cons Ric Microelettronica Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti
JPH05160407A (ja) * 1991-12-09 1993-06-25 Nippondenso Co Ltd 縦型絶縁ゲート型半導体装置およびその製造方法
US5248627A (en) * 1992-03-20 1993-09-28 Siliconix Incorporated Threshold adjustment in fabricating vertical dmos devices
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
JP2572512B2 (ja) * 1992-09-24 1997-01-16 信越半導体株式会社 拡散型シリコン素子基板の製造方法
US5631177A (en) * 1992-12-07 1997-05-20 Sgs-Thomson Microelectronics, S.R.L. Process for manufacturing integrated circuit with power field effect transistors
US5382536A (en) * 1993-03-15 1995-01-17 Texas Instruments Incorporated Method of fabricating lateral DMOS structure
FR2705173B1 (fr) * 1993-05-10 1995-07-28 Sgs Thomson Microelectronics Composant limiteur de courant serie.
US5369045A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method for forming a self-aligned lateral DMOS transistor
US5420451A (en) * 1993-11-30 1995-05-30 Siliconix Incorporated Bidirectional blocking lateral MOSFET with improved on-resistance
US5422288A (en) * 1994-05-19 1995-06-06 Harris Corporation Method of doping a JFET region in a MOS-gated semiconductor device
US5474946A (en) * 1995-02-17 1995-12-12 International Rectifier Corporation Reduced mask process for manufacture of MOS gated devices
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
US5629536A (en) * 1995-11-21 1997-05-13 Motorola, Inc. High voltage current limiter and method for making
DE19600780B4 (de) * 1996-01-11 2006-04-13 Micronas Gmbh Verfahren zum Kontaktieren von Bereichen mit verschiedener Dotierung in einem Halbleiterbauelement und Halbleiterbauelement
EP0931353A1 (en) * 1996-10-25 1999-07-28 Siliconix Incorporated Threshold adjust in vertical dmos transistor
US6165821A (en) * 1998-02-09 2000-12-26 International Rectifier Corp. P channel radhard device with boron diffused P-type polysilicon gate
TW428253B (en) * 1998-04-20 2001-04-01 United Microelectronics Corp Buried channel vertical doubly-diffused metal oxide semiconductor device
KR100265225B1 (ko) 1998-06-05 2000-09-15 김영환 반도체 소자의 제조 방법
KR100300069B1 (ko) 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6861337B2 (en) * 2002-05-10 2005-03-01 General Semiconductor, Inc. Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes
DE10392706B4 (de) * 2002-05-31 2016-09-29 Waters Technologies Corp. (N.D.Ges.D. Staates Delaware) Schnelle Kombinations-Mehrfachmodus-Ionisierungsquelle für Massenspektrometer
JP5395504B2 (ja) 2009-04-28 2014-01-22 トヨタ紡織株式会社 内装基材の連結構造

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6225457A (ja) * 1985-07-25 1987-02-03 Tdk Corp 縦形半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461360A (en) * 1965-06-30 1969-08-12 Ibm Semiconductor devices with cup-shaped regions
US3667115A (en) * 1965-06-30 1972-06-06 Ibm Fabrication of semiconductor devices with cup-shaped regions
NL152708B (nl) * 1967-02-28 1977-03-15 Philips Nv Halfgeleiderinrichting met een veldeffecttransistor met geisoleerde poortelektrode.
JPS5550661A (en) * 1978-10-07 1980-04-12 Mitsubishi Electric Corp Insulated gate type field effect semiconductor device
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
US4280855A (en) * 1980-01-23 1981-07-28 Ibm Corporation Method of making a dual DMOS device by ion implantation and diffusion
US4376285A (en) * 1980-06-23 1983-03-08 Massachusetts Institute Of Technology High speed optoelectronic switch
JPS5742164A (en) * 1980-08-27 1982-03-09 Hitachi Ltd Semiconductor device
WO1982002981A1 (en) * 1981-02-23 1982-09-02 Inc Motorola Mos power transistor
USRE32800E (en) * 1981-12-30 1988-12-13 Sgs-Thomson Microelectronics, Inc. Method of making mosfet by multiple implantations followed by a diffusion step
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
JPS59231860A (ja) * 1983-06-14 1984-12-26 Toshiba Corp 二重拡散形絶縁ゲ−ト電界効果トランジスタ
BE897139A (nl) * 1983-06-27 1983-12-27 Bell Telephone Mfg Cy Nov Proces voor het maken van een halfgeleider-inrichting en inrichting hierdoor verkregen
GB2150348A (en) * 1983-11-29 1985-06-26 Philips Electronic Associated Insulated-gate field-effect transistors and their manufacture
IT1213234B (it) * 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
JPH07101737B2 (ja) * 1985-12-24 1995-11-01 富士電機株式会社 半導体装置の製造方法
DE3688057T2 (de) * 1986-01-10 1993-10-07 Gen Electric Halbleitervorrichtung und Methode zur Herstellung.
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
JP2604777B2 (ja) * 1988-01-18 1997-04-30 松下電工株式会社 二重拡散型電界効果半導体装置の製法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6225457A (ja) * 1985-07-25 1987-02-03 Tdk Corp 縦形半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04256368A (ja) * 1991-02-08 1992-09-11 Nec Yamagata Ltd 半導体装置
US10928288B2 (en) 2007-06-20 2021-02-23 Abbott Toxicology Limited Monitoring an immunoassay

Also Published As

Publication number Publication date
US4902636A (en) 1990-02-20
DE3901369A1 (de) 1989-07-27
GB2214351B (en) 1991-02-20
GB8900297D0 (en) 1989-03-08
US5055895A (en) 1991-10-08
GB2214351A (en) 1989-08-31
JP2604777B2 (ja) 1997-04-30
CA1306313C (en) 1992-08-11

Similar Documents

Publication Publication Date Title
JPH01183856A (ja) 二重拡散型電界効果半導体装置の製法
JPH09205202A (ja) 半導体装置
JPH0237777A (ja) 縦型電界効果トランジスタ
JP3170610B2 (ja) 縦型電界効果トランジスタの製造方法
JP2643966B2 (ja) 二重拡散型電界効果半導体装置の製法
JP2987875B2 (ja) 縦型ｍｏｓ電界効果トランジスタの製造方法
JP2605757B2 (ja) 半導体装置の製造方法
JPH06338616A (ja) 縦型ｍｏｓ半導体装置及びその製造方法
JPH01189175A (ja) 二重拡散型電界効果半導体装置
JPH0234937A (ja) 半導体装置の製造方法
JPH0344076A (ja) 半導体装置の製造方法
JPS63144573A (ja) Ｍｏｓ型トランジスタの製造方法
JPS62109364A (ja) 半導体装置の製造方法
JPS63142866A (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
JPS62140464A (ja) Ｍｏｓ型半導体装置
JPS63175478A (ja) 縦型電界効果トランジスタの製造方法
JP2001185720A (ja) Ｄｍｏｓ型トランジスタ及びその製造方法
JPH01218068A (ja) Ｌｄｄ構造を有する絶縁ゲート型電界効果トランジスタの形成方法
JPH1154744A (ja) 半導体装置の製造方法
JPH0653231A (ja) Ｍｏｓｆｅｔ製造方法
JPH04162420A (ja) 半導体装置の製造方法
JPS6367778A (ja) 半導体装置の製造方法
JPS61166154A (ja) Ｍｉｓ型半導体装置の製造方法
KR970053040A (ko) Cmos 트랜지스터의 제조 방법
JPH02162742A (ja) 電界効果半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term