JP2987875B2 - 縦型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタの製造方法Info
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- JP2987875B2 JP2987875B2 JP2114415A JP11441590A JP2987875B2 JP 2987875 B2 JP2987875 B2 JP 2987875B2 JP 2114415 A JP2114415 A JP 2114415A JP 11441590 A JP11441590 A JP 11441590A JP 2987875 B2 JP2987875 B2 JP 2987875B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型MOS電界効果トランジスタ（FET）の製造
方法に関する。
方法に関する。
従来のこの種の縦型MOSFETの製造方法を第３図（ａ）
ないし第３図（ｄ）に示す。先ず、第３図（ａ）のよう
に、N+型半導体基板１にN-エピタキシャル層２を成長さ
せ、かつその表面に酸化膜３を8000Å〜２μｍ形成す
る。そして、フォトリソグラフィ技術を用いてこの酸化
膜３に窓3aをあけ、この窓3aを通してＰ型不純物を導入
してＰ型ウェル領域４を３〜５μｍの深さに形成する。
ないし第３図（ｄ）に示す。先ず、第３図（ａ）のよう
に、N+型半導体基板１にN-エピタキシャル層２を成長さ
せ、かつその表面に酸化膜３を8000Å〜２μｍ形成す
る。そして、フォトリソグラフィ技術を用いてこの酸化
膜３に窓3aをあけ、この窓3aを通してＰ型不純物を導入
してＰ型ウェル領域４を３〜５μｍの深さに形成する。
次いで、第３図（ｂ）のように、酸化膜３を除去した
後、ゲート酸化膜７を500〜2000Å形成し、その上にゲ
ートポリシリコン８を6000Å成長させ、フォトリソグラ
フィ技術を用いて所定の形状にパターニングする。そし
て、このゲートポリシリコン８を用いてＰ型不純物を導
入し、Ｐ型ベース領域９を形成する。
後、ゲート酸化膜７を500〜2000Å形成し、その上にゲ
ートポリシリコン８を6000Å成長させ、フォトリソグラ
フィ技術を用いて所定の形状にパターニングする。そし
て、このゲートポリシリコン８を用いてＰ型不純物を導
入し、Ｐ型ベース領域９を形成する。
その後、第３図（ｃ）のように、説明を省略するフォ
トリソグラフィ技術を用いた選択拡散法により、前記Ｐ
型ベース領域９にN+型ソース領域10とP+型バックゲート
領域11を形成する。
トリソグラフィ技術を用いた選択拡散法により、前記Ｐ
型ベース領域９にN+型ソース領域10とP+型バックゲート
領域11を形成する。
しかる上で、第３図（ｄ）のように、層間絶縁膜12を
5000Å〜１μｍ形成し、これにフォトリソグラフィ技術
によりコンタクト窓12aを形成する。そして、例えば１
〜５μｍ程度のアルミニウムでソース電極13を形成す
る。また、前記N+型半導体基板１の裏面にドレイン電極
14を形成している。
5000Å〜１μｍ形成し、これにフォトリソグラフィ技術
によりコンタクト窓12aを形成する。そして、例えば１
〜５μｍ程度のアルミニウムでソース電極13を形成す
る。また、前記N+型半導体基板１の裏面にドレイン電極
14を形成している。
ところで、このような構成の縦型MOSFETでは、Ｐ型ベ
ース領域９とＰ型ウェル領域４は片側階段接合に近いた
め、その耐圧はN-型エピタキシャル層２の濃度により決
定される。そして、このN-型エピタキシャル層２の濃度
は低いため、耐圧を大きくするには限界があリ、したが
ってN-−Ｐ−N+寄生トランジスタを形成しているN-型エ
ピタキシャル層２−Ｐ型ベース領域９−N+型ソース領域
10間に電流が流れ易くなり、この寄生トランジスタがオ
ンし易くなって負荷耐量が小さくなるという問題があっ
た。
ース領域９とＰ型ウェル領域４は片側階段接合に近いた
め、その耐圧はN-型エピタキシャル層２の濃度により決
定される。そして、このN-型エピタキシャル層２の濃度
は低いため、耐圧を大きくするには限界があリ、したが
ってN-−Ｐ−N+寄生トランジスタを形成しているN-型エ
ピタキシャル層２−Ｐ型ベース領域９−N+型ソース領域
10間に電流が流れ易くなり、この寄生トランジスタがオ
ンし易くなって負荷耐量が小さくなるという問題があっ
た。
本発明の目的は、負荷耐量を大きくした縦型MOSFETの
製造方法を提供することにある。
製造方法を提供することにある。
本発明の縦型MOSFETの製造方法は、一導電型の半導体
基体に逆導電型のウェル領域を形成する工程と、このウ
ェル領域の底部に高エネルギのイオン注入を選択的に行
って一導電型の高濃度領域を選択的に形成する工程と、
前記半導体基体の表面にゲート絶縁膜とゲート電極を所
要パターンに形成する工程と、前記ウェル領域の上層部
に逆導電型のベース領域を形成する工程と、このベース
領域に一導電型のソース領域を形成する工程とを含んで
いる。
基体に逆導電型のウェル領域を形成する工程と、このウ
ェル領域の底部に高エネルギのイオン注入を選択的に行
って一導電型の高濃度領域を選択的に形成する工程と、
前記半導体基体の表面にゲート絶縁膜とゲート電極を所
要パターンに形成する工程と、前記ウェル領域の上層部
に逆導電型のベース領域を形成する工程と、このベース
領域に一導電型のソース領域を形成する工程とを含んで
いる。
さらに、好ましくは、前記一導電型の高濃度領域を形
成する工程の後に、この高濃度領域の直上に逆導電型の
高濃度領域を形成する工程を含んでいる。
成する工程の後に、この高濃度領域の直上に逆導電型の
高濃度領域を形成する工程を含んでいる。
本発明方法により製造される縦型MOSFETでは、ウェル
領域と半導体基体との接合部に高濃度領域が存在するた
め、ウェル領域における耐圧を大きくし、負荷耐量を改
善する。
領域と半導体基体との接合部に高濃度領域が存在するた
め、ウェル領域における耐圧を大きくし、負荷耐量を改
善する。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないし第１図（ｅ）は本発明の製造方法
の一実施例を工程順に示す縦断面図である。なお、ここ
ではＮチャンネルMOSFETに本発明を適用した例を示して
いる。
の一実施例を工程順に示す縦断面図である。なお、ここ
ではＮチャンネルMOSFETに本発明を適用した例を示して
いる。
先ず、第１図（ａ）に示すように、N+型半導体基板１
の表面にN-型エピタキシャル層２を成長し、このエピタ
キシャル層２の表面に酸化膜３を8000Å〜２μｍ形成す
る。そして、この酸化膜３に窓3aを開設した上で、これ
をマスクにしてＰ型不純物を導入し、Ｐ型ウェル領域４
を形成する。
の表面にN-型エピタキシャル層２を成長し、このエピタ
キシャル層２の表面に酸化膜３を8000Å〜２μｍ形成す
る。そして、この酸化膜３に窓3aを開設した上で、これ
をマスクにしてＰ型不純物を導入し、Ｐ型ウェル領域４
を形成する。
その後、第１図（ｂ）のように、レジスト５を形成
し、前記窓3a部分のレジストを除去した上で、該窓3aを
通して高エネルギでのイオン注入を行いＰ型ウェル領域
４の底部、つまりN-型エピタキシャル層２との境界部に
N+領域６を形成する。この高エネルギのイオン注入法で
は、例えば500KeV〜2MeVのエネルギで行う。
し、前記窓3a部分のレジストを除去した上で、該窓3aを
通して高エネルギでのイオン注入を行いＰ型ウェル領域
４の底部、つまりN-型エピタキシャル層２との境界部に
N+領域６を形成する。この高エネルギのイオン注入法で
は、例えば500KeV〜2MeVのエネルギで行う。
次いで、第１図（ｃ）のように、前記酸化膜３を除去
した後、改めてゲート酸化膜７を500〜2000Åの厚さ
に、ゲートポリシリコン８を6000Åの厚さにそれぞれ形
成し、かつこれらを所要パターンに形成し、それぞれを
ゲート絶縁膜およびゲート電極とする。さらに、形成さ
れたゲートポリシリコン８をマスクにしてＰ型不純物を
導入し、Ｐ型ベース領域９を形成する。
した後、改めてゲート酸化膜７を500〜2000Åの厚さ
に、ゲートポリシリコン８を6000Åの厚さにそれぞれ形
成し、かつこれらを所要パターンに形成し、それぞれを
ゲート絶縁膜およびゲート電極とする。さらに、形成さ
れたゲートポリシリコン８をマスクにしてＰ型不純物を
導入し、Ｐ型ベース領域９を形成する。
その後、第１図（ｄ）のように、説明を省略する選択
拡散法によりN+型ソース領域10,P+型バックゲート領域1
1を形成する。
拡散法によりN+型ソース領域10,P+型バックゲート領域1
1を形成する。
しかる上で、第１図（ｅ）のように、層間絶縁膜12を
5000〜8000Åの厚さに形成し、これにコンタクト穴12a
をあけた上で、ソース電極13を１〜５μｍの厚さに形成
する。また、N+型半導体基板１の裏面にドレイン電極14
を形成する。
5000〜8000Åの厚さに形成し、これにコンタクト穴12a
をあけた上で、ソース電極13を１〜５μｍの厚さに形成
する。また、N+型半導体基板１の裏面にドレイン電極14
を形成する。
このように形成された縦型MOSFETによれば、Ｐ型ウェ
ル領域４とN-型エピタキシャル層２のPN接合部において
は、第１図（ｂ）の工程で形成した高濃度のN+領域６が
存在しているため、Ｐ型ウェル領域４における耐圧が向
上される。したがって、N-型エピタキシャル層２−Ｐ型
ウェル領域４−N+型ソース領域10で構成されるN-−Ｐ−
N+寄生トランジスタに電流が流れ難くなり、負荷耐量が
向上されることになる。
ル領域４とN-型エピタキシャル層２のPN接合部において
は、第１図（ｂ）の工程で形成した高濃度のN+領域６が
存在しているため、Ｐ型ウェル領域４における耐圧が向
上される。したがって、N-型エピタキシャル層２−Ｐ型
ウェル領域４−N+型ソース領域10で構成されるN-−Ｐ−
N+寄生トランジスタに電流が流れ難くなり、負荷耐量が
向上されることになる。
第２図は本発明の他の実施例を示しており、第１図
（ｂ）の工程の後に新たな工程を付加して製造した半導
体装置の縦断面図である。
（ｂ）の工程の後に新たな工程を付加して製造した半導
体装置の縦断面図である。
すなわち、第１図（ｂ）の工程の直後に、レジスト５
をそのまま利用して500KeV〜2MeV高エネルギーイオン注
入によりＰ型不純物を導入することで、直前に形成した
N+型領域６の直上にP+型領域15を形成する。
をそのまま利用して500KeV〜2MeV高エネルギーイオン注
入によりＰ型不純物を導入することで、直前に形成した
N+型領域６の直上にP+型領域15を形成する。
この工程を加えることにより、Ｐ型ウェル領域４とN-
型エピタキシャル層２とのPN接合部にN+領域６とP+領域
15からなるP+N+接合が存在されることになり、このP+N+
接合によってＰ型ウェル領域４の耐圧が決定され、前記
した負荷耐量をさらに向上することができる。
型エピタキシャル層２とのPN接合部にN+領域６とP+領域
15からなるP+N+接合が存在されることになり、このP+N+
接合によってＰ型ウェル領域４の耐圧が決定され、前記
した負荷耐量をさらに向上することができる。
なお、前記実施例はＮチャンネルMOSFETに本発明を適
用した例について示したが、ＰチャンネルMOSFETについ
ても同様であることは言うまでもない。
用した例について示したが、ＰチャンネルMOSFETについ
ても同様であることは言うまでもない。
〔発明の効果〕 以上説明したように本発明は、ウェル領域の形成後に
高エネルギのイオン注入を選択的に行って半導体基板に
該基板と同一導電型の不純物を高濃度に導入することに
より、ウェル領域の底部に高濃度領域を選択的に形成す
ることができ、この高濃度領域によってウェル領域にお
ける耐圧を大きくし、負荷耐量を改善した縦型MOSFETを
製造することができる。
高エネルギのイオン注入を選択的に行って半導体基板に
該基板と同一導電型の不純物を高濃度に導入することに
より、ウェル領域の底部に高濃度領域を選択的に形成す
ることができ、この高濃度領域によってウェル領域にお
ける耐圧を大きくし、負荷耐量を改善した縦型MOSFETを
製造することができる。
また、高濃度領域を形成した後に、ウェル領域と同一
導電型の不純物を高濃度に導入することにより、ウェル
領域の底部に高濃度のPN接合を形成することができ、ウ
ェル領域における耐圧をさらに大きくさせ、負荷耐量が
さらに改善された縦型MOSFETを製造することができる。
導電型の不純物を高濃度に導入することにより、ウェル
領域の底部に高濃度のPN接合を形成することができ、ウ
ェル領域における耐圧をさらに大きくさせ、負荷耐量が
さらに改善された縦型MOSFETを製造することができる。
【図面の簡単な説明】 第１図（ａ）ないし（ｅ）は本発明の一実施例の製造方
法を工程順に示す縦断面図、第２図は本発明の他の製造
方法の工程一部を示す縦断面図、第３図（ａ）ないし
（ｄ）は従来の製造方法を工程順に示す縦断面図であ
る。 １……N+型半導体基板、２……N-型エピタキシャル層、
３……酸化膜、４……Ｐ型ウェル領域、５……レジス
ト、６……N+領域、７……ゲート酸化膜、８……ゲート
ポリシリコン、９……Ｐ型ベース領域、10……N+型ソー
ス領域、11……P+型バックゲート領域、12……層間絶縁
膜、13……ソース電極、14……ドレイン電極、15……P+
領域。
法を工程順に示す縦断面図、第２図は本発明の他の製造
方法の工程一部を示す縦断面図、第３図（ａ）ないし
（ｄ）は従来の製造方法を工程順に示す縦断面図であ
る。 １……N+型半導体基板、２……N-型エピタキシャル層、
３……酸化膜、４……Ｐ型ウェル領域、５……レジス
ト、６……N+領域、７……ゲート酸化膜、８……ゲート
ポリシリコン、９……Ｐ型ベース領域、10……N+型ソー
ス領域、11……P+型バックゲート領域、12……層間絶縁
膜、13……ソース電極、14……ドレイン電極、15……P+
領域。
Claims (2)
- 【請求項１】一導電型の半導体基体に逆導電型のウェル
領域を形成する工程と、前記ウェル領域の底部に高エネ
ルギのイオン注入を選択的に行って一導電型の高濃度領
域を選択的に形成する工程と、前記半導体基体の表面に
ゲート絶縁膜とゲート電極を所要パターンに形成する工
程と、前記ウェル領域の上層部に逆導電型のベース領域
を形成する工程と、前記ベース領域に一導電型のソース
領域を形成する工程とを含むことを特徴とする縦型MOS
電界効果トランジスタの製造方法。 - 【請求項２】前記一導電型の高濃度領域を形成する工程
の後に、前記高濃度領域の直上に逆導電型の高濃度領域
を形成する工程を含む特許請求の範囲第１項記載の縦型
MOS電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114415A JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114415A JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411740A JPH0411740A (ja) | 1992-01-16 |
| JP2987875B2 true JP2987875B2 (ja) | 1999-12-06 |
Family
ID=14637123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114415A Expired - Fee Related JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987875B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
| US5814858A (en) * | 1996-03-15 | 1998-09-29 | Siliconix Incorporated | Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer |
-
1990
- 1990-04-28 JP JP2114415A patent/JP2987875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411740A (ja) | 1992-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |