JPS63175478A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS63175478A JPS63175478A JP62007796A JP779687A JPS63175478A JP S63175478 A JPS63175478 A JP S63175478A JP 62007796 A JP62007796 A JP 62007796A JP 779687 A JP779687 A JP 779687A JP S63175478 A JPS63175478 A JP S63175478A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型電界効果トランジスタの製造方法に関し
、特にオン抵抗を低減できる縦型電界効果トランジスタ
の製造方法に関する。
、特にオン抵抗を低減できる縦型電界効果トランジスタ
の製造方法に関する。
従来の縦型電界効果トランジスタの製造方法を第３図（
ａ）、（ｂ）により説明する。まず第３図（ａ）に示す
ように、Ｎ＋型半導体基板１上にＮ＋エピタキシャル層
２を成長し、エピタキシャル層２表面に酸化膜４を介し
て低エネルギーイオン注入帯３を設はオン抵抗の低減を
はかつていた。その後チャネル部となる９層領域９更に
その外側にＮ＋拡散領域を設はソースＮ”領域とする。
ａ）、（ｂ）により説明する。まず第３図（ａ）に示す
ように、Ｎ＋型半導体基板１上にＮ＋エピタキシャル層
２を成長し、エピタキシャル層２表面に酸化膜４を介し
て低エネルギーイオン注入帯３を設はオン抵抗の低減を
はかつていた。その後チャネル部となる９層領域９更に
その外側にＮ＋拡散領域を設はソースＮ”領域とする。
次にこれらのソースＮ＋領域を短絡するアルミニウムの
ソース電極１１を設けると共に２層領域９の表面に絡絶
縁膜を介してゲート電極６を設けることにより、第３図
（ｂ）に示す縦型電界効果トランジスタが得られる。な
お、７は眉間絶縁膜である。
ソース電極１１を設けると共に２層領域９の表面に絡絶
縁膜を介してゲート電極６を設けることにより、第３図
（ｂ）に示す縦型電界効果トランジスタが得られる。な
お、７は眉間絶縁膜である。
上述した従来の縦型電界効果トランジスタではオン抵抗
を下げるために１０〜１００ＫｅＶの低エネルギーイオ
ン注入のため表面濃度のみが高くなり、均一な濃度領域
が形成しにくいという欠点がある。
を下げるために１０〜１００ＫｅＶの低エネルギーイオ
ン注入のため表面濃度のみが高くなり、均一な濃度領域
が形成しにくいという欠点がある。
本発明の目的は、ベース−ベース間の表面のみの濃度を
向上させるだけでなく、均一な濃度分布の基板と同一導
電型の不純物領域を形成し、オン抵抗を低減できる縦型
電界効果トランジスタの製造方法を提供するともにある
。
向上させるだけでなく、均一な濃度分布の基板と同一導
電型の不純物領域を形成し、オン抵抗を低減できる縦型
電界効果トランジスタの製造方法を提供するともにある
。
本発明の縦型電界効果トランジスタの製造方法は、表面
にソース及びゲート、裏面にドレインを持つ縦型電界効
果トランジスタの製造方法において、ドレイン領域を構
成するエピタキシャル層の表面領域に超高エネルギーイ
オン注入を行ない基板と同一導電型の不純物領域を形成
する工程を有することを特徴として構成される。
にソース及びゲート、裏面にドレインを持つ縦型電界効
果トランジスタの製造方法において、ドレイン領域を構
成するエピタキシャル層の表面領域に超高エネルギーイ
オン注入を行ない基板と同一導電型の不純物領域を形成
する工程を有することを特徴として構成される。
なお、超高エネルギーイオン注入の工程は縦型電界効果
トランジスタの製造工程でゲート領域形成工程前か又は
多結晶シリコンゲート形成後の何れに行ってもよい。
トランジスタの製造工程でゲート領域形成工程前か又は
多結晶シリコンゲート形成後の何れに行ってもよい。
また、超高エネルギーイオン注入条件としてはイオン打
ち込みの加速電圧を０．１〜５ＭｅＶとすることにより
効果的に実施できる。
ち込みの加速電圧を０．１〜５ＭｅＶとすることにより
効果的に実施できる。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）、（ｂ）は本発明の一実施例を説明する
ために工程順に示した素子の断面図である。
。第１図（ａ）、（ｂ）は本発明の一実施例を説明する
ために工程順に示した素子の断面図である。
まず、第１図（ａ）に示すように、Ｎ＋型半導体基板１
にＮ−エピタキシャル層２を成長し、Ｎ−エピタキシャ
ル層２の表面に酸化膜（Ｓｉ０２）４を形成し、その酸
化膜の上にイオン注入カバー１０（例えばアレミニラム
）を形成し、その上より、高エネルギーイオン注入（例
えば０゜１〜５ＭｅＶ）を行ないＮイオン注入層３を形
成する。このようにして得られたＮイオン注入層を含む
第１図（ａ）のＡＢ間の不純物濃度は第４図の濃度プロ
ファイルＩに示すようになる。
にＮ−エピタキシャル層２を成長し、Ｎ−エピタキシャ
ル層２の表面に酸化膜（Ｓｉ０２）４を形成し、その酸
化膜の上にイオン注入カバー１０（例えばアレミニラム
）を形成し、その上より、高エネルギーイオン注入（例
えば０゜１〜５ＭｅＶ）を行ないＮイオン注入層３を形
成する。このようにして得られたＮイオン注入層を含む
第１図（ａ）のＡＢ間の不純物濃度は第４図の濃度プロ
ファイルＩに示すようになる。
次に、第１図（ｂ）に示すように、チャネル部となる２
層領域９、更にその外側にＮ＋拡散領域を設はソースＮ
＋領域８とする０次いで２層領域９の表面に絶縁膜（酸
化膜）４を介してゲート多結晶シリコンおよび眉間絶縁
膜７を設け、次いでソース電極１１を設けることにより
本実施例は完成する。
層領域９、更にその外側にＮ＋拡散領域を設はソースＮ
＋領域８とする０次いで２層領域９の表面に絶縁膜（酸
化膜）４を介してゲート多結晶シリコンおよび眉間絶縁
膜７を設け、次いでソース電極１１を設けることにより
本実施例は完成する。
第２図（ａ）、（ｂ）は本発明の他の実施例を説明する
ために工程順に示した素子の断面図である６本実施例で
は第１の実施例と異なる点はＮイオン注入層の形成はゲ
ート多結晶シリコンを形成した後にイオン注入カバーを
形成して高エネルギーイオンを注入して形成する点であ
る。
ために工程順に示した素子の断面図である６本実施例で
は第１の実施例と異なる点はＮイオン注入層の形成はゲ
ート多結晶シリコンを形成した後にイオン注入カバーを
形成して高エネルギーイオンを注入して形成する点であ
る。
すなわち、Ｎ＋型半導体基板１にＮ−エピタキシャル層
２、チャネル部となる２層領域９、ソースＮ′″領域８
、酸化膜４、ゲート多結晶シリコン６、眉間絶縁膜７を
形成した後、アルミニウムのイオン注入カバー１０を設
は高エネルギーイオン注入（例えば０．１〜５ＭｅＶ）
を行うと０．５〜３μｍに不純物濃度のピークを有する
Ｎイオン注入層３を形成できる。されによりオン抵抗の
低減をはかることができる。
２、チャネル部となる２層領域９、ソースＮ′″領域８
、酸化膜４、ゲート多結晶シリコン６、眉間絶縁膜７を
形成した後、アルミニウムのイオン注入カバー１０を設
は高エネルギーイオン注入（例えば０．１〜５ＭｅＶ）
を行うと０．５〜３μｍに不純物濃度のピークを有する
Ｎイオン注入層３を形成できる。されによりオン抵抗の
低減をはかることができる。
なお、以上の説明はＮチャネル縦型電界効果トランジス
タについて説明したがＰチャネル縦型電界効果トランジ
スタについても同様の効果が得られる。
タについて説明したがＰチャネル縦型電界効果トランジ
スタについても同様の効果が得られる。
以上説明したように、本発明は、縦型ＭＯ３ＦＥＴにお
いて、ベース−ベース間に、高エネルギー・イオン注入
を行なうことにより、ベースーベ一層間のオン抵抗を低
減し、特性を改善することができる。
いて、ベース−ベース間に、高エネルギー・イオン注入
を行なうことにより、ベースーベ一層間のオン抵抗を低
減し、特性を改善することができる。
Ｎ層は、エネルギー量により、濃度のピーク距離を変化
させることができ、コントロールの自由度がある。
させることができ、コントロールの自由度がある。
第１図（ａ）、（ｂ）及び第２図（ａ）、（ｂ）はそれ
ぞれ本発明の第１及び第２の実施例を説明するために工
程順に示した素子の断面図、第３図は本発明の第１の実
施例のドレイン領域の濃度プロファイル図、第４図（ａ
）、（ｂ）は従来の縦型トランジスタの製造方法の一例
を説明するために工程順に示した素子の断面図である。 １・・・Ｎ＋半導体基板、２・・・Ｎ−エピタキシャル
層、３・・・Ｎイオン注入層、４・・・酸化膜、５・・
・イオン注入、６・・・多結晶シリコンゲート、７・・
・層間絶縁膜、８・・・ソースＮ＋領域、９・・・Ｐ層
領域、１０万１０ ↓ ↓ ↓〜り η９層〕 万３ 図
ぞれ本発明の第１及び第２の実施例を説明するために工
程順に示した素子の断面図、第３図は本発明の第１の実
施例のドレイン領域の濃度プロファイル図、第４図（ａ
）、（ｂ）は従来の縦型トランジスタの製造方法の一例
を説明するために工程順に示した素子の断面図である。 １・・・Ｎ＋半導体基板、２・・・Ｎ−エピタキシャル
層、３・・・Ｎイオン注入層、４・・・酸化膜、５・・
・イオン注入、６・・・多結晶シリコンゲート、７・・
・層間絶縁膜、８・・・ソースＮ＋領域、９・・・Ｐ層
領域、１０万１０ ↓ ↓ ↓〜り η９層〕 万３ 図
Claims (4)
- （１）表面にソース及びゲート、裏面にドレインを持つ
縦型電界効果トランジスタの製造方法において、ドレイ
ン領域を構成するエピタキシャル層の表面領域に超高エ
ネルギーイオン注入を行ない基板と同一導電型の不純物
領域を形成する工程を有することを特徴とする縦型電界
効果トランジスタの製造方法。 - （２）ドレイン領域を構成するエピタキシャル層の表面
領域に超高エネルギーイオン注入する工程をゲート領域
形成前に行うことを特徴とする特許請求の範囲第（１）
項記載の縦型電界効果トランジスタの製造方法。 - （３）ドレイン領域を構成するエピタキシャル層の表面
領域に超高エネルギーイオンを注入する工程を多結晶シ
リコンゲート形成後に多結晶シリコンゲート上より行な
うことを特徴とする特許請求の範囲第（１）項記載の縦
型電界効果トランジスタの製造方法。 - （４）超高エネルギーイオン注入時のイオン打ち込みの
加速電圧が０．１〜５ＭｅＶであることを特徴とする特
許請求の範囲第（１）項記載の縦型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007796A JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007796A JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175478A true JPS63175478A (ja) | 1988-07-19 |
| JPH0766964B2 JPH0766964B2 (ja) | 1995-07-19 |
Family
ID=11675605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007796A Expired - Fee Related JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766964B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A2 (en) * | 1996-02-26 | 1997-08-27 | SILICONIX Incorporated | Vertical four terminal transistor |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
-
1987
- 1987-01-14 JP JP62007796A patent/JPH0766964B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A2 (en) * | 1996-02-26 | 1997-08-27 | SILICONIX Incorporated | Vertical four terminal transistor |
| EP0791965A3 (en) * | 1996-02-26 | 1998-09-16 | SILICONIX Incorporated | Vertical four terminal transistor |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766964B2 (ja) | 1995-07-19 |
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