JPS6315466A - Pmisトランジスタ−の製造方法 - Google Patents

Pmisトランジスタ−の製造方法

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JPS6315466A
JPS6315466A JP15925786A JP15925786A JPS6315466A JP S6315466 A JPS6315466 A JP S6315466A JP 15925786 A JP15925786 A JP 15925786A JP 15925786 A JP15925786 A JP 15925786A JP S6315466 A JPS6315466 A JP S6315466A
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oxide film
gate
ion implantation
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Noboru Kudo
昇 工藤
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Seiko Instruments Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高性能高密度集積回路に用いられる短チャン
ネルP〜1lS)ランジスクーの製造方法に関する。
〔発明の概要〕
本発明は、短チャンネルPMISトランジスターの製造
方法において、ソース・ドレインを形成するためのBF
、イオン注入のドーズ量を小さくし前記イオンの活性化
のための熱処理の温度を高めることにより、F原子の影
響によるソース・ドレイン表面荒れを防止し、かつソー
ス・ドレイン層のシート抵抗(以下Psと表す)を低減
するようにしたものである。
〔従来の技術〕
チャンネル長1〜2μm以下の短チャンネルPMisト
ランジスターでは、パンチスルーVTM低下などの短チ
ャンネル効果を防止するため、ソース・ドレイン形成に
BF、イオン注入を用いソース・ドレインのxjを小さ
くする方法が広く用いられている。BFzイオン注入を
用いた従来のPMISトランジスターの製造方法は、第
2図に示すように、N型基板1上にフィールド酸化膜2
、ゲート酸化膜3、及びPo1ysiゲート4を形成す
る工程(第2図(a))と、フィールド酸化膜2、Po
lysiゲート4をマスクとしてBF2イオンをN型基
板1中に注入し、イオン注入領域7を形成する工程(第
2図(b))と、アニールを行い、イオン注入層7を電
気的に活性化し、P型ソース・ドレイン8を形成する工
程(第2図(C))とからなる製造方法が知られている
〔発明が解決しようとする問題点〕
しかし、従来のPMISトランジスターの製造方法では
、ソース・ドレインの再分布を抑えるため約1000℃
の低温アニールを行なっていた。この場合、P型ソース
・ドレイン8のPsを十分下げる、たとえば100Ω/
口以下にするためには、B F 2イオン注入ドーズ量
を約I Xl01be11−”にする必要があった(第
3図参照)。しかし、B F zの高濃度イオン注入に
より拡散層を形成した場合、注入されたF原子と基板結
晶を構成するSi原子の原子半径の違いにより、結晶に
歪が生じ結晶表面に多数の小突起9が生じ表面が荒れる
という問題があった。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明は、BF。
のドーズ量をさげるアニール温度を高めることにした。
〔作用〕
上記のように、BF2のドーズ量をさげることにより、
表面荒れの問題解決に寄与する。
〔実施例〕
以下に本発明の実施例を図面にもとづいて説明する。第
1図(al〜第1図(C)は、本発明のPMISトラン
ジスターの製造方法を説明するだめの工程順の断面図で
ある。第1図fa)は、N型基板1上に厚さ5000〜
100OOA”のフィールド酸化膜2、厚さ200〜5
00A”のゲート酸化膜3を形成した後、厚さ2000
〜5000A” 長さ1〜2μmのPo1ysiゲート
4をゲート酸化膜3上に形成する工程を示す。次に、P
o1ysiゲート4及びフィールド酸化膜2をイオン注
入マスクとして、B F zイオンをエネルギー30〜
80にeVで、ドーズ量lX10”C111〜7X10
”ell−”にてN型基板l中に注入し、イオン注入層
5を形成する(第1図(bl)。次に、1100〜12
00℃、5〜60Sxの高温度短時間アニールを行うこ
とにより、前記イオン注入層5を電気的に活性化しソー
ス・ドレイン6を形成する(第1凹fc)) 、 B 
F、のドース量を7 XIO”cm−”以下に抑えると
、アニール時にF原子が十分アウト・ディツユ−ズレ、
ソース・ドレイン6中に残留するF原子の量が十分ml
になるため、Si結晶の歪みによる表面荒れが発生しな
い。また、アニール温度を1100〜1200℃の高温
にするため、第3図に示すように、たとえばドーズ量5
 X 10”ell−”でもPsを100Ω/口以下に
抑えられる。
〔発明の効果〕
本発明は以上説明したように、ソース・ドレイン表面の
外観不良を防止できるとともに、Psを低減できるので
、IC製造工程の歩留向上、及びトランジスタ特性の向
上に寄与する。また、本発明の効果が、N基板をNウェ
ルに、ゲート酸化膜を他のゲート絶縁膜に、Po1ys
iゲートを他のゲート材料に置きかえた場合も成りたつ
ことは明らかである。
【図面の簡単な説明】
第1図[al〜第1図(C)は本発明のPMISI−ラ
ンシスターの製造工程順断面図、第2図1al〜第2図
fC1は従来のPMISトランジスターの製造工程順断
面図、第3図は、PsのBFtドーズ量、アニール温度
依存性を示す図である。 l・・・N型基板 2・・・フィールド酸化膜 3・・・ゲート酸化膜 4 ・・・Po1ysiゲート 5.7・・・イオン注入領域 6.8・・・ソース・ドレイン 9・・・小突起 以上 第2 図 f3hF−ス°”f  (c71pン へのf3F21ニーズ量、アニール五度依存佐乞示ず旧
第3図

Claims (2)

    【特許請求の範囲】
  1. (1)BF_2をドーズ量1×10^1^5cm^−^
    2〜7×10^1^5cm^−^2でイオン注入した後
    、1100×1200℃の高温アニールにより前記イオ
    ン注入層を電気的に活性化することによりソース・ドレ
    インを形成することを特徴とするPMISトランジスタ
    ーの製造方法。
  2. (2)前記アニールが、ランプアニールなどの短時間ア
    ニールであることを特徴とする特許請求の範囲第1項記
    載のPMISトランジスターの製造方法。
JP61159257A 1986-07-07 1986-07-07 Pmisトランジスタ−の製造方法 Expired - Lifetime JPH0831603B2 (ja)

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JPH0831603B2 (ja) 1996-03-27

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