KR100965968B1 - Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법 - Google Patents

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Abstract

본 발명은, 고내압 및 저온 손실(고채널 이동도 및 저게이트 임계값 전압)이고, 또한 노멀리(nomally) OFF화가 용이하게 실현되는 MOSFET 등을 제공한다. 그래서, 본 발명에 따른, 탄소 규소로 이루어지는 MOSFET가 구비하는 드리프트층(2)은 제 1 영역(2a)과 제 2 영역(2b)을 갖고 있다. 제 1 영역(2a)은 표면으로부터 제 1 소정의 깊이까지의 영역이다. 제 2 영역(2b)은 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 영역이다. 또한, 제 1 영역(2a)의 불순물 농도는 제 2 영역(2b)의 불순물 농도보다도 낮다.

Description

ＭＯＳＦＥＴ 및 ＭＯＳＦＥＴ의 제조 방법{MOSFET AND METHOD FOR MANUFACTURING MOSFET}
본 발명은 MOSFET 및 MOSFET의 제조 방법에 관한 발명으로서, 특히, 탄화규소로 이루어지는 드리프트층(a drift layer)을 갖는 MOSFET 및 MOSFET의 제조 방법에 관한 발명이다.
고내압·저손실이며, 고속 스위칭 동작이 가능한, 탄화규소로 이루어지는 종형(縱型; vertical)의 MOSFET가 최근 개발되어 있다. 여기서, 당해 종형의 MOSFET의 내압 및 ON 저항값(채널 이동도)을 고려하여, 드리프트층의 불순물 농도와 베이스 영역의 불순물 농도를 결정(조정)해야 한다.
예를 들면, 특허 문헌 1에 기재되어 있는 탄화규소 반도체 장치에서는, 고내압화 및 낮은 ON 손실(높은 채널 이동도(낮은 ON 저항)와, 낮은 임계값 전압)이 가능해져 있다. 특허 문헌 1에 관계되는 기술에서는, 제 1 도전형의 탄화규소 드리프트층의 표면 내에 제 2 도전형 베이스 영역이 형성되어 있다. 또한, 당해 베이스 영역의 채널로 되는 부분에 제 1 도전형의 불순물이 도입되어 있다. 또, 당해 구조는 일반적으로 축적 모드라고 불리고 있다.
특허 문헌 1 : 일본 특허 공개 제2003-309262호 공보
발명의 개시
발명이 해결하고자 하는 과제
그러나, 특허 문헌 1에 개시되어 있는 구조는, 축적 모드이기 때문에, 노멀리(nomally) OFF화가 되기 어렵다(즉, 게이트 전극에 전압이 인가되어 있지 않을 때에도, 채널에 전류가 흐르게 된다)라는 문제가 발생한다.
그래서, 본 발명은 고내압 및 높은 채널 이동도이고, 또한 노멀리 OFF화가 용이하게 실현되는 MOSFET 등을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기의 목적을 달성하기 위해서, 본 발명에 따른 청구항 1에 기재된 MOSFET는, 기판의 주면(主面) 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층과, 상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역과, 상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역을 구비하고 있으며, 상기 드리프트층은, 표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역과, 상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역을 구비하고 있고, 상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다도 낮다.
또한, 청구항 13에 기재된 MOSFET의 제조 방법은, (A) 반도체 기판 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층을 성장시키는 공정과, (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역을 형성하는 공정과, (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층을 성장시키는 공정과, (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역을 형성하는 공정을 구비하고 있으며, 상기 공정 (A)와 상기 공정 (C)는 각각의 반응로 내에서 행하여진다.
(발명의 효과)
본 발명의 청구항 1에 기재된 MOSFET는, 기판의 주면 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층과, 상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역과, 상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역을 구비하고 있으며, 상기 드리프트층은, 표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역과, 상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역을 구비하고 있고, 상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다도 낮다. 따라서, 고내압으로 낮은 온(ON) 손실(높은 채널 이동도 및 낮은 게이트 임계값 전압)의 MOSFET를 제공할 수 있다. 또한, 당해 MOSFET는 이른바 축적 모드 구조가 없다. 따라서, 노멀리 OFF화가 용이하게 실현된다.
또한, 청구항 13에 기재된 MOSFET의 제조 방법은, (A) 반도체 기판 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층을 성장시키는 공정과, (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역을 형성하는 공정과, (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층을 성장시키는 공정과, (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역을 형성하는 공정을 구비하고 있으며, 상기 공정 (A)와 상기 공정 (C)는 각각의 반응로 내에서 행하여진다. 따라서, 보다 정밀도 좋게, 소망하는 내압값, 소망하는 높은 채널 이동도, 및 소망하는 낮은 게이트 임계값 전압값을 갖는 청구항 1에 기재된 MOSFET를 제공할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은 이하의 상세한 설명과 첨부도면에 의해서 보다 명백해진다.
도 1은 실시예 1에 따른 종형 MOSFET의 구성을 나타내는 단면도,
도 2는 실시예 1에 따른 종형 MOSFET의 채널층 부근의 구조를 확대한 확대 단면도,
도 3은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,
도 4는 드리프트층의 형성 방법을 설명하기 위한 도면,
도 5는 드리프트층에 있어서의 불순물 농도와 깊이의 관계를 도시하는 도면,
도 6은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,
도 7은 베이스 영역의 형성 방법을 설명하기 위한 도면,
도 8은 베이스 영역의 형성 시뮬레이션 결과를 도시하는 도면,
도 9는 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,
도 10은 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,
도 11은 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,
도 12는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,
도 13은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,
도 14는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단 면도,
도 15는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,
도 16은 채널층의 불순물 농도와 채널 이동도의 관계의 실험 결과를 나타내는 도면,
도 17은 채널층의 불순물 농도와 게이트 임계값 전압의 관계의 실험 결과를 나타내는 도면,
도 18은 채널층의 불순물 농도의 실험 결과를 나타내는 도면,
도 19는 채널층의 불순물 농도의 실험 결과를 나타내는 도면,
도 20은 실시예 2에 따른 제조 방법을 설명하기 위한 도면이다.
발명을 실시하기위한 최선의 형태
이하, 본 발명을 그 실시예를 나타내는 도면에 근거하여 구체적으로 설명한다.
<실시예 1>
도 1은 본 실시예에 따른, 탄화규소로 이루어지는 종형 MOSFET의 구조를 나타내는 단면도이다.
반도체 기판(1)의 제 1 주면 상에는 드리프트층(2)이 형성되어 있다.
여기서, 반도체 기판(1)은 제 1 도전형(본 실시예에서는 n형)을 갖고 있다. 또한, 반도체 기판(1)은 탄화규소로 구성되어 있다. 또한, 반도체 기판(1)의 제 1 주면의 면 방위는 (0001)면, (000-1)면, (11-20)면이더라도 좋다. 또한, 이들 면에 오프 각(an off angle)이 부여되어 있어도 좋다. 또한, 당해 반도체 기판(1)의 폴리타입(polytype)으로서는 4H나 6H, 3C를 이용할 수 있다.
또한, 드리프트층(2)도, 제 1 도전형을 갖고 있으며, 탄화규소로 구성되어 있다. 여기서, 후술하는 바와 같이, 드리프트층(2)은 반도체 기판(1)의 제 1 주면 상에서 성장한다. 따라서, 드리프트층(2) 표면의 면 방위는 반도체 기판(1)의 제 1 주면상의 면 방위와 동일하게 된다. 구체적으로, 반도체 기판(1)의 제 1 주면의 면 방위가 (0001)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (0001)면으로 된다. 반도체 기판(1)의 제 1 주면의 면 방위가 (000-1)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (000-1)면으로 된다. 반도체 기판(1)의 제 1 주면의 면 방위가 (11-20)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (11-20)면으로 된다.
또한, 드리프트층(2)의 표면 내에는, 베이스 영역(3)이 형성되어 있다. 여기서, 베이스 영역(3)은 제 2 도전형(본 실시예에서는 p형)을 갖고 있다. 단면도인 도 1에서는, 베이스 영역(3)은 서로 분리되어 2개소에 형성되어 있다.
또한, 각 베이스 영역(3)의 표면 내에는, 소스 영역(4)이 각각 형성되어 있다. 여기서, 소스 영역(4)은 제 1 도전형을 갖고 있다.
따라서, 드리프트층(2)의 표면 부근의 구조에 주목하면, 단면도인 도 1에 도 시하는 바와 같이, 수평 방향(도 1의 좌우 방향)으로 소스 영역(4), 베이스 영역(3), 드리프트층(2), 베이스 영역(3) 및 소스 영역(4)이 나열되어 형성되어 있다.
또한, 도 1에 도시하는 바와 같이, 각 소스 영역(4) 상에는, 소스 전극(7)이 각각 형성되어 있다. 또한, 단면에서 보아, 소스 전극(7) 사이에는, 게이트 절연막(5)이 형성되어 있다.
여기서, 게이트 절연막(5)은, 드리프트층(2) 상에 형성되어 있고, 보다 구체적으로는, 단면에서 보아, 게이트 절연막(5)은 소스 영역(4)의 단부 영역, 베이스 영역(3), 드리프트층(2), 베이스 영역(3) 및 소스 영역(4) 단부 영역에 걸쳐 형성되어 있다.
또한, 게이트 절연막(5) 상에는, 게이트 전극(6)이 형성되어 있다. 또, 반도체 기판(1)의 제 2 주면 상에는, 드레인 전극(8)이 형성되어 있다.
도 2는 상기 드리프트층(2)의 표면 부근을 확대한 확대 단면도이다.
도 2에 도시하는 바와 같이, 드리프트층(2)은 제 1 영역(2a)과 제 2 영역(2b)을 갖고 있다. 여기서, 제 1 영역(2a)은 드리프트층(2)의 표면으로부터 제 1 소정의 깊이까지의 영역이다. 또한, 제 2 영역(2b)은 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 영역이다. 또, 본 실시예에서는, 제 1 영역(2a)의 두께(즉, 상기 제 1 소정의 깊이)는 1㎛ 이하이다.
또한, 제 1 영역(2a)의 불순물 농도는 제 2 영역(2b)의 불순물 농도보다도 낮다. 제 1 영역(2a)의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하이다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하이다. 여기서, 제 1 영역(2a) 내에서, 그 바닥부로부터 표면에 가까이 감에 따라, 불순물 농도가 저하하고 있는 것이 바람직하다.
또한, 도 2에 도시하는 바와 같이, 베이스 영역(3)은 제 3 영역(3a)과 제 4 영역(3b)을 갖고 있다. 여기서, 제 3 영역(3a)은 베이스 영역(3)의 표면으로부터 제 2 소정의 깊이까지의 영역이다. 또한, 제 4 영역(3b)은 제 2 소정의 깊이보다 깊은 영역에 형성되어 있는 영역이다.
또, 본 실시예에서는, 제 3 영역(3a)의 두께(즉, 상기 제 2 소정의 깊이)는 0.2㎛ 이하이다. 또한, 제 3 영역(3a)의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하이다. 또한, 제 4 영역(3b)의 불순물 농도는 1×1017/㎤ 이상이다.
다음에, 본 실시예에 따른, 탄화규소로 이루어지는 종형 MOSFET의 제조 방법에 대하여 공정 단면도를 이용해서 설명한다.
처음에, 탄화규소로 이루어지는 반도체 기판(1)을 준비한다. 여기서, 당해 설명에 있어서, 반도체 기판(1)의 도전형은 n형이라고 한다.
다음에, 반도체 기판(1)에 대하여, 에피텍셜 결정 성장법(an epitaxial crystal growth process)을 실시한다. 이에 따라, 도 3에 도시하는 바와 같이, 반도체 기판(1) 상에 드리프트층(2)을 형성한다. 여기서, 당해 드리프트층(2) 형성 시의 에피텍셜 성장 조건을 변화시킨다. 구체적으로는, 에피텍셜 성장 공정에서, 도핑 농도를 제어한다(변화시킨다). 이에 따라, 도 2에서 나타낸 바와 같이, 제 1 영역(2a)과 제 2 영역(2b)을 갖는 드리프트층(2)을 형성할 수 있다.
여기서, 드리프트층(2)은, 탄화규소로 구성되고, n형으로 되도록 제조 공정이 실시되어 있다. 또한, 드리프트층(2)은, 그 두께가, 예를 들면 5∼50㎛로 되도록, 에피텍셜 성장이 제어되어 있다.
또한, 제 1 영역(2a)의 두께가 1㎛ 이하로 되도록, 제 1 영역(2a)의 불순물 농도가 5×1012∼5×1016/㎤로 되도록, 제 2 영역(2b)의 불순물 농도가 1×1015∼1×1017/㎤로 되도록, 에피텍셜 성장 공정에서 도핑 농도가 제어되고 있다.
이하, 화학적 기상 성장법을 실시함으로써, n형의 드리프트층(2)을 형성하는 경우에 대해서 구체적으로 설명한다. 도 4는 상술한 에피텍셜 결정 성장법에 의한, 드리프트층(2)의 형성 공정의 예를 나타낸 도면이다.
도 4에 있어서, 세로축은 온도이고, 가로축은 시간이다. 또한, 당해 화학 기상 성장 공정에서, n형의 탄화규소로 이루어지는 드리프트층(2)을 형성하기 위해서, 원료 가스로서, 실란 및 프로판을 이용한다. 또한, 캐리어 가스로서 수소를 이용하고, 또한 n형 도펀트 가스로서 질소를 이용한다.
이하, 이러한 일련의 공정에 대해 도 4를 참조하면서 설명한다.
처음에, 반도체 기판(1)을 반응로에 도입한다. 다음에, 당해 반응로 내에서, 반도체 기판(1)을 수소 분위기 중에서 승온한다. 그리고, 화학 기상 성장 개 시 온도(성장 온도) 부근에 도달했을 때, 원료 가스 및 도펀트 가스를 도입한다.
여기서, 도펀트 가스의 유량은, 형성되는 드리프트층(2)(특히, 제 2 영역(2b))의 불순물 농도가 1×1015∼1×1017/㎤ 정도로 되도록 설정한다. 또한, 상기 성장 온도에 도달한 후에는, 온도가 거의 일정하게 되도록 온도 제어를 행한다. 또, 화학 기상 성장 시간은 드리프트층(2)의 두께가 5∼50㎛ 정도로 되도록 설정한다.
도 4에 도시하는 바와 같이, 화학 기상 성장 시간은 성장 시간 A와 성장 시간 B로 대략적으로 구별된다. 여기서, 성장 시간 A 동안은, 소정 유량의 도펀트 가스 및 원료 가스가 도입되고, 반응로 내의 온도는 성장 온도로 유지된다. 이에 반하여, 성장 시간 B 동안은, 소정 유량의 원료 가스가 도입되고(즉, 도펀트 가스의 도입이 중지됨(도 4의 경우), 또는, 도 4와는 다르지만, 도펀트 가스의 도입량을 감소함), 반응로 내의 온도는 성장 온도로 유지된다.
성장 시간 A 동안에 형성되는, 드리프트층(2)을 구성하는 제 2 영역(2b)의 존재에 의해, 완성품의 MOSFET는 수 100V∼3㎸의 내압을 실현할 수 있다.
또한, 도펀트 가스를 중지하거나 또는 유량(도입량)을 감소시켜, 성장 시간 B 경과하면, 두께 0.01∼1㎛ 정도의 제 1 영역(2a)이 형성된다. 또, 제 1 영역(2a)의 두께(깊이) 및 불순물 농도는 성장 시간 B 및 도펀트 가스 유량의 제어에 의해 조정된다.
여기서, 가령 도펀트 가스를 중지하였다고 해도, 반응로 내에는 도펀트 가스 가 잔존하고 있다. 따라서, 당해 잔존하고 있는 도펀트 가스를 이용하여 제 1 영역(2a)을 성장시킬 수 있다.
또한, 상술한 바와 같이, 제 1 영역(2a) 내에서, 그 바닥부로부터 표면으로 가까이 감에 따라, 불순물 농도가 저하하고 있는 것이 바람직하고, 그 범위는 5×1012∼5×1016/㎤ 정도로 한다.
다음에, 상기 성장 시간 A, B의 경과 후(즉, 드리프트층(2) 형성 후), 수소 분위기 중에서 드리프트층(2)이 형성된 반도체 기판(1)의 온도를 낮춘다(로(爐) 중의 온도를 낮춘다).
도 5는 상기의 방법에 의해서 형성된 드리프트층(2)에 있어서의, 불순물 농도와 깊이의 관계를 나타내는 도면이다. 도 5에서는, 제 1 영역(2a)의 불순물 농도는 1×1014∼1×1016/㎤, 두께가 0.5㎛이다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1016/㎤이다.
또, 제 2 영역(2b)의 두께는 12㎛ 정도이며, 당해 영역 내의 불순물 농도는 1×1016/㎤로 거의 일정하지만, 도 5에서는, 표면으로부터 1.5㎛ 정도까지의 데이터만을 나타내고 있다.
도 4에서는, 1회의 에피텍셜 성장(화학 기상 성장)에서, 불순물 농도 분포에 차를 두고 드리프트층(2)을 형성하는 경우에 대하여 언급하였다. 그러나, 제 2 영역(2b)의 성장 과정과 제 1 영역(2a)의 성장 과정 사이에, 반응로 내의 온도를 승 강시키더라도 좋고, 또는 반응로를 변경하더라도 좋다. 즉 성장법을 변경하는 등하여, 2회 이상의 에피텍셜 성장을 행해서 드리프트층(2)을 형성하더라도 좋다. 단, 각각의 에피텍셜 성장 과정에서, 제 1 및 제 2 영역(2a, 2b)의 두께, 불순물 농도가 상기와 동일한 값으로 되도록 형성 조건 제어하는 것이 바람직하다.
또, 에피텍셜 성장을 2회로 나눠 실시함으로써, 제 1 영역(2a)의 불순물 농도 제어성이 향상하고, 또한, 그 농도를 5×1012/㎤까지 낮추는 것이 용이해진다.
또한, 드리프트층(2)의 성장법으로서는, 화학 기상 성장법 외에, 분자선 에피탁시(epitaxy)법, 승화 재결정법 등을 이용하여도 좋다.
그런데, 상기 에피텍셜 결정 성장 공정 후, 드리프트층(2)에 대하여 사진 제판 기술을 실시한다. 이에 따라, 드리프트층(2)의 상면의 소정 영역에 소정 형상의 마스크가 형성된다. 여기서, 마스크의 재료로서, 레지스트, 이산화규소, 또는 질화규소 등을 채용할 수 있다.
당해 마스크 형성 후, 드리프트층(2)의 상면에 대하여 불순물 이온(p형)을 주입한다. 이에 따라, 도 6에 도시하는 바와 같이, p형인 한 쌍의 베이스 영역(3)이 형성된다. 여기서, 도 6은 마스크 제거 후의 소자 단면을 도시하는 도면이다. 또한, 도 6에 나타내어 있는 바와 같이, 베이스 영역(3)은, 드리프트층(2)의 표면 내에서, 소정의 간격만큼 이격된 부위에 형성된다.
또한, 상기 베이스 영역(3)의 작성을 위한 이온 주입 처리에 있어서, 상기한 바와 같이 p형 베이스 영역(3)을 작성하는 경우(바꾸어 말하면, n채널 MOSFET의 경 우)에는, 불순물 이온으로서, 예를 들면 붕소(B) 또는 알루미늄(Al) 등을 채용할 수 있다.
이에 반하여, 본 실시예와는 다르지만, p형의 드리프트층(2)에 대해서, n형 베이스 영역(3)을 작성하는 경우(바꾸어 말하면, p채널 MOSFET의 경우)에는, 불순물 이온으로서, 예컨대 인(P)이나 질소(N) 등을 채용할 수 있다.
또한, 당해 이온 주입 처리에 있어서, 베이스 영역(3)의 깊이가 드리프트층(2)의 두께를 넘지 않도록 해야 한다. 예를 들면, 베이스 영역(3)의 두께(깊이)는 드리프트층(2)의 표면으로부터 0.5∼3㎛ 정도이면 된다.
또한, 베이스 영역(3) 중의 제 2 도전형(본 실시예에서는 p형)의 불순물 농도는 드리프트층(2) 중의 제 1 도전형(본 실시예에서는 n형)의 불순물 농도를 넘도록 상기 이온 주입 처리를 제어하여야 한다.
또한, 본 실시예에 따른 MOSFET에서는, 베이스 영역(3)은, 도 2에서 나타낸 바와 같이, 제 3 영역(3a)과 제 4 영역(3b)을 갖고 있다. 따라서, 상기 이온 주입 처리 중에, 불순물 이온의 주입량을 제어할(변화시킬) 필요가 있다. 제 3 영역(3a)의 불순물 농도가 5×1013∼1×1017/㎤로 되도록, 또한, 제 4 영역(3b)의 불순물 농도가 1×1017/㎤ 이상으로 되도록, 상기 이온 주입 처리에서 불순물 이온의 주입량을 제어해야 한다.
또, 상술한 바와 같이, 제 3 영역(3a)의 상면(드리프트층(2)의 표면이라고 파악할 수 있음)으로부터의 깊이(두께)는 0.2㎛ 이하(0.01∼0.2㎛ 정도가 보다 바 람직함)이다.
또한, 완성품의 MOSFET의 오프 동작시에, 베이스 영역(3)과 드리프트층(2)의 pn 접합으로부터 신장되는 공핍층(depletion layter)에 의해 베이스 영역(3)이 펀치 스루(punch-through)를 일으키지 않도록 베이스 영역(3) 내의 불순물 농도 분포 및 깊이는 설계되어야 한다.
여기서, 베이스 영역(3) 형성을 위한 이온 주입 프로파일의 일례에 대하여 언급한다. 도 7은 당해 이온 주입 프로파일의 예를 나타내는 도면이다. 도 7의 프로파일예에서는, p형 이온종으로서 알루미늄(Al) 이온을 채용하였다.
도 7에 있어서, 세로축은 p형 불순물 농도(㎝-3)이다. 가로축은 드리프트층(2)의 표면으로부터의 깊이(㎛)이다.
또한, 도 7에 있어서, 사선 영역(베이스 영역(3) 최표면(outermost surface)(드리프트층(2)의 최표면이라고도 파악할 수 있음)으로부터 0.2㎛까지의 깊이와, 5×1013∼1×1017/㎤의 농도에 의해서 규정되는 영역)은 제 3 영역(3a)의 바람직한 깊이 및 불순물 농도의 범위이다.
또한, 도 7에 있어서, 점선·실선은 각각, 베이스 영역(3) 내의 불순물 농도의 분포의 예(3예)를 나타내고 있다.
점선의 프로파일예(2개의 패턴)는, 베이스 영역(3)의 바닥부 부근을 제외하고, 베이스 영역(3)의 깊은 부분으로부터 표면으로 가까워질수록, 낮은 농도로 되는 분포이다. 또한, 실선의 프로파일은 불순물 농도가 계단 형상으로 되어 있다.
도 7에 나타내는 프로파일의 예에서는, 베이스 영역(3)의 깊이는 1.0㎛ 정도이며, 불순물 농도가 비교적 낮은 제 3 영역(3a)과, 불순물 농도가 비교적 높은 제 4 영역(3b)(당해 영역(3b)은 제 3 영역(3a)보다 깊은 영역 내의 소정의 부분임)이 그려져 있다. 또한, 베이스 영역(3)의 바닥부 부근에서는, 깊이가 깊어짐에 따라, 급격하게 불순물 농도는 감소하고 있다.
도 7의 프로파일예에 나타내어져 있는 바와 같이, 비교적 불순물 농도가 높은 제 4 영역(3b)의 존재에 의해, 베이스 영역(3)의 펀치 스루가 방지되어 있다(고내압의 실현). 또한, 비교적 불순물 농도가 낮은 제 3 영역(3a)의 존재에 의해 높은 채널 이동도를 얻을 수 있다.
또, 본 실시예에 따른 제 3 영역(3a)의 깊이 및 불순물 농도는 도 7의 사선 영역 내에 분포하고 있으면 좋다. 즉, 제 3 영역(3a)은, 당해 사선 영역 내에 존재하고 있으면, 어떠한 불순물 농도 분포를 취하고 있어도 좋다. 따라서, 베이스 영역(3)의 최표면으로부터 0.2㎛까지의 범위에 있어서, 불순물 농도가 일정하더라도 좋다(단, 전술한 바와 같이, 불순물 농도는 사선 영역 내이어야 함).
도 8은 p형 베이스 영역(3)의 형성 시뮬레이션 결과이다. 도 8에서는, n형의 드리프트층(2)(특히, 제 2 영역(2b))의 불순물 농도가 1×1016/㎤인 경우에 있어서, 완성품의 MOSFT가 1.2㎸의 내압을 유지하기 위한, p형 베이스 영역(3)의 불순물 농도 프로파일이 나타내어져 있다.
여기서, 당해 시뮬레이션은, Al의 주입 에너지가 10keV∼1MeV, 합계 불순물 주입 밀도가 3.9×1013/㎠의 조건에서 행하였다.
보다 구체적으로는, 당해 시뮬레이션에서 복수회에 걸친 이온 주입은 (10keV, 8.0×109/㎠), (20keV, 2.0×109/㎠), (40keV, 1.3×1010/㎠), (70keV, 1.0×1010/㎠), (700keV, 1.0×1013/㎠), (800keV, 1.0×1013/㎠), (900keV. 9.0×1012/㎠) 및 (1MeV, 1.1×1013/㎠)의 각 조건에서 행하였다.
베이스 영역(3)의 형성으로 이야기를 되돌린다. 베이스 영역(3)은, 도 8과 같이, 복수회의 이온 주입 처리를 실시함으로써 형성하더라도 좋다.
예를 들면, 도 9에 도시하는 바와 같이, 5회로 나눠 Al 이온 주입 처리를 실시함으로써, 제 3 및 제 4 영역(3a, 3b)을 갖는 베이스 영역(3)을 형성하더라도 좋고, 또한, 도 10에 도시하는 바와 같이, 4회의 Al 이온 주입 처리 후에 B 이온 주입 처리를 1회 행하고, 그 후 열처리를 실시함으로써, 상기 베이스 영역(3)을 형성하더라도 좋다.
또, 각 이온 주입 처리에 있어서, 소망하는 깊이에 소망하는 불순물 농도가 형성되도록, 이온 주입량 및 이온 주입 에너지는 제어(조정)되어 있다. 또한, 도 9, 10에 있어서, 각 프로파일의 중첩은 최종적인 베이스 영역(3)의 불순물 농도 분포로 된다.
여기서, 베이스 영역(3)의 형성에 있어서, 이온종으로서 알루미늄(Al)을 채용한 경우에는, 당해 주입 후의 활성화 열처리로 알루미늄(Al)은 탄화규소 내를 거 의 확산하지 않는다. 따라서, 가령 당해 열처리를 실시했다고 하여도, 도 9의 프로파일은 거의 변화하지 않는다.
이에 반하여, 이온종으로서 붕소(B)를 채용한 경우에는, 당해 주입 후의 활성화 열처리시에 붕소(B)는 열처리 전에 존재하고 있는 영역으로부터 내외로 확산한다. 따라서, 이온 주입 직후가 도 11에 나타내는 프로파일이었다고 하여도, 당해 열처리에 의해, 도 10에 나타낸 프로파일로 변화된다.
이상의 고찰로부터, 이하의 결과를 도출할 수 있다. 즉, 최후의 (베이스 영역(3)의 표면 부근에 대한) 이온 주입 처리를 Al 이온으로 행한 경우, 제 3 영역(3a)의 불순물 농도를 낮게 설정하는 것은 곤란하다. 한편, 최후의 이온 주입 처리를 B 이온으로 행한 경우, 제 3 영역(3a)의 불순물 농도를 비교적 낮게 설정하는 것이 용이해진다.
당해 사항은 도 9, 10에 나타낸, 베이스 영역(3)의 표면 부근의 프로파일로부터도 이해할 수 있다. 또한, Al이나 B 이외의 이온종을 채용한 경우에 있어서도, 그 이온종이 열처리에 의해 확산되기 쉬운지 여부가 판단되면, 상기 사항은 용이하게 적용할 수 있다.
또, 베이스 영역(3)의 형성시에 주입되는 이온종 및 그 회수는 상기로 한정하는 취지가 아니며, 임의로 선택할 수 있다.
이상까지의 공정에 의해, 표면이 저농도화한(즉, 제 1 영역(2a)을 갖는) n형 드리프트층(2) 내에, 표면을 저농도화한(즉, 제 3 영역(3a)을 갖는) p형 베이스 영역(3)을 형성할 수 있다.
또, 본 실시예에 따른 n형 드리프트층(2)의 불순물 농도 분포 및 p형 베이스 영역(3)의 불순물 농도 분포는 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectroscopy)나, 하전 입자 방사화 분석법(CPAA : Charged-Particle Activation Analysis)에 의해 측정할 수 있다.
그런데, 베이스 영역(3)의 형성 후, 다음에, 베이스 영역(3)이 형성되어 있는 드리프트층(2)에 대하여 사진 제판 기술을 실시한다. 이에 따라, 당해 드리프트층(2)의 소정의 상면에 소정 패턴의 마스크가 형성된다.
당해 마스크 형성 후, 상기 각 베이스 영역(3)의 소정의 상면에 대하여 불순물 이온(n형)을 주입한다. 이에 따라, 도 12에 도시하는 바와 같이, n형인 한 쌍의 소스 영역(4)을 형성된다. 여기서, 도 12는 마스크 제거 후의 소자 단면을 도시하는 도면이다.
또한, 상기 소스 영역(4)의 작성을 위한 이온 주입 처리에 있어서, 상기한 바와 같이 n형의 소스 영역(4)을 작성하는 경우(바꾸어 말하면, n채널 MOSFET의 경우)에는, 불순물 이온으로서, 예를 들면 인(P)이나 질소(N) 등을 채용할 수 있다.
이에 반하여, 본 실시예와는 다르지만, n형 베이스 영역(3)에 대하여 p형의 소스 영역(4)을 작성하는 경우(바꾸어 말하면, p채널 MOSFET의 경우)에는, 불순물 이온으로서, 예를 들면 붕소(B) 또는 알루미늄(Al) 등을 채용할 수 있다.
또, 소스 영역(4)의 깊이는 베이스 영역(3)의 깊이를 넘지 않도록 하는 이온 주입 처리를 제어해야 한다. 또한, 소스 영역(4) 중의 불순물 농도는, 예를 들면 1×1018∼1×1021/㎤이면 좋다.
다음에, 상기까지의 각 이온 주입 처리 후, 제조 도중의 반도체 소자(탄화규소 기판)를 열처리 장치에 도입한다. 그리고, 당해 탄화규소 기판에 대하여 열처리를 실시한다. 당해 열처리의 온도는, 예를 들면 1300∼1900℃이며, 시간은, 예를 들면 30초∼1시간 정도이다. 당해 열처리에 의해, 주입된 이온을 전기적으로 활성화할 수 있다.
다음에, 열처리 장치로부터 당해 탄화규소 기판을 취출하고, 드리프트층(2) 표면에 게이트 절연막(5)을 성막한다(도 13).
게이트 절연막(5)으로서는, 이산화규소막, 질화규소막, 산화질화규소막, 산화알루미늄막, 질화알루미늄막, 산화하프늄막, 산화지르코늄막 등을 채용할 수 있다. 게이트 절연막(5)은, 열 산화법에 의해서 형성하더라도 좋고, 화학적 기상법 또는 물리적 퇴적법에 의해서 형성하더라도 좋다. 또한, 게이트 절연막(5) 형성 후에, 예를 들면 아르곤, 질소, 일산화질소, 이질화산소, 또는 이들 혼합 가스 등의 가스 분위기 중에서 열처리를 실시하더라도 좋다.
다음에, 게이트 절연막(5) 상에 게이트 전극(6)을 성막한다. 그 후, 일련의 사진 제판 기술을 이용하여 당해 게이트 전극(6)을 소정의 형상으로 패터닝한다(도 14).
평면에서 보아, 게이트 전극(6)은 한 쌍의 베이스 영역(3) 및 소스 영역(4)의 양단부(게이트 전극(6)은 각 소스 영역(4)의 단부에서, 예를 들면 10㎚∼5㎛의 범위로 오버랩하고 있는 것이 바람직함)에 위치하고 있다. 또한, 베이스 영역(3) 사이에 존재하는 드리프트층(2)의 중심 위치가 게이트 전극(6)의 중앙 위치와 일치하도록, 당해 게이트 전극(6)은 패터닝되는 것이 바람직하다.
또한, 게이트 전극(6)의 소재로서는, n형 또는 p형의 다결정 규소라도 좋고, 또한 n형 또는 p형의 다결정 탄화규소라도 좋다. 또, 게이트 전극(6)의 소재로서는, 알루미늄이나 티탄, 몰리브덴, 탄탈, 니오브, 텅스텐 등의 금속이라도 좋고, 이들의 질화물 등이더라도 좋다.
다음에, 사진 제판 기술을 이용한 패터닝, 또는 습식 또는 건식 에칭에 의해서, 각 소스 영역(4) 상의 게이트 절연막(5)의 나머지 부분을 제거한다(도 15).
다음에, 소스 영역(4)이 노출한 부위에 소스 전극(7)을 성막하고, 그 후 그것을 패터닝한다(도 1). 다음에, 반도체 기판(1)의 제 2 주면 상에 드레인 전극(8)을 형성한다(도 1).
또, 소스 전극(7)과 드레인 전극(8)의 소재로서는, 알루미늄이나 니켈, 티탄, 금 등, 또는, 그들의 복합물 등이라도 좋다. 또한, 소스 영역(4)과 반도체 기판(1)의 접촉 저항을 낮추기 위해서, 소스 전극(7) 및 드레인 전극(8)을 형성한 후에, 반도체 소자에 대하여 1000℃ 정도의 열처리를 실시하더라도 좋다.
이상까지의 공정에 의해, 도 1에서 나타낸, 탄화규소로 이루어지는 종형 MOSFET의 주요부가 완성된다.
다음에, 본 실시예에 따른 종형 MOSFET의 효과에 대하여 설명한다. 또, 전단계로서, 이하의 사항을 언급해 둔다.
종형 MOSFET에서의 소스·드레인간의 내압은 베이스 영역(3)과 드리프트층(2)의 pn 접합에 있어서의 어밸런시 조건(avalanche conditions)으로 결정된다. 따라서, 당해 pn 접합면으로부터 베이스 영역(3) 내로 신장하는 공핍층의 펀치 스루에 의한 소자 파괴를 방지하기 위해서, 베이스 영역(3)의 불순물 농도를 드리프트층(2)의 불순물 농도에 비하여 충분히 높게(적어도 1자리수 이상, 또 2자리수 이상 높은 것이 바람직함) 해야 한다.
그런데, 만약 베이스 영역(3)의 불순물 농도가 높으면, 게이트 전극(6)의 임계값 전압이 높아지게 버린다. 또한, 베이스 영역(3)의 불순물 농도가 높으면, 불순물 산란에 의해 채널 전도도(채널 이동도)가 저하하여, 채널부의 저항이 증가한다. 따라서, 베이스 영역(3)의 불순물 농도를 높게 한 경우에는, MOSFET의 온(ON) 동작시의 손실이 커지게 된다.
또한, 드리프트층(2)의 불순물 농도를 낮추는 것은 직접 온(ON) 저항의 증가로 이어진다.
정리하면, 베이스 영역(3)의 불순물 농도를 낮추면, MOSFET의 온(ON) 동작시의 손실(예를 들면, 고채널 이동도)이 달성된다. 그러나 동시에, 드리프트층(2)의 불순물 농도도 낮추지 않으면, 고내압을 확보할 수가 없다. 그런데, 드리프트층(2)의 불순물 농도를 낮추는 것은 직접 온 저항의 증가로 이어진다.
종래 기술에 따른 MOSFET에서는, MOSFET의 온 동작시의 손실(예를 들면, 높은 채널 이동도, 높은 임계값 전압) 억제 및 고내압화의 확보를 양립할 수가 없었다.
그래서, 본 실시예의 발명을 보면, 드리프트층(2)은 비교적 불순물 농도가 높은 제 2 영역(2b)을 갖고 있다. 따라서, 온 저항의 저감을 도모할 수 있다. 또한, 드리프트층(2)은 표면 부근에 비교적 불순물 농도가 낮은 제 1 영역(2a)을 갖고 있다. 따라서, 당해 제 1 영역(2a)에 형성되는 베이스 영역(3)의 불순물 농도를 낮추었다고 해도, 드리프트층(2)(구체적으로는, 제 1 영역(2a))의 불순물 농도와 베이스 영역(3)(본 실시예에서는 제 3 영역(3a)이라고 파악할 수 있음)의 불순물 농도의 차를 충분히 크게 할 수 있다.
즉, 상기 불순물 구성의 제 1 영역(2a)과 제 2 영역(2b)을 구비하는 드리프트층(2)을 형성함으로써, 온 저항의 저감 및 소자의 고내압화(예를 들면, 10V∼3㎸ 또는 그 이상의 고내압)를 도모할 수 있다.
또한, 본 실시예에 따른 MOSFET에서는, 베이스 영역(3)은 표면 부근에 형성되어 있는 제 3 영역(3a)과, 이것보다 깊은 영역에 형성되어 있는 제 4 영역(3b)을 구비하고 있다. 그리고, 제 3 영역(3a)의 불순물 농도는 제 4 영역(3b)의 불순물 농도보다도 낮다.
따라서, 제 3 영역(3a)이 형성되는 영역에서, 드리프트층(2)(특히, 제 1 영역(2a))의 불순물 농도와 당해 제 3 영역(3a)의 불순물 농도의 차를 보다 크게 설정할 수 있다. 따라서, 소자의 고내압화가 가능해진다.
또한, 비교적 농도가 낮은 제 3 영역(3a)의 존재에 의해, MOSFET의 ON 동작시의 손실을 억제 또는 감소시킬 수 있다.
또한, 비교적 불순물 농도가 높은 제 4 영역(3b)의 존재에 의해, 베이스 영 역(3) 내에 공핍층이 넓어지는 것을 억제할 수 있다. 따라서, 비교적 높은 전압이 소자에 인가되었다고 해도 펀치 스루가 발생하는 것을 억제할 수 있다. 즉, 소자의 고내압화를 실현할 수 있다.
또한, 제 1 영역(2a)의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하로 한다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하로 한다. 또한, 제 3 영역(3a)의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하로 한다. 제 4 영역(3b)의 불순물 농도는 1×1017/㎤ 이상으로 한다. 또한, 제 1 영역(2a)의 두께는 1㎛ 이하(물론, 0은 포함하지 않음), 제 3 영역(3a)의 두께는 0.2㎛ 이하(물론, 0은 포함하지 않음)이다.
이상의 구성의 MOSFET를 형성함으로써, 실용면에서, 가장 내압성이 우수하고, 가장 ON시의 동작 손실이 적은, 탄화규소로 이루어지는 MOSFET를 제공할 수 있다.
도 16, 도 17은 본 실시예에 따른 탄화규소로 이루어지는 종형 MOSFET의 성능을 나타내는 일 실험 결과예이다. 실험 대상으로 된 MOSFET는, 보다 구체적으로는, 제 1 주면의 면 방위가 (0001)면인 반도체 기판(1)을 구비하고 있다. 또한, 당해 반도체 기판(1) 상에는, n채널이 형성되어 있다.
또, 드리프트층(2)의 두께는 12㎛이며, 드리프트층(2)의 제 2 영역(2b)의 불순물 농도는 1×1016/㎤이다. 또한, 제 1 영역(2a)의 두께 및 불순물 농도, 제 3 영역(3a)의 두께, 제 4 영역(3b)의 각 불순물 농도는 각각 상기 수치의 범위 내이다.
당해 실험 대상으로 된 MOSFET는 모두 1.2㎸의 내압을 나타내는 것을 확인하였다.
여기서, 도 16은, 당해 MOSFET가 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA와(가로축), 당해 MOSFET의 채널 이동도 μch(세로축)의 관계를 나타내는 실험 결과이다. 또한, 도 17은 당해 제 3 영역(3a)의 불순물 농도 NA와(가로축), 당해 MOSFET의 임계값 전압 Vth(세로축)의 관계를 나타내는 실험 결과이다.
도 16에 의해, 제 3 영역(3a)의 불순물 농도가 낮아질수록, 채널 이동도 μch가 높아지는 것을 확인할 수 있었다. 또한, 도 17로부터, 제 3 영역(3a)의 불순물 농도가 낮아질수록, 임계값 전압 Vth가 낮아지는 것을 확인할 수 있었다. 당해 실험 결과는 상술한 효과(M0SFET 온(ON)시의 손실 저감 효과)와 일치하고 있다.
본 실시예에 따른 MOSFET에서는, 비교적 불순물 농도가 낮은 제 1 영역(2a)의 존재에 의해, 가령 제 3 영역(3a)의 불순물 농도도 낮게 했다고 해도(예를 들면, 5×1013/㎤까지 저감 가능), 고내압화를 유지할 수 있다. 따라서, 고내압화를 유지하면서, 높은 채널 이동도(예를 들면, 20㎠/Vs 정도), 낮은 임계값 전압(예를 들면, 10V 정도)의 MOSFET를 제공할 수 있다.
또, 본 실시예에 따른 MOSFET에서는, 특허 문헌 1에 따른 기술과 같이, 축적 모드 구조는 아니다. 따라서, 당해 MOSFET의 노멀리 OFF화가 용이하게 실현된다.
도 18은 당해 MOSFET이 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA가 2×1017/㎤인 경우의, p형 베이스층 내의 도너 농도와 억셉터 농도의 프로파일을 나타내는 도면이다. 도 19는 당해 MOSFET가 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA가 1×1016/㎤인 경우의, p형 베이스층 내의 도너 농도와 억셉터 농도의 프로파일을 나타내는 도면이다.
NA가 2×1017/㎤인 경우, 드리프트층의 농도 1×1016/㎤로 보다 충분히 높기 때문에 본 발명을 이용할 필요는 없다. 그러나, 도 16, 도 17의 결과로부터 알 수 있는 바와 같이 채널 이동도는 낮고, 임계값 전압은 높다. NA가 1×1016/㎤인 경우, 본 실시예 1을 채용하면, 도너 농도는 표면 영역에서 약 2×1014/㎤로 저하시킨다. 이 경우, 도 16, 도 17의 결과로부터 알 수 있는 바와 같이 채널 이동도는 높고, 임계값 전압은 낮다.
NA가 2×1017/㎤인 경우와 1×1016/㎤인 경우의 종형 MOSFET의 온 특성에서는, 본 실시예를 이용한 NA가 1×1016/㎤로 높은 전류를 얻을 수 있었다. 본 실시예를 이용하고 있지 않는 NA가 2×1017/㎤인 경우, 온 저항은 53mΩ㎠이지만, 본 실시예를 이용한 NA가 1×1016/㎤의 경우에서는 26mΩ㎠로 저저항화를 실현할 수 있었다.
<실시예2>
실시예 1에서는, 제 1 영역(2a), 제 2 영역(2b)을 갖는 드리프트층(2)의 형성 후에, 제 3 영역(3a), 제 4 영역(3b)을 갖는 베이스 영역(3)을 형성하는 경우에 대하여 언급하였다. 그러나, 도 20에 나타내는 바와 같은 순서를 채용하더라도 좋다.
즉, 처음에, 고불순물 농도(예를 들면, 1×1016/㎤ 정도이고, n형의 불순물 농도임)에서, 당해 고농도의 불순물 농도를 거의 일정하게 유지한 상태로, 드리프트층(2)의 일부인 제 2 영역(2b)을 반도체 기판(1) 상에 성장시킨다(성장 1회째, 도 20의 실선).
다음에, 당해 제 2 영역(2b)에 대하여 이온 주입 처리를 실시한다(주입 1회째, 도 20의 보다 우측의 일점 사선). 당해 이온 주입은, 예를 들면, 제 2 영역(2b)의 표면으로부터 0.5㎛ 정도의 깊이에 걸쳐 행한다. 또한, 불순물 이온은 p형이며, 그 농도는, 예를 들면 1×1018/㎤ 정도이고, 거의 일정하다. 이에 따라, 당해 제 2 영역(2b)의 표면 내에, 베이스 영역(3)의 일부인 제 4 영역(3b)이 형성된다.
당해 성장 1회째 및 주입 1회째의 공정까지에 의해, 소망하는 내압을 갖는 소자의 구조가 형성된다.
다음에, 저불순물 농도(예를 들면, 2×1014/㎤ 정도이며, n형의 불순물 농도임)에서, 드리프트층(2)의 일부인 제 1 영역(2a)을, 상기 공정을 거친 제 2 영 역(2b) 상에 성장시킨다(성장 2회째, 도 20의 파선).
그 후, 당해 제 1 영역(2a) 및 제 2 영역(2b)에 대하여, 이온 주입 처리를 실시한다(주입 2회째, 도 20의 보다 좌측의 일점 사선). 당해 이온 주입은, 예를 들면, 제 1 영역(2a)의 표면으로부터 0.6㎛ 정도의 깊이에 걸쳐 실행한다. 또한, 불순물 이온은 p형이며, 그 농도는, 예를 들면 2×1015/㎤ 정도로 거의 일정하다. 이에 따라, 당해 제 1 영역(2a)의 표면 내에, 베이스 영역(3)의 일부인 제 3 영역(3a)이 형성된다.
당해 성장 2회째 및 주입 2회째의 공정까지에 의해, 낮은 ON 손실을 갖는 소자의 구조가 형성된다.
또, 도 20은 일례이며, 형성되는 각 영역(2a, 2b, 3a, 3b)의 불순물 농도 및 두께(깊이)는 실시예 1의 범위와 마찬가지이다.
또한, 제 1 영역(2a)의 성장 공정에서, 성장이 진행함에 따라, 불순물 농도를 낮게 하는 것도 가능하다. 즉, 제 1 영역(2a)이, 그 바닥부로부터 표면으로 가까이 감에 따라 불순물 농도가 낮아지는 농도 분포를 갖고 있더라도 좋다. 이렇게 함으로써, 채널이 형성되는 제 2 영역(2a)의 최표면의 불순물 농도를 보다 적게 할 수 있다.
상기한 바와 같이, 본 실시예에 따른 제조 방법에서는, 성장 공정·주입 공정을 1세트로 하여, 당해 1세트의 공정을 2회로 나눠 실시함으로써, 별개의 성장로에서 각 1세트의 공정을 실시할 수 있다.
따라서, 예를 들면, 1회째의 성장 공정을 N2 도핑용의 반응로 내에서 실시하고, 2회째의 성장 공정을, N2 도핑을 하지 않은 반응로 내에서 실시할 수 있다. 이러한 경우에는, 2회째의 성장 공정에서, 잔존 N2(하나의 반응로 내에서 2회의 성장 공정을 실시했을 때에, 2회째의 성장시에, 반응로 내에 잔존하는 N2)의 영향을 받는 일이 없어진다. 즉, 보다 정밀도 좋게 제 1 영역(2a)을 형성할 수 있다.
또한, 본 실시예에 따른 제조 방법에서는, 도 20에 나타낸 바와 같이, 박스·프로파일 분포의 2회의 이온 주입(즉, 각 이온 주입 공정에서, 이온 주입량이 거의 일정하며, 도 20에 도시하는 바와 같이, 각 이온 주입 공정에서, 깊이에 대한 불순물 농도가 거의 변화하지 않는 것)에 의해, 제 4 영역(3b)과 제 3 영역(3a)을 갖는 베이스 영역(3)을 형성하고 있다.
따라서, 1회째의 이온 주입 처리에서는, 펀치 스루를 억제할 수 있는 불순물 농도와 깊이(두께)를 갖는 제 4 영역(3b)의 프로파일 설계가 용이해진다. 또한, 2회째의 이온 주입 처리에서는, 소자의 온 손실을 저감할 수 있는 불순물 농도와 깊이(두께)를 갖는 제 3 영역(3a)의 프로파일 설계가 용이해진다.
또한, 상기한 바와 같이, 성장 공정과 주입 공정을 교대로 실시함으로써, 이온 주입 공정에서, 전회(前回)의 이온 주입 공정의 영향을 받지 않는다. 따라서, 표면 부근의 이온 주입 공정(베이스 영역(3)의 표면 부근의 이온 주입 공정)에 있어서도, 전회까지의 이온 주입 공정의 영향을 받지 않고 끝난다. 이에 따라, 베이스 영역(3)의 표면 부근에 있어서의, 제 2 도전형의 불순물 농도의 저농도화가 가 능해진다(예를 들면, 5×1013/㎤ 정도까지, 불순물 농도를 낮출 수 있음).
또, 베이스 영역(3)을 형성한 후의 MOSFET 형성 공정은 실시예 1과 동일한 공정이다. 또한, 본 실시예에 의해 제작되는 MOSFET의 구조는 도 1, 2에 도시되는 구조와 마찬가지이다.
또한, 상기 각 실시예에서는, 제 1 도전형을 n형으로 하고, 제 2 도전형을 p형으로 하여 설명을 진행시켰다. 그러나, 물론, 제 1 도전형을 p형으로, 제 2 도전형이 n형으로 하였다 해도, 본 발명에 따른 반도체 장치를 적용할 수 있다. 또, 제 1 도전형을 n형이라고 하면 n채널 MOSFET가 실현되고, 제 1 도전형을 p형이라고 하면 p채널 MOSFET가 실현된다.
또한, 반도체 기판(1)의 제 1 주면의 면 방위는 (0001)면이더라도, (000-1)면이더라도, (11-20)면이더라도 좋다. 또, 반도체 기판(1)의 면 방위에 따라서 드리프트층(2)이 성장한다. 따라서, 드리프트층(2)의 표면의 면 방위는 반도체 기판(1)의 제 1 주면의 면 방위와 동일해진다.
여기서, 반도체 기판(1)의 제 1 주면의 면 방위로서, (000-1)면이나(11-20)면을 이용한 쪽이, (0001)면을 채용한 경우보다도 채널 이동도가 커진다.
또, 제 2 도전형을 갖는 베이스 영역(3) 사이의 드리프트층(2)의 영역(당해 영역은 제 1 도전형을 갖는 드리프트층(2)의 표면 부근에 존재함)에 있어서, 당해 영역의 제 1 도전형의 불순물 농도가 낮으면, JFET 저항 성분이 증가하는 것이 알려져 있다. 따라서, 예를 들면, 도 6의 구성 완성 후에, 당해 베이스 영역(3) 사 이의 영역에 대하여 제 1 도전형의 불순물 이온의 주입 처리를 실시한다. 당해 이온 주입 처리에 의해, 당해 베이스 영역(3) 사이의 영역의 제 1 도전형의 불순물 농도를 제어할 수 있어, JFET 저항의 증대를 억제할 수 있다.
본 발명은 상세히 설명되었지만, 상기한 설명은, 모든 국면에서, 예시로서, 본 발명이 그것에 한정되는 것이 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.

Claims (14)

  1. 기판의 주면(主面) 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층(drift layer)과,
    상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역과,
    상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역
    을 구비하고 있으며,
    상기 드리프트층은,
    표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역과,
    상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역
    을 구비하고 있고,
    상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다 낮으며,
    상기 베이스 영역은,
    표면으로부터 제 2 소정의 깊이까지의 영역인 제 3 영역과,
    상기 제 2 소정의 깊이보다 깊은 영역에 형성되어 있는 제 4 영역
    을 구비하고 있으며,
    상기 제 3 영역의 불순물 농도는 상기 제 4 영역의 불순물 농도보다 낮은 것
    을 특징으로 하는 MOSFET.
  2. 제 1 항에 있어서,
    상기 제 1 영역의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하인 것을 특징으로 하는 MOSFET.
  3. 제 1 항에 있어서,
    상기 제 2 영역의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하인 것을 특징으로 하는 MOSFET.
  4. 제 1 항에 있어서,
    상기 제 1 영역의 두께는 1㎛ 이하인 것을 특징으로 하는 MOSFET.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 드리프트층의 상기 제 1 영역의 깊이는 상기 베이스 영역의 상기 제 3 영역의 깊이보다 깊은 것을 특징으로 하는 MOSFET.
  7. 제 1 항에 있어서,
    상기 제 3 영역의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하인 것을 특징으로 하는 MOSFET.
  8. 제 1 항에 있어서,
    상기 제 4 영역의 불순물 농도는 1×1017/㎤ 이상인 것을 특징으로 하는 MOSFET.
  9. 제 1 항에 있어서,
    상기 제 3 영역의 두께는 0.2㎛ 이하인 것을 특징으로 하는 MOSFET.
  10. 제 1 항에 있어서,
    상기 제 3 영역의 두께는, 상기 베이스 영역과 상기 드리프트층의 pn 접합으로부터 신장하는 공핍층에 의해, 상기 베이스 영역이 펀치 스루를 일으키지 않는 두께인 것을 특징으로 하는 MOSFET.
  11. 제 1 항에 있어서,
    상기 드리프트층의 표면의 면 방위는 (11-20)면인 것을 특징으로 하는 MOSFET.
  12. 제 1 항에 있어서,
    상기 드리프트층의 표면의 면 방위는 면 방위가 (000-1)면인 것을 특징으로 하는 MOSFET.
  13. (A) 반도체 기판 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층을 성장시키는 공정과,
    (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역을 형성하는 공정과,
    (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층을 성장시키는 공정과,
    (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역을 형성하는 공정
    을 구비하고 있으며,
    상기 공정 (A)과 상기 공정 (C)는 각각의 반응로 내에서 행하여지는 것
    을 특징으로 하는 MOSFET의 제조 방법.
  14. 제 13 항에 있어서,
    상기 공정 (B) 및 상기 공정 (D) 각각에서의 이온 주입량은 각각 일정한 것을 특징으로 하는 MOSFET의 제조 방법.
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