JPWO2007046254A1 - Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 - Google Patents

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Abstract

本発明は、高耐圧および低オン損失（高チャネル移動度および低ゲート閾値電圧）であり、かつノーマリＯＦＦ化が容易に実現される、ＭＯＳＦＥＴ等を提供する。そこで、本発明に係わる、炭素珪素から成るＭＯＳＦＥＴが備えるドリフト層２は、第一の領域２ａと第二の領域２ｂとを有している。第一の領域２ａは、表面から第一の所定の深さまでの領域である。第二の領域２ｂは、第一の所定の深さより深い領域に形成されている領域である。また、第一の領域２ａの不純物濃度は、第二の領域２ｂの不純物濃度よりも低い。

Description

この発明は、ＭＯＳＦＥＴおよびＭＯＳＦＥＴの製造方法に係る発明であり、特に、炭化珪素から成るドリフト層を有する、ＭＯＳＦＥＴおよびＭＯＳＦＥＴの製造方法に関する発明である。
高耐圧・低損失であり、高速スイッチング動作が可能である、炭化珪素から成る縦型のＭＯＳＦＥＴが、最近開発されている。ここで、当該縦型のＭＯＳＦＥＴの耐圧およびＯＮ抵抗値（チャネル移動度）を考慮して、ドリフト層の不純物濃度とベース領域の不純物濃度を決定（調整）する必要がある。
たとえば、特許文献１に記載されている炭化珪素半導体装置では、高耐圧化、および低ＯＮ損失（高チャネル移動度（低ＯＮ抵抗）と、低閾値電圧）が可能となっている。特許文献１に係わる技術では、第一の導電型の炭化珪素ドリフト層の表面内に、第二の導電型のベース領域が形成されている。さらに、当該ベース領域のチャネルとなる部分に、第一の導電型の不純物が導入されている。なお、当該構造は一般的に、蓄積モードと称されている。
特開２００３−３０９２６２号公報
［発明が解決しようとする課題］
しかし、特許文献１に開示されている構造は、蓄積モードであるので、ノーマリＯＦＦ化がされ難い（つまり、ゲート電極に電圧が印加されていないときでも、チャネルに電流が流れてしまう）、という問題が生じる。
そこで、本発明は、高耐圧および高チャネル移動度であり、かつノーマリＯＦＦ化が容易に実現される、ＭＯＳＦＥＴ等を提供することを目的とする。
［課題を解決するための手段］
上記の目的を達成するために、本発明に係る請求項１に記載のＭＯＳＦＥＴは、基板の主面上に形成されており、第一の導電型を有しており、炭化珪素から成るドリフト層と、前記ドリフト層の表面内に形成されており、第二の導電型を有するベース領域と、前記ベース領域の表面内に形成されており、第一の導電型を有するソース領域とを、備えており、前記ドリフト層は、表面から第一の所定の深さまでの領域である第一の領域と、前記第一の所定の深さより深い領域に形成されている第二の領域とを、備えており、前記第一の領域の不純物濃度は、前記第二の領域の不純物濃度よりも低い。
また、請求項１３に記載のＭＯＳＦＥＴの製造方法は、（Ａ）半導体基板上に、第一の導電型で、比較的不純物濃度の高いドリフト層を成長させる工程と、（Ｂ）前記比較的不純物濃度の高いドリフト層に対して、第二の導電型である不純物イオンを、比較的高濃度で注入し、比較的不純物濃度の高いベース領域を形成する工程と、（Ｃ）前記比較的不純物濃度の高いドリフト層上に、第一の導電型で、比較的不純物濃度の低いドリフト層を成長させる工程と、（Ｄ）前記比較的不純物濃度の低いドリフト層に対して、第二の導電型である不純物イオンを、比較的低濃度で注入し、比較的不純物濃度の低いベース領域を形成する工程とを、備えており、前記工程（Ａ）と前記工程（Ｃ）とは、別々の反応炉内で行われる。
［発明の効果］
本発明の請求項１に記載のＭＯＳＦＥＴは、基板の主面上に形成されており、第一の導電型を有しており、炭化珪素から成るドリフト層と、前記ドリフト層の表面内に形成されており、第二の導電型を有するベース領域と、前記ベース領域の表面内に形成されており、第一の導電型を有するソース領域とを、備えており、前記ドリフト層は、表面から第一の所定の深さまでの領域である第一の領域と、前記第一の所定の深さより深い領域に形成されている第二の領域とを、備えており、前記第一の領域の不純物濃度は、前記第二の領域の不純物濃度よりも低い。したがって、高耐圧で低オン損失（高チャネル移動度および低ゲート閾値電圧）なＭＯＳＦＥＴを提供することができる。また、当該ＭＯＳＦＥＴは、いわゆる蓄積モード構造では無い。よって、ノーマリＯＦＦ化が容易に実現される。
また、請求項１３に記載のＭＯＳＦＥＴの製造方法は、（Ａ）半導体基板上に、第一の導電型で、比較的不純物濃度の高いドリフト層を成長させる工程と、（Ｂ）前記比較的不純物濃度の高いドリフト層に対して、第二の導電型である不純物イオンを、比較的高濃度で注入し、比較的不純物濃度の高いベース領域を形成する工程と、（Ｃ）前記比較的不純物濃度の高いドリフト層上に、第一の導電型で、比較的不純物濃度の低いドリフト層を成長させる工程と、（Ｄ）前記比較的不純物濃度の低いドリフト層に対して、第二の導電型である不純物イオンを、比較的低濃度で注入し、比較的不純物濃度の低いベース領域を形成する工程とを、備えており、前記工程（Ａ）と前記工程（Ｃ）とは、別々の反応炉内で行われる。したがって、より精度良く、所望の耐圧値、所望の高チャネル移動度、および所望の低ゲート閾値電圧値を有する、請求項１に記載のＭＯＳＦＥＴを提供することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係わる縦型ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴのチャネル層付近の構造を拡大した拡大断面図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 ドリフト層の形成方法を説明するための図である。 ドリフト層における、不純物濃度と深さとの関係を示す図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 ベース領域の形成方法を説明するための図である。 ベース領域の形成シミュレーション結果を示す図である。 ベース領域形成のための、複数回のイオン注入処理を説明するための図である。 ベース領域形成のための、複数回のイオン注入処理を説明するための図である。 ベース領域形成のための、複数回のイオン注入処理を説明するための図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 実施の形態１に係わる縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 チャネル層の不純物濃度とチャネル移動度との関係の実験結果を示す図である。 チャネル層の不純物濃度とゲート閾値電圧との関係の実験結果を示す図である。 チャネル層の不純物濃度の実験結果を示す図である。 チャネル層の不純物濃度の実験結果を示す図である。 実施の形態２に係わる製造方法を説明するための図である。
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
図１は、本実施の形態に係わる、炭化珪素から成る縦型ＭＯＳＦＥＴの構造を示す、断面図である。
半導体基板１の第一の主面上には、ドリフト層２が形成されている。
ここで、半導体基板１は、第一の導電型（本実施の形態では、ｎ型）を有している。また、半導体基板１は、炭化珪素から構成されている。また、半導体基板１の第一の主面の面方位は、（０００１）面、（０００−１）面、（１１−２０）面であっても良い。また、これらの面にオフ角が付いていても良い。さらに、当該半導体基板１のポリタイプとしては、４Ｈや６Ｈ、３Ｃを用いることができる。
また、ドリフト層２も、第一の導電型を有しており、炭化珪素から構成されている。ここで、後述するように、ドリフト層２は、半導体基板１の第一の主面上で成長する。したがって、ドリフト層２表面の面方位は、半導体基板１の第一の主面上の面方位と同じとなる。具体的に、半導体基板１の第一の主面の面方位が（０００１）面なら、その上に成長するドリフト層２表面の面方位は（０００１）面となる。半導体基板１の第一の主面の面方位が（０００−１）面なら、その上に成長するドリフト層２表面の面方位は（０００−１）面となる。半導体基板１の第一の主面の面方位が（１１−２０）面なら、その上に成長するドリフト層２表面の面方位は（１１−２０）面となる。
また、ドリフト層２の表面内には、ベース領域３が形成されている。ここで、ベース領域３は、第二の導電型（本実施の形態では、ｐ型）を有している。断面図である図１では、ベース領域３は、相互に離隔して２箇所に形成されている。
また、各ベース領域３の表面内には、ソース領域４が各々形成されている。ここで、ソース領域４は、第一の導電型を有している。
したがって、ドリフト層２の表面付近の構造に着目すると、断面図である図１に示すように、水平方向（図１の左右方向）に、ソース領域４、ベース領域３、ドリフト層２、ベース領域３およびソース領域４が、並んで形成されている。
また、図１に示すように、各ソース領域４上には、ソース電極７が各々形成されている。また、断面視において、ソース電極７間には、ゲート絶縁膜５が形成されている。
ここで、ゲート絶縁膜５は、ドリフト層２上に形成されており、より具体的には、断面視において、ゲート絶縁膜５は、ソース領域４の端部領域、ベース領域３、ドリフト層２、ベース領域３およびソース領域４端部領域に渡って、形成されている。
また、ゲート絶縁膜５上には、ゲート電極６が形成されている。さらに、半導体基板１の第二の主面上には、ドレイン電極８が形成されている。
図２は、上記ドリフト層２の表面付近を拡大した、拡大断面図である。
図２に示すように、ドリフト層２は、第一の領域２ａと第二の領域２ｂとを有している。ここで、第一の領域２ａは、ドリフト層２の表面から第一の所定の深さまでの領域である。また、第二の領域２ｂは、第一の所定の深さより深い領域に形成されている領域である。なお、本実施の形態では、第一の領域２ａの厚さ（つまり、上記第一の所定の深さ）は、１μｍ以下である。
また、第一の領域２ａの不純物濃度は、第二の領域２ｂの不純物濃度よりも低い。第一の領域２ａの不純物濃度は、５×１０12／ｃｍ3以上、５×１０16／ｃｍ3以下である。また、第二の領域２ｂの不純物濃度は、１×１０15／ｃｍ3以上、１×１０17／ｃｍ3以下である。ここで、第一の領域２ａ内において、その底部から表面に近づくに連れて、不純物濃度が低下していることが望ましい。
また、図２に示すように、ベース領域３は、第三の領域３ａと第四の領域３ｂとを有している。ここで、第三の領域３ａは、ベース領域３の表面から第二の所定の深さまでの領域である。また、第四の領域３ｂは、第二の所定の深さより深い領域に形成されている領域である。
なお、本実施の形態では、第三の領域３ａの厚さ（つまり、上記第二の所定の深さ）は、０．２μｍ以下である。また、第三の領域３ａの不純物濃度は、５×１０13／ｃｍ3以上、１×１０17／ｃｍ3以下である。また、第四の領域３ｂの不純物濃度は、１×１０17／ｃｍ3以上である。
次に、本実施の形態に係わる、炭化珪素から成る縦型ＭＯＳＦＥＴの製造方法について、工程断面図を用いて説明する。
はじめに、炭化珪素から成る半導体基板１を用意する。ここで、当該説明において、半導体基板１の導電型は、ｎ型であるとする。
次に、半導体基板１に対して、エピタキシャル結晶成長法を施す。これにより、図３に示すように、半導体基板１上にドリフト層２を形成する。ここで、当該ドリフト層２形成時のエピタキシャル成長条件を変化させる。具体的には、エピタキシャル成長工程において、ドーピング濃度を制御する（変化させる）。これにより、図２で示したように、第一の領域２ａと第二の領域２ｂとを有する、ドリフト層２を形成することができる。
ここで、ドリフト層２は、炭化珪素から構成され、ｎ型となるように製造工程が実施されている。また、ドリフト層２は、その厚さが、たとえば５〜５０ μｍとなるように、エピタキシャル成長が制御されている。
また、第一の領域２ａの厚さが１μｍ以下となるように、第一の領域２ａの不純物濃度が５×１０12〜 ５×１０16 ／ｃｍ3となるように、第二の領域２ｂの不純物濃度が１×１０15 〜 １×１０17 ／ｃｍ3となるように、エピタキシャル成長工程において、ドーピング濃度が制御されている。
以下、化学的気相成長法を施すことにより、ｎ型のドリフト層２を形成する場合について、具体的に説明する。図４は、上述したエピタキシャル結晶成長法による、ドリフト層２の形成工程の例を表した図である。
図４において、縦軸は温度であり、横軸は時間である。また、当該化学気相成長工程において、ｎ型の炭化珪素から成るドリフト層２を形成するために、原料ガスとして、シランおよびプロパンを用いる。また、キャリヤガスとして、水素を用い、またｎ型ドーパントガスとして、窒素を用いる。
以下、かかる一連の工程について、図４を参照しつつ説明する。
はじめに、半導体基板１を反応炉に導入する。次に、当該反応炉内において、半導体基板１を水素雰囲気中で昇温する。そして、化学気相成長開始温度（成長温度）付近に到達したとき、原料ガスおよびドーパントガスを導入する。
ここで、ドーパントガスの流量は、形成されるドリフト層２（特に、第二の領域２ｂ）の不純物濃度が、１×１０15 〜 １×１０17 ／ｃｍ3程度となるように、設定する。また、上記成長温度に到達した後は、温度がほぼ一定となるように、温度制御を行う。さらに、化学気相成長時間は、ドリフト層２の厚さが、５〜５０ μｍ程度となるように、設定する。
図４に示すように、化学気相成長時間は、成長時間Ａと成長時間Ｂとに、大まかに区別される。ここで、成長時間Ａの間は、所定流量のドーパントガスおよび原料ガスが導入され、反応炉内の温度は、成長温度に保たれる。これに対して、成長時間Ｂの間は、所定流量の原料ガスが導入され（つまり、ドーパントガスの導入が止める（図４の場合）、または、図４とは異なるが、ドーパントガスの導入量を減少する）、反応炉内の温度は、成長温度に保たれる。
成長時間Ａの間で形成される、ドリフト層２を構成する第二の領域２ｂの存在により、完成品のＭＯＳＦＥＴは、数１００Ｖ〜３ｋＶの耐圧を実現することができる。
また、ドーパントガスを止める、あるいは流量（導入量）を減少させて、成長時間Ｂ経過すると、厚さ０．０１〜１ μｍ程度の第一の領域２ａが形成される。なお、第一の領域２ａの厚さ（深さ）および不純物濃度は、成長時間Ｂおよびドーパントガス流量の制御により、調整される。
ここで、たとえドーパントガスを止めたとしても、反応炉内には、ドーパントガスが残存している。したがって、当該残存しているドーパントガスを用いて、第一の領域２ａを成長させることができる。
また、上述したように、第一の領域２ａ内において、その底部から表面に近づくに連れて、不純物濃度が低下していることが望ましく、その範囲は５×１０12 〜 ５×１０16 ／ｃｍ3程度とする。
次に、上記成長時間Ａ，Ｂの経過後（つまり、ドリフト層２形成後）、水素雰囲気中でドリフト層２が形成された半導体基板１の温度を下げる（炉中の温度を下げる）。
図５は、上記の方法によって形成されたドリフト層２における、不純物濃度と深さとの関係を示す図である。図５では、第一の領域２ａの不純物濃度は、１×１０14 〜１×１０16 ／ｃｍ3、厚さが０．５ μｍである。また、第二の領域２ｂの不純物濃度は、１×１０16 ／ｃｍ3である。
なお、第二の領域２ｂの厚さは、１２ μｍ程度であり、当該領域内の不純物濃度は、１×１０16 ／ｃｍ3でほぼ一定であるが、図５では、表面から１．５μｍ程度までのデータのみを示している。
図４では、１回のエピタキシャル成長（化学気相成長）で、不純物濃度分布に差をつけて、ドリフト層２を形成する場合について言及した。しかし、第二の領域２ｂの成長過程と第一の領域２ａの成長過程との間に、反応炉内の温度を昇降させても良く、あるいは反応炉を変更しても良い。つまり成長法を変更するなどして、２回以上のエピタキシャル成長を行って、ドリフト層２を形成しても良い。ただし、それぞれのエピタキシャル成長過程において、第一および第二の領域２ａ，２ｂの厚み、不純物濃度が上記と同じ値となるように、形成条件制御することが望ましい。
なお、エピタキシャル成長を２回に分けて実施することによって、第一の領域２ａの不純物濃度制御性が向上し、また、その濃度を５×１０12／ ｃｍ3まで下げることが容易となる。
また、ドリフト層２の成長法としては、化学気相成長法のほかに、分子線エピタキシー法、昇華再結晶法などを用いても良い。
さて、上記エピタキシャル結晶成長工程後、ドリフト層２に対して写真製版技術を実施する。これにより、ドリフト層２の上面の所定領域に、所定形状のマスクが形成される。ここで、マスクの材料として、レジスト、二酸化珪素、または窒化珪素などを採用することができる。
当該マスク形成後、ドリフト層２の上面に対して不純物イオン（ｐ型）を注入する。これにより、図６に示すように、ｐ型である一対のベース領域３を形成される。ここで、図６は、マスク除去後の素子断面を示す図である。また、図６に示されているように、ベース領域３は、ドリフト層２の表面内において、所定の間隔だけ離間した部位に形成される。
また、上記ベース領域３の作成のためのイオン注入処理において、上記のようにｐ型のベース領域３を作成する場合（換言すれば、ｎチャネルＭＯＳＦＥＴの場合）には、不純物イオンとして、たとえばボロン（Ｂ）あるいはアルミニウム（Ａｌ）等を採用することができる。
これに対して、本実施の形態とは異なるが、ｐ型のドリフト層２に対して、ｎ型のベース領域３を作成する場合（換言すれば、ｐチャネルＭＯＳＦＥＴの場合）には、不純物イオンとして、たとえばリン（Ｐ）や窒素（Ｎ）等を採用することができる。
また、当該イオン注入処理において、ベース領域３の深さが、ドリフト層２の厚さを超えないようにすべきである。たとえば、ベース領域３の厚さ（深さ）は、ドリフト層２の表面から、０．５〜３μｍ程度であれば良い。
また、ベース領域３中の第二の導電型（本実施の形態では、ｐ型）の不純物濃度は、ドリフト層２中の第一の導電型（本実施の形態では、ｎ型）の不純物濃度を超えるように、上記イオン注入処理を制御すべきである。
さらに、本実施の形態に係わるＭＯＳＦＥＴでは、ベース領域３は、図２で示したように、第三の領域３ａと第四の領域３ｂとを有している。したがって、上記イオン注入処理中に、不純物イオンの注入量を制御する（変化させる）必要がある。第三の領域３ａの不純物濃度が５×１０13〜１×１０17／ｃｍ3となるように、また、第四の領域３ｂの不純物濃度が１×１０17／ｃｍ3以上となるように、上記イオン注入処理において、不純物イオンの注入量を制御する必要がある。
なお、上述したように、第三の領域３ａの上面（ドリフト層２の表面と把握できる）からの深さ（厚さ）は、０．２μｍ以下（０．０１〜０．２μｍ程度がより望ましい）である。
また、完成品のＭＯＳＦＥＴのオフ動作時に、ベース領域３とドリフト層２のｐｎ接合から伸びる空乏層により、ベース領域３がパンチスルーを起こさないように、ベース領域３内の不純物濃度分布および深さは、設計する必要がある。
ここで、ベース領域３形成のためのイオン注入プロファイルの一例について言及する。図７は、当該イオン注入プロファイルの例を示す図である。図７のプロファイル例では、ｐ型イオン種としてアルミニウム（Ａｌ）イオンを採用した。
図７において、縦軸は、ｐ型不純物濃度（ｃｍ-3）である。横軸は、ドリフト層２の表面からの深さ（μｍ）である。
また、図７において、斜線領域（ベース領域３最表面（ドリフト層２の最表面とも把握できる）から０．２ μｍまでの深さと、５×１０13 〜１×１０17 ／ｃｍ3の濃度によって規定される領域）は、第三の領域３ａの望ましい、深さおよび不純物濃度の範囲である。
また、図７において、点線・実線は各々、ベース領域３内の不純物濃度の分布の例（３例）を示している。
点線のプロファイル例（２つのパターン）は、ベース領域３の底部付近を除いて、ベース領域３の深い部分から表面に近づくほど、低濃度となる分布である。また、実線のプロファイルは、不純物濃度が階段状となっている。
図７に示すプロファイルの例では、ベース領域３の深さは、１．０μｍ程度であり、不純物濃度の比較的低い第三の領域３ａと、不純物濃度が比較的高い第四の領域３ｂ（当該領域３ｂは、第三の領域３ａより深い領域内の所定の部分である）とが、描かれている。また、ベース領域３の底部付近では、深さが深くなるに連れて、急峻に不純物濃度は減少している。
図７のプロファイル例に示されているように、比較的不純物濃度の高い第四の領域３ｂの存在により、ベース領域３のパンチスルーが防止されている（高耐圧の実現）。また、比較的不純物濃度の低い第三の領域３ａの存在により、高チャネル移動度を得ることができる。
なお、本実施の形態に係わる第三の領域３ａの深さおよび不純物濃度は、図７の斜線領域内に分布していれば良い。つまり、第三の領域３ａは、当該斜線領域内に存すれば、どのような不純物濃度分布を取っていても良い。したがって、ベース領域３の最表面から０．２μｍまでの範囲において、不純物濃度が一定であっても良い（ただし、前述の通り、不純物濃度は、斜線領域内である必要がある）。
図８は、ｐ型のベース領域３の形成シミュレーション結果である。図８では、ｎ型のドリフト層２（特に、第二の領域２ｂ）の不純物濃度が１×１０16／ｃｍ3である場合において、完成品のＭＯＳＦＴが１．２ｋＶの耐圧を保持するための、ｐ型のベース領域３の不純物濃度プロファイルが示されている。
ここで、当該シミュレーションは、Ａｌの注入エネルギーが１０ｋｅＶ〜１ＭｅＶ、合計不純物注入密度が３．９×１０13／ｃｍ2の条件で行った。
より具体的には、当該シミュレーションにおいて複数回に渡るイオン注入は、（１０ｋｅＶ、８．０×１０9／ｃｍ2）、（２０ｋｅＶ、２．０×１０9／ｃｍ2）、（４０ｋｅＶ、１．３×１０10／ｃｍ2）、（７０ｋｅＶ、１．０×１０10／ｃｍ2）、（７００ｋｅＶ、１．０×１０13／ｃｍ2）、（８００ｋｅＶ、１．０×１０13／ｃｍ2）、（９００ｋｅＶ、９．０×１０12／ｃｍ2）、および（１ＭｅＶ、１．１×１０13／ｃｍ2）の、各条件で行った。
ベース領域３の形成に話を戻す。ベース領域３は、図８のように、複数回のイオン注入処理を実施することにより、形成しても良い。
たとえば、図９に示すように、５回に分けてＡｌイオン注入処理を施すことにより、第三および第四の領域３ａ，３ｂを有するベース領域３を形成しても良く、また、図１０に示すように、４回のＡｌイオン注入処理後にＢイオン注入処理を一回行い、その後熱処理を施すことにより、上記ベース領域３を形成しても良い。
なお、各イオン注入処理において、所望の深さに所望の不純物濃度が形成されるように、イオン注入量およびイオン注入エネルギーは制御（調整）されている。また、図９，１０において、各プロファイルの重ね合わせが、最終的なベース領域３の不純物濃度分布となる。
ここで、ベース領域３の形成に際して、イオン種としてアルミニウム（Ａｌ）を採用した場合には、当該注入後の活性化熱処理でアルミニウム（Ａｌ）は、炭化珪素中をほとんど拡散しない。したがって、たとえ当該熱処理を施したとしても、図９のプロファイルは、ほとんど変化しない。
これに対して、イオン種としてボロン（Ｂ）を採用した場合には、当該注入後の活性化熱処理時にボロン（Ｂ）は、熱処理前に存する領域から内外に拡散する。したがって、イオン注入直後が図１１に示すプロファイルであったとしても、当該熱処理により、図１０に示したプロファイルへと変化する。
以上の考察より、以下の結果を導くことができる。つまり、最後の（ベース領域３の表面付近に対する）イオン注入処理をＡｌイオンで行った場合、第三の領域３ａの不純物濃度を低く設定することは困難である。一方、最後のイオン注入処理をＢイオンで行った場合、第三の領域３ａの不純物濃度を比較的低く設定することが容易となる。
当該事項は、図９，１０に示した、ベース領域３の表面付近のプロファイルからも理解できる。また、ＡｌやＢ以外のイオン種を採用した場合においても、そのイオン種が熱処理により拡散し易いか否かが判断されれば、上記事項は容易に適用できる。
なお、ベース領域３の形成の際に注入されるイオン種およびその回数は、上記に限る趣旨では無く、任意にて選択できる。
以上までの工程により、表面が低濃度化した（つまり、第一の領域２ａを有する）ｎ型ドリフト層２内に、表面を低濃度化した（つまり、第三の領域３ａを有する）ｐ型ベース領域３を形成することができる。
なお、本実施の形態に係わるｎ型ドリフト層２の不純物濃度分布およびｐ型ベース領域３の不純物濃度分布は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）や、荷電粒子放射化分析法（ＣＰＡＡ：Ｃｈａｒｇｅｄ−Ｐａｒｔｉｃｌｅ Ａｃｔｉｖａｔｉｏｎ Ａｎａｌｙｓｉｓ）により測定することができる。
さて、ベース領域３の形成後、次に、ベース領域３が形成されているドリフト層２に対して、写真製版技術を施す。これにより、当該ドリフト層２の所定の上面に、所定パターンのマスクが形成される。
当該マスク形成後、上記各ベース領域３の所定の上面に対して不純物イオン（ｎ型）を注入する。これにより、図１２に示すように、ｎ型である一対のソース領域４を形成される。ここで、図１２は、マスク除去後の素子断面を示す図である。
また、上記ソース領域４の作成のためのイオン注入処理において、上記のようにｎ型のソース領域４を作成する場合（換言すれば、ｎチャネルＭＯＳＦＥＴの場合）には、不純物イオンとして、たとえばリン（Ｐ）や窒素（Ｎ）等を採用することができる。
これに対して、本実施の形態とは異なるが、ｎ型のベース領域３に対して、ｐ型のソース領域４を作成する場合（換言すれば、ｐチャネルＭＯＳＦＥＴの場合）には、不純物イオンとして、たとえばボロン（Ｂ）あるいはアルミニウム（Ａｌ）等を採用することができる。
なお、ソース領域４の深さはベース領域３の深さを超えないようにする、イオン注入処理を制御する必要がある。また、ソース領域４中の不純物濃度は、たとえば１×１０18〜１×１０21／ｃｍ3あれば良い。
次に、上記までの各イオン注入処理後、製造途中の半導体素子（炭化珪素基板）を熱処理装置に導入する。そして、当該炭化珪素基板に対して、熱処理を施す。当該熱処理の温度は、たとえば１３００〜１９００℃であり、時間は、たとえば３０秒〜１時間程度である。当該熱処理により、注入されたイオンを電気的に活性化されることができる。
次に、熱処理装置から当該炭化珪素基板を取り出し、ドリフト層２表面にゲート絶縁膜５を成膜する（図１３）。
ゲート絶縁膜５としては、二酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などを採用することができる。ゲート絶縁膜５は、熱酸化法によって形成しても良いし、化学的気相法、あるいは物理的堆積法によって形成しても良い。また、ゲート絶縁膜５形成後に、たとえばアルゴン、窒素、一酸化窒素、二窒化酸素、またはこれら混合ガスなどのガス雰囲気中で熱処理を施しても良い。
次に、ゲート絶縁膜５上にゲート電極６を成膜する。その後、一連の写真製版技術を用いて、当該ゲート電極６を所定の形状にパターニングする（図１４）。
平面視において、ゲート電極６は、一対のベース領域３およびソース領域４の両端部（ゲート電極６は、各ソース領域４の端部において、たとえば１０ｎｍ〜５μｍの範囲でオーバーラップしていることが望ましい）に位置している。また、ベース領域３間に存するドリフト層２の中心位置が、ゲート電極６の中央位置と一致するように、当該ゲート電極６はパターニングされることが望ましい。
また、ゲート電極６の素材としては、ｎ型もしくはｐ型の多結晶珪素でも良く、またｎ型もしくはｐ型の多結晶炭化珪素でも良い。さらには、ゲート電極６の素材としては、アルミニウムやチタン、モリブデン、タンタル、ニオブ、タングステンなどの金属でも良く、これらの窒化物などであっても良い。
次に、写真製版技術を用いたパターニング、さらにはウェットまたはドライエッチングによって、各ソース領域４上のゲート絶縁膜５の残余な部分を除去する（図１５）。
次に、ソース領域４が露出した部位に、ソース電極７を成膜し、その後それをパターニングする（図１）。次に、半導体基板１の第二の主面上に、ドレイン電極８を形成する（図１）。
なお、ソース電極７とドレイン電極８の素材としては、アルミニウムやニッケル、チタン、金など、または、それらの複合物などでも良い。また、ソース領域４と半導体基板１との接触抵抗を下げるために、ソース電極７およびドレイン電極８を形成した後に、半導体素子に対して１０００℃程度の熱処理を施しても良い。
以上までの工程により、図１で示した、炭化珪素から成る縦型ＭＯＳＦＥＴの主要部が完成する。
次に、本実施の形態に係わる縦型ＭＯＳＦＥＴの効果について説明する。なお、前段階として、以下の事項に触れておく。
縦型ＭＯＳＦＥＴにおけるソース・ドレイン間の耐圧は、ベース領域３とドリフト層２のｐｎ接合におけるアバランシェ条件で決定される。したがって、当該ｐｎ接合面からベース領域３内に伸びる空乏層のパンチスルーによる素子破壊を防止するため、ベース領域３の不純物濃度をドリフト層２の不純物濃度に比べて十分高く（少なくとも１桁以上、なお２桁以上高いことが望ましい）する必要がある。
ところで、もし、ベース領域３の不純物濃度が高いなら、ゲート電極６の閾値電圧が高くなってしまう。さらに、ベース領域３の不純物濃度が高いなら、不純物散乱によりチャネル伝導度（チャネル移動度）が低下し、チャネル部の抵抗が増加する。したがって、ベース領域３の不純物濃度を高くした場合には、ＭＯＳＦＥＴのオン動作時の損失が大きくなってしまう。
また、ドリフト層２の不純物濃度を下げることは、直接オン抵抗の増加につながる。
まとめると、ベース領域３の不純物濃度を下げると、ＭＯＳＦＥＴのオン動作時の損失（たとえば、高チャネル移動度）が達成される。しかし同時に、ドリフト層２の不純物濃度も下げないと、高耐圧を確保することができない。ところが、ドリフト層２の不純物濃度を下げることは、直接オン抵抗の増加につながる。
従来技術に係わるＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオン動作時の損失（たとえば、高チャネル移動度、高閾値電圧）抑制、および高耐圧化の確保を両立することができなかった。
そこで、本実施の形態の発明をみると、ドリフト層２は、比較的不純物濃度の高い第二の領域２ｂを有している。したがって、オン抵抗の低減を図ることができる。また、ドリフト層２は、表面付近に比較的不純物濃度低い第一の領域２ａを有している。したがって、当該第一の領域２ａに形成されるベース領域３の不純物濃度を下げたとしても、ドリフト層２（具体的には、第一の領域２ａ）の不純物濃度と、ベース領域３（本実施の形態では、第三の領域３ａと把握できる）の不純物濃度との差を、十分大きくすることができる。
つまり、上記不純物構成の第一の領域２ａと第二の領域２ｂとを備えるドリフト層２を形成することにより、オン抵抗の低減および素子の高耐圧化（たとえば、１０Ｖ〜３ｋＶまたは、それ以上の高耐圧）を図ることができる。
また、本実施の形態に係わるＭＯＳＦＥＴでは、ベース領域３は、表面付近に形成されている第三の領域３ａと、これより深い領域に形成されている第四の領域３ｂとを、備えている。そして、第三の領域３ａの不純物濃度は、第四の領域３ｂの不純物濃度よりも低い。
したがって、第三の領域３ａが形成される領域において、ドリフト層２（特に、第一の領域２ａ）の不純物濃度と、当該第三の領域３ａの不純物濃度との差を、より大きく設定することができる。よって、素子の高耐圧化が可能となる。
また、比較的濃度の低い第三の領域３ａの存在により、ＭＯＳＦＥＴのＯＮ動作時の損失を抑制、もしくは減少させることができる。
また、比較的不純物濃度の高い第四の領域３ｂの存在により、ベース領域３内に空乏層が広がることを抑制することができる。したがって、比較的高い電圧が素子に印加されたとしてもパンチスルーが生じることを抑制できる。つまり、素子の高耐圧化を実現することができる。
また、第一の領域２ａの不純物濃度は、５×１０12／ｃｍ3以上、５×１０16／ｃｍ3以下とする。また、第二の領域２ｂの不純物濃度は、１×１０15／ｃｍ3以上、１×１０17／ｃｍ3以下とする。また、第三の領域３ａの不純物濃度は、５×１０13／ｃｍ3以上、１×１０17／ｃｍ3以下とする。第四の領域３ｂの不純物濃度は、１×１０17／ｃｍ3以上とする。さらに、第一の領域２ａの厚さは、１μｍ以下（もちろん、ゼロは含まない）、第三の領域３ａの厚さは、０．２μｍ以下（もちろん、ゼロは含まない）である。
以上の構成のＭＯＳＦＥＴを形成することにより、実用面で、最も耐圧性に優れており、最もＯＮ時の動作損失の少ない、炭化珪素から成るＭＯＳＦＥＴを提供することができる。
図１６，１７は、本実施の形態に係わる炭化珪素から成る縦型ＭＯＳＦＥＴの性能を示す、一実験結果例である。実験対象となったＭＯＳＦＥＴは、より具体的には、第一の主面の面方位が（０００１）面である半導体基板１を備えている。さらに、当該半導体基板１上には、ｎチャネルが形成されている。
なお、ドリフト層２の厚さは、１２μｍであり、ドリフト層２の第二の領域２ｂの不純物濃度は、１×１０16 ／ｃｍ3である。また、第一の領域２ａの厚さおよび不純物濃度、第三の領域３ａの厚さ、第四の領域３ｂの各不純物濃度は、各々上記数値の範囲内である。
当該実験対象となったＭＯＳＦＥＴは、いずれも１．２ｋＶの耐圧を示すことを確認した。
ここで、図１６は、当該ＭＯＳＦＥＴが備えるｐ型の第三の領域３ａの不純物濃度ＮＡと（横軸）、当該ＭＯＳＦＥＴのチャネル移動度μｃｈと（縦軸）の関係を示す実験結果である。また、図１７は、当該第三の領域３ａの不純物濃度ＮＡと（横軸）、当該ＭＯＳＦＥＴの閾値電圧Ｖｔｈと（縦軸）の関係を示す実験結果である。
図１６により、第三の領域３ａの不純物濃度が低くなるほど、チャネル移動度μｃｈが高くなることが確認できた。また、図１７より、第三の領域３ａの不純物濃度が低くなるほど、閾値電圧Ｖｔｈが下がることが確認できた。当該実験結果は、上述の効果（ＭＯＳＦＥＴオン時の損失低減効果）と一致している。
本実施の形態に係わるＭＯＳＦＥＴでは、比較的不純物濃度の低い第一の領域２ａの存在により、たとえ第三の領域３ａの不純物濃度も低くしたとしても（たとえば、５×１０13 ／ｃｍ3まで低減可能）、高耐圧化が維持できる。したがって、高耐圧化を維持しながら、高チャネル移動度（たとえば、２０ｃｍ2／Ｖｓ程度）、低閾値電圧（たとえば、１０Ｖ程度）の、ＭＯＳＦＥＴを提供することができる。
さらに、本実施の形態に係わるＭＯＳＦＥＴでは、特許文献１に係わる技術のように、蓄積モード構造では無い。したがって、当該ＭＯＳＦＥＴのノーマリＯＦＦ化が容易に実現される。
図１８は、当該ＭＯＳＦＥＴが備えるｐ型の第三の領域３ａの不純物濃度ＮＡが２×１０17 ／ｃｍ3の場合の、ｐ型ベース層内のドナー濃度とアクセプタ濃度のプロファイルを示す図である。図１９は、当該ＭＯＳＦＥＴが備えるｐ型の第三の領域３ａの不純物濃度ＮＡが１×１０16 ／ｃｍ3で場合の、ｐ型ベース層内のドナー濃度とアクセプタ濃度のプロファイルを示す図である。
ＮＡが２×１０17 ／ｃｍ3の場合、ドリフト層の濃度１×１０16 ／ｃｍ3でより十分高いので本発明を用いる必要はない。しかし、図１６、図１７の結果から分かるようにチャネル移動度は低く、閾値電圧は高い。ＮＡが１×１０16 ／ｃｍ3の場合、本実施の形態１を採用して、ドナー濃度は表面領域で約２×１０14 ／ｃｍ3に低下させる。この場合、図１６、図１７の結果から分かるようにチャネル移動度は高く、閾値電圧は低い。
ＮＡが２×１０17 ／ｃｍ3の場合と１×１０16 ／ｃｍ3の場合の縦型ＭＯＳＦＥＴのオン特性では、本実施の形態を用いたＮＡが１×１０16 ／ｃｍ3で高電流が得られた。本実施の形態を用いていないＮＡが２×１０17 ／ｃｍ3の場合、オン抵抗は５３ｍΩｃｍ2であるが、本実施の形態を用いたＮＡが１×１０16 ／ｃｍ3の場合では２６ｍΩｃｍ2と低抵抗化が実現できた。
＜実施の形態２＞
実施の形態１では、第一の領域２ａ、第二の領域２ｂを有するドリフト層２の形成後に、第三の領域３ａ、第四の領域３ｂを有するベース領域３を形成する場合について言及した。しかし、図２０に示すような手順を採用しても良い。
つまり、はじめに、高不純物濃度（たとえば、１×１０16 ／ｃｍ3程度であり、ｎ型の不純物濃度である）で、当該高濃度の不純物濃度を略一定に保った状態で、ドリフト層２の一部である第二の領域２ｂを、半導体基板１上に成長させる（成長１回目、図２０の実線）。
次に、当該第二の領域２ｂに対してイオン注入処理を施す（注入１回目、図２０のより右側の一点斜線）。当該イオン注入は、たとえば、第二の領域２ｂの表面から０．５μｍ程度の深さに渡って行う。また、不純物イオンは、ｐ型であり、その濃度は、たとえば１×１０18 ／ｃｍ3程度で、略一定である。これにより、当該第二の領域２ｂの表面内に、ベース領域３の一部である第四の領域３ｂが形成される。
当該成長１回目および注入１回目の工程までにより、所望の耐圧を有する素子の構造が形成される。
次に、低不純物濃度（たとえば、２×１０14 ／ｃｍ3程度であり、ｎ型の不純物濃度である）で、ドリフト層２の一部である第一の領域２ａを、上記工程を経た第二の領域２ｂ上に成長させる（成長２回目、図２０の破線）。
その後、当該第一の領域２ａおよび第二の領域２ｂに対して、イオン注入処理を施す（注入２回目、図２０のより左側の一点斜線）。当該イオン注入は、たとえば、第一の領域２ａの表面から０．６μｍ程度の深さに渡って行う。また、不純物イオンは、ｐ型であり、その濃度は、たとえば２×１０15 ／ｃｍ3程度で、略一定である。これにより、当該第一の領域２ａの表面内に、ベース領域３の一部である第三の領域３ａが形成される。
当該成長２回目および注入２回目の工程までにより、低ＯＮ損失を有する素子の構造が形成される。
なお、図２０は一例であり、形成される各領域２ａ，２ｂ，３ａ，３ｂの不純物濃度および厚さ（深さ）は、実施の形態１の範囲と同様である。
また、第一の領域２ａの成長工程において、成長が進むに連れて、不純物濃度を低くすることもできる。つまり、第一の領域２ａが、その底部から表面に近づくに連れて不純物濃度が低くなる、濃度分布を有していても良い。こうすることによって、チャネルが形成される第二の領域２ａの最表面の不純物濃度をより少なくすることができる。
上記のように、本実施の形態に係わる製造方法では、成長工程・注入工程を一組として、当該一組の工程を２回に分けて実施することにより、別個の成長炉で、各一組の工程を実施することができる。
したがって、たとえば、１回目の成長工程を、Ｎ2ドーピング用の反応炉内で実施し、２回目の成長工程を、Ｎ2ドーピングをしない反応炉内で実施することができる。このような場合には、２回目の成長工程において、残存Ｎ2（１の反応炉内で２回の成長工程を実施した際に、２回目の成長の際に、反応炉内に残存するＮ2）の影響を受けることが無くなる。つまり、より精度良く第一の領域２ａを形成することができる。
また、本実施の形態に係わる製造方法では、図２０に示したように、ボックス・プロファイル分布の２回のイオン注入（つまり、各イオン注入工程において、イオン注入量が略一定であり、図２０に示すように、各イオン注入工程において、深さに対する不純物濃度がほぼ変化しないこと）により、第四の領域３ｂと第三の領域３ａとを有するベース領域３を形成している。
したがって、１回目のイオン注入処理では、パンチスルーを抑制することができる不純物濃度と深さ（厚さ）を有する第四の領域３ｂのプロファイル設計が容易となる。また、２回目のイオン注入処理では、素子のオン損失を低減することができる不純物濃度と深さ（厚さ）を有する第三の領域３ａのプロファイル設計が容易となる。
また、上記のように、成長工程と注入工程とを交互に実施することにより、イオン注入工程において、前回のイオン注入工程の影響を受けなくて済む。したがって、表面付近のイオン注入工程（ベース領域３の表面付近のイオン注入工程）においても、前回までのイオン注入工程の影響を受けないで済む。これにより、ベース領域３の表面付近における、第二の導電型の不純物濃度の低濃度化が可能となる（たとえば、５×１０13 ／ｃｍ3程度まで、不純物濃度を下げることができる）。
なお、ベース領域３を形成した後のＭＯＳＦＥＴ形成工程は、実施の形態１と同じ工程である。また、本実施の形態により作製されるＭＯＳＦＥＴの構造は図１，２に示される構造と同様である。
また、上記各実施の形態では、第一の導電型をｎ型とし、第二の導電型をｐ型として話を進めた。しかし、もちろん、第一の導電型をｐ型であって、第二の導電型がｎ型であったとしても、本発明に係わる半導体装置を適用することができる。なお、第一の導電型をｎ型とするとｎチャネルＭＯＳＦＥＴが実現され、第一導電型をｐ型とするとｐチャネルＭＯＳＦＥＴが実現される。
また、半導体基板１の第一の主面の面方位は、（０００１）面であっても、（０００−１）面であっても、（１１−２０）面であっても良い。なお、半導体基板１の面方位に従って、ドリフト層２は成長する。したがって、ドリフト層２の表面の面方位は、半導体基板１の第一の主面の面方位と同じとなる。
ここで、半導体基板１の第一の主面の面方位として、（０００−１）面や（１１−２０）面を用いた方が、（０００１）面を採用した場合よりも、チャネル移動度が大きくなる。
なお、第二の導電型を有するベース領域３間のドリフト層２の領域（当該領域は、第一の導電型を有するドリフト層２の表面付近に存する）において、当該領域の第一の導電型の不純物濃度が低いと、ＪＦＥＴ抵抗成分が増加することが知られている。したがって、たとえば、図６の構成完成後に、当該ベース領域３間の領域に対して、第一の導電型の不純物イオンの注入処理を実施する。当該イオン注入処理により、当該ベース領域３間の領域の第一の導電型の不純物濃度を制御することができ、ＪＦＥＴ抵抗の増大を抑制することができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (14)

  1. 基板（１）の主面上に形成されており、第一の導電型を有しており、炭化珪素から成るドリフト層（２）と、
    前記ドリフト層の表面内に形成されており、第二の導電型を有するベース領域（３）と、
    前記ベース領域の表面内に形成されており、第一の導電型を有するソース領域（４）とを、備えており、
    前記ドリフト層は、
    表面から第一の所定の深さまでの領域である第一の領域（２ａ）と、前記第一の所定の深さより深い領域に形成されている第二の領域（２ｂ）とを、備えており、
    前記第一の領域の不純物濃度は、前記第二の領域の不純物濃度よりも低い、
    ことを特徴とするＭＯＳＦＥＴ。
  2. 前記第一の領域の不純物濃度は、
    ５×１０12／ｃｍ3以上、５×１０16／ｃｍ3以下である、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  3. 前記第二の領域の不純物濃度は、
    １×１０15／ｃｍ3以上、１×１０17／ｃｍ3以下である、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  4. 前記第一の領域の厚さは、
    １μｍ以下である、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  5. 前記ベース領域は、
    表面から第二の所定の深さまでの領域である第三の領域（３ａ）と、前記第二の所定の深さより深い領域に形成されている第四の領域（３ｂ）とを、備えており、
    前記第三の領域の不純物濃度は、前記第四の領域の不純物濃度よりも低い、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  6. 前記ドリフト層の前記第一の領域の深さは、
    前記ベース領域の前記第三の領域の深さより深い、
    ことを特徴とする請求項５に記載のＭＯＳＦＥＴ。
  7. 前記第三の領域の不純物濃度は、
    ５×１０13／ｃｍ3以上、１×１０17／ｃｍ3以下である、
    ことを特徴とする請求項５に記載のＭＯＳＦＥＴ。
  8. 前記第四の領域の不純物濃度は、
    １×１０17／ｃｍ3以上である、
    ことを特徴とする請求項５に記載のＭＯＳＦＥＴ。
  9. 前記第三の領域の厚さは、
    ０．２μｍ以下である、
    ことを特徴とする請求項５に記載のＭＯＳＦＥＴ。
  10. 前記第三の領域の厚さは、
    前記ベース領域と前記ドリフト層とのｐｎ接合から伸びる空乏層により、前記ベース領域がパンチスルーを起こさない厚さである、
    ことを特徴とする請求項５に記載のＭＯＳＦＥＴ。
  11. 前記ドリフト層の表面の面方位は、
    （１１−２０）面である、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  12. 前記ドリフト層の表面の面方位は、
    面方位が（０００−１）面である、
    ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  13. （Ａ）半導体基板（１）上に、第一の導電型で、比較的不純物濃度の高いドリフト層（２ｂ）を成長させる工程と、
    （Ｂ）前記比較的不純物濃度の高いドリフト層に対して、第二の導電型である不純物イオンを、比較的高濃度で注入し、比較的不純物濃度の高いベース領域（３ｂ）を形成する工程と、
    （Ｃ）前記比較的不純物濃度の高いドリフト層上に、第一の導電型で、比較的不純物濃度の低いドリフト層（２ａ）を成長させる工程と、
    （Ｄ）前記比較的不純物濃度の低いドリフト層に対して、第二の導電型である不純物イオンを、比較的低濃度で注入し、比較的不純物濃度の低いベース領域（３ａ）を形成する工程とを、備えており、
    前記工程（Ａ）と前記工程（Ｃ）とは、別々の反応炉内で行われる、
    ことを特徴とするＭＯＳＦＥＴの製造方法。
  14. 前記工程（Ｂ）および前記工程（Ｄ）の、各当該工程中において、
    イオン注入量は、各々、略一定である、
    ことを特徴とする請求項１３に記載のＭＯＳＦＥＴの製造方法。
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