DE112006002876B4 - MOSFETs und Verfahren zum Herstellen eines MOSFETs - Google Patents

MOSFETs und Verfahren zum Herstellen eines MOSFETs Download PDF

Info

Publication number
DE112006002876B4
DE112006002876B4 DE112006002876.6T DE112006002876T DE112006002876B4 DE 112006002876 B4 DE112006002876 B4 DE 112006002876B4 DE 112006002876 T DE112006002876 T DE 112006002876T DE 112006002876 B4 DE112006002876 B4 DE 112006002876B4
Authority
DE
Germany
Prior art keywords
zone
drift layer
impurity concentration
base
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112006002876.6T
Other languages
English (en)
Other versions
DE112006002876T5 (de
Inventor
Keiko Fujihira
Naruhisa Miura
Kenichi Ohtsuka
Masayuki Imaizumi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112006002876T5 publication Critical patent/DE112006002876T5/de
Application granted granted Critical
Publication of DE112006002876B4 publication Critical patent/DE112006002876B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

MOSFET, welcher enthält:
eine Drift-Schicht (2), welche auf einer Hauptoberfläche von einem Substrat (1) ausgebildet ist, wobei die Drift-Schicht einen ersten Leitfähigkeitstyp hat und aus Siliziumcarbid erstellt ist;
eine Basis-Zone (3), welche in einer Oberfläche von der Drift-Schicht (2) ausgebildet ist, und einen zweiten Leitfähigkeitstyp hat; und
eine Source-Zone (4), welche in einer Oberfläche von der Basis-Zone (3) ausgebildet ist und den ersten Leitfähigkeitstyp hat;
wobei die Drift-Schicht (2) eine erste Zone (2a), welche sich von der Oberfläche bis zu einer ersten vorgegebenen Tiefe erstreckt, und eine zweite Zone (2b), welche in einer Zone ausgebildet ist, welche tiefer als die erste vorgegebene Tiefe ist, hat;
wobei die erste Zone (2a) eine Störstellenkonzentration hat, welche geringer als jene von der zweiten Zone ist,
wobei
die Basis-Zone (3) eine dritte Zone (3a), welche sich von der Oberfläche bis zu einer zweiten vorgegebenen Tiefe erstreckt, und eine unter der dritten Zone (3a) befindliche vierte Zone (3b), welche in einer Zone ausgebildet ist, welche tiefer als die zweite vorgegebene Tiefe ist, hat, und
die dritte Zone (3a) eine Störstellenkonzentration hat, welche geringer als jene von der vierten Zone ist, wobei ein Gate-Isolationsfilm (5) unmittelbar auf der Basis-Zone (3) ausgebildet ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf MOSFETs und Verfahren zum Herstellen von MOSFETs, und insbesondere auf einen MOSFET, welcher eine Drift-Schicht hat, welche aus Siliziumcarbid gemacht ist, und ein Verfahren zum Herstellen des MOSFETs.
  • Stand der Technik
  • Vertikal-MOSFETs mit hoher Durchschlagspannung, geringem Verlust und einer Umschaltung bei hoher Geschwindigkeit, welche aus Siliziumcarbid gemacht sind, sind unlängst entwickelt. Bei solchen Vertikal-MOSFETs ist es notwendig, die Störstellenkonzentration von der Drift-Schicht und die Störstellenkonzentration von den Basis-Zonen zu bestimmen (zu steuern), indem die Durchschlagspannung und die EIN-Zustand-Widerstandswerte (Kanalmobilität) der Vertikal-MOSFETs in Betracht gezogen werden.
  • Beispielsweise ermöglicht die Siliziumcarbid-Halbleitervorrichtung, welche im Patendokument 1 beschrieben ist, eine hohe Durchschlagspannung und einen geringen EIN-Zustand-Verlust (hohe Kanalmobilität (geringer EIN-Zustand-Widerstand) und geringe Schwellwertspannung). Die Technik aus dem Patentdokument 1 stellt eine Siliziumcarbid-Drift-Schicht eines ersten Leitfähigkeitstyps und Basis-Zonen eines zweiten Leitfähigkeitstyps, welche in der Oberfläche von der Drift-Schicht ausgebildet sind, bereit. Ebenfalls wird eine Störstelle des ersten Leitfähigkeitstyps in einem Abschnitt eingeführt, welcher als ein Kanal in den Basis-Zonen dient. Dieser Aufbau wird im Allgemeinen ein Akkumulations-Modus genannt.

    Patentdokument 1: Japanische Patent-Offenlegungsschrift JP 2003-309262 A .
  • Weiterhin wird auf die DE 198 09 554 A1 und JP 2000-82 812 A verwiesen. Diese Druckschriften zeigen jeweils einen MOSFET, bei dem eine Basis-Zone zwei Abschnitte aufweist. Ein tieferer Abschnitt der Basis-Zone weist eine höhere Dotierungskonzentration auf als ein höherer Abschnitt der Basiszone. US 4 684 413 A beschreibt einen COMFET mit einem Drain-Bereich, der einen Abschnitt mit hoher Leitfähigkeit und einen Abschnitt mit geringer Leitfähigkeit aufweist.
  • Beschreibung der Erfindung
  • [Probleme, welche durch die Erfindung zu lösen sind]
  • Durch den in Patentdokument 1 offenbarten Aufbau, welcher vom Akkumulations-Modus ist, ist es schwierig, ein normales AUS zu erzielen (das heißt, dass ein Strom im Kanal fließt, wenn keine Spannung an die Gate-Elektrode angelegt ist).
  • Demgemäß ist es eine Aufgabe von der vorliegenden Erfindung, einen MOSFET usw. bereitzustellen, welcher eine hohe Durchschlagspannung und eine hohe Kanalmobilität bietet, und welcher ein normales AUS einfach erzielen kann.
  • [Mittel zum Lösen der Probleme]
  • Um die obige Aufgabe zu lösen, enthält ein MOSFET die Merkmale gemäß Anspruch 1. Ebenfalls enthält ein MOSFET-Herstellungsverfahren die Schritte gemäß Anspruch 12.
  • [Wirkungen der Erfindung]
  • Gemäß der Erfindung ist es möglich, einen MOSFET bereitzustellen, welcher eine hohe Durchschlagspannung und einen geringen EIN-Zustand-Verlust (hohe Kanalmobilität und geringe Gate-Schwellwertspannung) hat. Der MOSFET hat keinen sogenannten Akkumulations-Modus. Es ist daher möglich, ein normales AUS einfach zu realisieren.
  • Gemäß dem erfindungsgemäßen Verfahren ist es möglich, den MOSFET von Anspruch 1, welcher einen gewünschten Durchschlagspannungs-Wert, eine gewünschte hohe Kanalmobilität und eine gewünschte geringe Gate-Schwellwertspannung hat, auf eine akkuratere Art und Weise bereitzustellen.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile von der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung und der begleitenden Zeichnungen deutlicher.
  • Kurze Beschreibung der Zeichnungen
  • [1] ist eine Schnittansicht, welche den Aufbau von einem Vertikal-MOSFET gemäß einer ersten bevorzugten Ausführungsform darstellt.
  • [2] ist eine vergrößerte Schnittansicht, welche den Aufbau um die Kanalschicht von dem Vertikal-MOSFET von der ersten bevorzugten Ausführungsform zeigt.
  • [3] ist ein Schnitt-Prozessschaubild, welches ein Verfahren zum Herstellen des Vertikal-MOSFETs von der ersten bevorzugten Ausführungsform darstellt.
  • [4] ist ein Schaubild, welches ein Verfahren zum Ausbilden von einer Drift-Schicht darstellt.
  • [5] ist ein Schaubild, welches die Beziehung zwischen einer Störstellenkonzentration und einer Tiefe von der Drift-Schicht darstellt.
  • [6] ist ein Schnitt-Prozessschaubild, welches das Vertikal-MOSFET-Herstellungsverfahren von der ersten bevorzugten Ausführungsform darstellt.
  • [7] ist ein Schaubild, welches ein Verfahren zum Ausbilden von Basis-Zonen darstellt.
  • [8] ist ein Schaubild, welches die Simulationsergebnisse von der Ausbildung von den Basis-Zonen zeigt.
  • [9] ist ein Schaubild, welches einen mehrschrittigen Ionen-Implantierungsprozess für die Ausbildung von den Basis-Zonen darstellt.
  • [10] ist ein Schaubild, welches einen mehrschrittigen Ionen-Implantierungsprozess für die Ausbildung von den Basis-Zonen darstellt.
  • [11] ist ein Schaubild, welches einen mehrschrittigen Ionen-Implantierungsprozess für die Ausbildung von den Basis-Zonen darstellt.
  • [12] ist ein Schnitt-Prozessschaubild, welches das Vertikal-MOSFET-Herstellungsverfahren von der ersten bevorzugten Ausführungsform darstellt.
  • [13] ist ein Schnitt-Prozessschaubild, welches das Vertikal-MOSFET-Herstellungsverfahren von der ersten bevorzugten Ausführungsform darstellt.
  • [14] ist ein Schnitt-Prozessschaubild, welches das Vertikal-MOSFET-Herstellungsverfahren von der ersten bevorzugten Ausführungsform darstellt.
  • [15] ist ein Schnitt-Prozessschaubild, welches das Vertikal-MOSFET-Herstellungsverfahren von der ersten bevorzugten Ausführungsform darstellt.
  • [16] ist ein Schaubild, welches die Ergebnisse eines Experiments über die Beziehung zwischen der Kanalschicht-Störstellenkonzentration und Kanalmobilität zeigt.
  • [17] ist ein Schaubild, welches die Ergebnisse eines Experiments über die Beziehung zwischen der Kanalschicht-Störstellenkonzentration und Kanalmobilität zeigt.
  • [18] ist ein Schaubild, welches die Ergebnisse eines Experiments über die Störstellenkonzentration von der Kanalschicht zeigt.
  • [19] ist ein Schaubild, welches die Ergebnisse eines Experiments über die Störstellenkonzentration von der Kanalschicht zeigt.
  • [20] ist ein Schaubild, welches ein Herstellungsverfahren gemäß einer zweiten bevorzugten Ausführungsform darstellt.
  • Bester Modus zur Durchführung der Erfindung
  • Die vorliegende Erfindung wird nun speziell unter Bezugnahme auf die Schaubilder beschrieben, welche die bevorzugten Ausführungsformen darstellen.
  • <Erste bevorzugte Ausführungsform>
  • 1 ist eine Schnittansicht, welche den Aufbau von einem Vertikal-MOSFET, welcher aus Siliziumcarbid erstellt ist, gemäß dieser bevorzugten Ausführungsform darstellt.
  • Eine Drift-Schicht 2 ist auf einer ersten Hauptoberfläche von einem Halbleitersubstrat 1 ausgebildet.
  • Das Halbleitersubstrat 1 hat einen ersten Leitfähigkeitstyp (welcher bei dieser bevorzugten Ausführungsform ein n-Typ ist). Das Halbleitersubstrat 1 ist aus Siliziumcarbid erstellt. Die Oberflächenrichtung von der ersten Hauptoberfläche von dem Halbleitersubstrat 1 kann (0001), (000-1) oder (11–20) sein. Solche Ebenen können einen Off-Winkel haben. Der Polytyp des Halbleitersubstrats 1 kann 4H, 6H oder 3C sein.
  • Die Drift-Schicht 2 hat ebenfalls den ersten Leitfähigkeitstyp und ist aus Siliziumcarbid erstellt. Wie später beschrieben wird, wächst die Drift-Schicht 2 auf der ersten Hauptoberfläche von dem Halbleitersubstrat 1. Demgemäß ist die Oberflächenrichtung von der Drift-Schicht 2 gleich der Oberflächenrichtung von der ersten Hauptoberfläche von dem Halbleitersubstrat 1. Genauer gesagt, wenn die erste Hauptoberfläche von dem Halbleitersubstrat 1 eine (0001)-Oberflächenrichtung hat, hat die Oberfläche von der Drift-Schicht 2, welche darauf wächst, eine (0001)-Oberflächenrichtung. Wenn die erste Hauptoberfläche von dem Halbleitersubstrat 1 eine (000-1)-Oberflächenrichtung hat, hat die Oberfläche von der Drift-Schicht 2, welche darauf wächst, eine (000-1)-Oberflächenrichtung. Wenn die erste Hauptoberfläche von dem Halbleitersubstrat 1 eine (11-20)-Oberflächenrichtung hat, hat die Oberfläche von der Drift-Schicht 2, welche darauf wächst, eine (11-20)-Oberflächenrichtung.
  • Es werden Basis-Zonen 3 in der Oberfläche von der Drift-Schicht 2 ausgebildet. Die Basis-Zonen 3 haben einen zweiten Leitfähigkeitstyp (welcher bei dieser bevorzugten Ausführungsform ein p-Typ ist). In der Schnittansicht von 1 sind die Basis-Zonen 3 an zwei Positionen ausgebildet, welche voneinander getrennt sind.
  • Es werden Source-Zonen 4 jeweils in den Oberflächen von den Basis-Zonen 3 ausgebildet. Die Source-Zonen 4 haben den ersten Leitfähigkeitstyp.
  • Somit, wie in der Schnittansicht von 1 gezeigt, ist der Aufbau in der Nähe von der Oberfläche von der Drift-Schicht 2 aus einer Source-Zone 4, Basis-Zone 3, Drift-Schicht 2, Basis-Zone 3 und Source-Zone 4 ausgebildet, welche in horizontaler Richtung angeordnet sind (in der lateralen Richtung in 1).
  • Wie ebenfalls in 1 gezeigt, sind Source-Elektroden 7 jeweils auf den Source-Zonen 4 ausgebildet. Im Querschnitt ist ein Gate-Isolierfilm 5 zwischen den Source-Elektroden 7 ausgebildet.
  • Der Gate-Isolierfilm 5 ist auf der Drift-Schicht 2 ausgebildet, und der Gate-Isolierfilm 5 ist genauer gesagt, im Querschnitt, über der Kante von einer Source-Zone 4, einer Basis-Zone 3, der Drift-Schicht 2, einer Basis-Zone 3 und der Kante von einer Source-Zone 4 ausgebildet.
  • Eine Gate-Elektrode 6 ist auf dem Gate-Isolierfilm 5 ausgebildet. Eine Drain-Elektrode 8 ist auf einer zweiten Hauptoberfläche von dem Halbleitersubstrat 1 ausgebildet.
  • 2 ist eine vergrößerte Schnittansicht, welche die Nähe von der Oberfläche von der Drift-Schicht 2 auf eine vergrößerte Art und Weise zeigt.
  • Wie in 2 gezeigt, hat die Drift-Schicht 2 eine erste Zone 2a und eine zweite Zone 2b. Die erste Zone 2a erstreckt sich von der Oberfläche von der Drift-Schicht 2 bis auf eine erste vorgegebene Tiefe. Die zweite Zone 2b ist in einer Zone ausgebildet, welche tiefer als die erste vorgegebene Tiefe ist. Bei dieser bevorzugten Ausführungsform beträgt die Dicke von der ersten Zone 2a (das heißt die erste vorgegebene Tiefe) gleich 1 μm oder weniger.
  • Die Störstellenkonzentration von der ersten Zone 2a ist geringer als die Störstellenkonzentration von der zweiten Zone 2b. Die Störstellenkonzentration von der ersten Zone 2a ist nicht geringer als 5 × 1012/cm3 und nicht höher als 5 × 1016/cm3. Die Störstellenkonzentration von der zweiten Zone 2b ist nicht geringer als 1 × 1015/cm3 und nicht höher als 1 × 1017/cm3. Es ist wünschenswert, dass die Störstellenkonzentration in der ersten Zone 2a vom Bodenbereich zur Oberfläche abnimmt.
  • Wie ebenfalls in 2 gezeigt, hat die Basis-Zone 3 eine dritte Zone 3a und eine vierte Zone 3b. Die dritte Zone 3a erstreckt sich von der Oberfläche von der Basis-Zone 3 bis hin zu einer zweiten vorgegebenen Tiefe. Die vierte Zone 3b ist in eine Zone ausgebildet, welche tiefer als die zweite vorgegebene Tiefe ist.
  • Bei dieser bevorzugten Ausführungsform beträgt die Dicke von der dritten Zone 3e (das heißt die zweite vorgegebene Tiefe) gleich 0,2 μm oder weniger. Die Störstellenkonzentration von der dritten Zone 3a beträgt nicht weniger als 5 × 1013/cm3 und nicht mehr als 1 × 1017/cm3. Die Störstellenkonzentration von der vierten Zone 3b beträgt nicht weniger als 1 × 1017/cm3.
  • Als Nächstes wird ein Verfahren zum Herstellen des Vertikal-Siliziumcarbid-MOSFETs von dieser bevorzugten Ausführungsform unter Bezugnahme auf die Schnitt-Prozessschaubilder beschrieben.
  • Zunächst wird das Halbleitersubstrat 1, welches aus Siliziumcarbid erstellt ist, vorbereitet. Bei der Beschreibung wird hier angenommen, dass der Leitfähigkeitstyp von dem Halbleitersubstrat 1 ein n-Typ ist.
  • Als Nächstes wird ein Epitaxie-Kristallwachstum-Prozess auf das Halbleitersubstrat 1 angewendet. Somit, wie in 3 gezeigt, wird die Drift-Schicht 2 auf dem Halbleitersubstrat 1 ausgebildet.
  • Eine Bedingung für das Epitaxie-Wachstum wird während der Ausbildung von der Drift-Schicht 2 variiert. Genauer gesagt wird die Dotierungskonzentration während des Epitaxie-Wachstumsprozesses gesteuert (variiert). Es ist somit möglich, die Drift-Schicht 2 auszubilden, welche die erste Zone 2a und die zweite Zone 2b hat, wie in 2 gezeigt.
  • Der Herstellungsprozess wird auf eine solche Art und Weise durchgeführt, dass die Drift-Schicht 2 aus Siliziumcarbid und aus einem n-Typ erstellt wird. Das Epitaxie-Wachstum wird auf eine solche Art und Weise gesteuert, dass die Dicke von der Drift-Schicht 2 beispielsweise im Bereich von 5 bis 50 μm ist.
  • Die Dotierungskonzentration wird während des Epitaxie-Wachstumsprozesses auf eine solche Art und Weise gesteuert, dass die Dicke von der ersten Zone 2a gleich 1 μm oder kleiner ist, dass die Störstellenkonzentration von der ersten Zone 2a gleich 5 × 1012 bis 5 × 1016/cm3 ist, und dass die Störstellenkonzentration von der zweiten Zone 2b gleich 1 × 1015 bis 1 × 1017/cm3 ist.
  • Ein Verfahren zum Ausbilden der n-Typ-Drift-Schicht 2 durch Anwenden eines chemischen Aufdampfprozesses wird im Speziellen beschrieben. 4 ist ein Schaubild, welches ein Beispiel des Prozesses zur Ausbildung der Drift-Schicht 2 durch das oben beschriebene Epitaxie-Kristallwachstum-Verfahren zeigt.
  • In 4 zeigt die vertikale Achse die Temperatur an, und zeigt die horizontale Achse die Zeit an. Der chemische Aufdampfprozess verwendet Silan und Propan als Materialgas, um die Siliziumcarbid-Drift-Schicht 2 vom n-Typ auszubilden. Der Prozess verwendet Wasserstoff als Trägergas und Stickstoff als n-Typ Dotiergas.
  • Die Verarbeitungsschritte werden nun unter Bezugnahme auf 4 beschrieben.
  • Zunächst wird das Halbleitersubstrat 1 in eine Reaktorkammer eingeführt. Als Nächstes wird das Halbleitersubstrat 1 in der Reaktorkammer unter einer Atmosphäre von Wasserstoff in seiner Temperatur erhöht. Dann, wenn die Temperatur ungefähr eine chemische Aufdampf-Starttemperatur (Wachstumstemperatur) erreicht, werden das Materialgas und Dotiergas darin eingeführt.
  • Die Flussrate des Dotiergases wird derart eingestellt, sodass die Störstellenkonzentration von der auszubildenden Drift-Schicht 2 (insbesondere die zweite Zone 2b) ungefähr 1 × 1015 bis 1 × 1017/cm3 beträgt. Nachdem die Wachstumstemperatur erreicht ist, wird die Temperatur derart gesteuert, um ungefähr konstant zu verbleiben. Die chemische Aufdampfzeit ist derart eingestellt, sodass die Drift-Schicht 2 eine Dicke von ungefähr 5 bis 50 μm hat.
  • Wie in 4 gezeigt, kann die chemische Aufdampfzeit ungefähr in eine Wachstumszeit A und eine Wachstumszeit B eingeteilt werden. Während der Wachstumszeit A werden das Dotiergas und Materialgas bei vorgegebenen Flussraten eingeführt, und wird die Temperatur in der Reaktorkammer bei der Wachstumstemperatur beibehalten. Andererseits wird während der Wachstumszeit B das Materialgas bei einer vorgegebenen Flussrate eingeführt (das heißt, dass die Einführung des Dotiergases beendet wird (im Falle von 4) oder dass die Menge vom eingeführten Dotiergas in einem zu 4 unterschiedlichen Beispiel verringert wird), und wird die Temperatur in der Reaktorkammer auf die Wachstumstemperatur beibehalten.
  • Aufgrund des Vorliegens von der zweiten Zone 2b von der Drift-Schicht 2, welche während der Wachstumszeit A ausgebildet ist, bietet der vervollständigte MOSFET eine Durchschlagspannung von mehreren 100 V bis 3 kV an.
  • Ebenfalls, nachdem die Wachstumszeit B verstrichen ist, wobei die Einführung des Dotiergases beendet wird, oder wobei die Flussrate (die Einführmenge) reduziert ist, ist die erste Zone 2a auf eine Dicke von ungefähr 0,1 bis 1 μm ausgebildet. Die Dicke (Tiefe) von der ersten Zone 2a und ihre Störstellenkonzentration werden durch Steuern der Wachstumszeit B und der Flussrate von dem Dotiergas eingestellt.
  • Bei diesem Prozess verbleibt das Dotiergas in der Reaktorkammer, sogar wenn die Einführung des Dotiergases beendet ist. Demgemäß kann die erste Zone 2a unter Verwendung des verbleibenden Dotiergases wachsen.
  • Wie zuvor erwähnt, ist es gewünscht, dass die Störstellenkonzentration in der ersten Zone 2a vom Bodenbereich zur Oberfläche abnimmt, und dass der Bereich davon von etwa 5 × 1012 bis 5 × 1016/cm3 ist.
  • Als Nächstes, nachdem die Wachstumszeiten A und B verstrichen sind (das heißt, nachdem die Drift-Schicht 2 ausgebildet wurde), wird die Temperatur des Halbleitersubstrats 1, welches die Drift-Schicht 2 hat, in einer Atmosphäre von Wasserstoff verringert (die Temperatur in der Kammer wird verringert).
  • 5 ist ein Schaubild, welches die Beziehung zwischen der Störstellenkonzentration und Dicke von der Drift-Schicht 2, welche durch das obige Verfahren ausgebildet ist, darstellt. In 5 ist die Störstellenkonzentration von der ersten Zone 2a im Bereich von 1 × 1014 bis 1 × 1016/cm3, und beträgt die Dicke gleich 0,5 μm. Die Störstellenkonzentration von der zweiten Zone 2b beträgt 1 × 1016/cm3.
  • Die Dicke von der zweiten Zone 2b beträgt ungefähr 12 μm und die Störstellenkonzentration ist in dieser Zone ungefähr konstant bei 1 × 1016/cm3, während 5 lediglich die Daten über die Zone von der Oberfläche bis zu einer Tiefe von ungefähr 1,5 μm zeigt.
  • 4 zeigt ein Beispiel, bei welchem die Drift-Schicht 2 mit einer variierten Störstellenkonzentrations-Verteilung durch einen Einzelschritt eines Epitaxie-Wachstums (chemisches Aufdampfen) ausgebildet ist. Jedoch kann die Temperatur in der Reaktorkammer erhöht/verringert werden oder kann die Reaktorkammer gewechselt werden, und zwar zwischen dem Wachstumsprozess von der zweiten Zone 2b und dem Wachstumsprozess von der ersten Zone 2a. Das heißt, dass die Drift-Schicht 2 durch zwei oder mehrere Schritte des Epitaxie-Wachstums ausgebildet werden kann, beispielsweise, indem das Wachstumsverfahren geändert wird. In einem solchen Fall ist es gewünscht, dass die Ausbildungsbedingungen bei den einzelnen Epitaxie-Wachstumsschritten derart gesteuert werden, dass die erste und zweite Zone 2a und 2b die oben erwähnten Werte der Dicke und Störstellenkonzentration haben.
  • Ein Durchführen des Epitaxie-Wachstums in zwei getrennten Schritten erhöht die Steuerbarkeit von der Störstellenkonzentration von der ersten Zone 2a und gestaltet es einfach, die Konzentration auf 5 × 1012/cm3 zu verringern.
  • Das Wachstum von der Drift-Schicht 2 kann durch ein Molekularstrahl-Epitaxie-Verfahren oder ein Sublimations- und Rekristallisations-Verfahren als auch durch ein chemisches Aufdampfen erzielt werden.
  • Nach dem Epitaxie-Kristallwachstum-Prozess wird ein Lithografie-Prozess auf die Drift-Schicht 2 angewendet. Es wird somit eine Maske von einer vorgegebenen Form in einem vorgegebenen Bereich auf der oberen Oberfläche von der Drift-Schicht 2 ausgebildet. Das Material von der Maske kann beispielsweise Fotolack, Siliziumdioxid oder Siliziumnitrid sein.
  • Nach der Maskenausbildung werden Störstellen-Ionen (p-Typ) in die obere Oberfläche von der Drift-Schicht 2 implantiert. Somit wird, wie in 6 gezeigt, ein Paar von Basis-Zonen 3 eines p-Typs ausgebildet. 6 ist ein Schaubild, welches einen Querschnitt von der Vorrichtung nach dem Entfernen von der Maske anzeigt. Wie in 6 gezeigt, werden die Basis-Zonen 3 in Positionen ausgebildet, welche in der Oberfläche von der Drift-Schicht 2 bei einem vorgegebenen Intervall beabstandet sind.
  • Wenn die Basis-Zonen 3 des p-Typs derart durch den zuvor erwähnten Ionen-Implantierungsprozess ausgebildet sind (mit anderen Worten, im Falle eines n-Kanal-MOSFETs), können die Störstellen-Ionen beispielsweise Bor (B) oder Aluminium (Al) sein.
  • Andererseits, wenn die n-Typ-Basis-Zonen 3 in einer p-Typ-Drift-Schicht 2 ausgebildet sind, und zwar ungleich jener von dieser bevorzugten Ausführungsform (mit anderen Worten, im Falle von einem p-Kanal-MOSFET), können die Störstellen-Ionen beispielsweise Phosphor (P) oder Stickstoff (N) sein.
  • Ebenfalls wird bei diesem Ionen-Implantierungsprozess die Tiefe von den Basis-Zonen 3 derart eingestellt, dass sie nicht die Tiefe von der Drift-Schicht 2 übersteigt. Beispielsweise kann die Dicke (Tiefe) von den Basis-Zonen 3 von der Oberfläche von der Drift-Schicht 2 ungefähr 0,5 bis 3 μm betragen.
  • Ebenfalls ist der Ionen-Implantierungsprozess auf eine solche Art und Weise zu steuern, sodass die Störstellenkonzentration von dem zweiten Leitfähigkeitstyp (p-Typ bei dieser bevorzugten Ausführungsform) in den Basis-Zonen 3 die Störstellenkonzentration von dem ersten Leitfähigkeitstyp (n-Typ bei dieser bevorzugten Ausführungsform) in der Drift-Schicht 2 übersteigt.
  • Wie in 2 gezeigt, haben die Basis-Zonen 3 von dem MOSFET von dieser bevorzugten Ausführungsform die dritte Zone 3a und die vierte Zone 3b. Es ist daher notwendig, die Menge von implantierten Störstellen-Ionen während des Ionen-Implantierungsprozesses zu steuern (zu variieren). Bei dem Ionen-Implantierungsprozess ist es notwendig, die Menge von implantierten Störstellen-Ionen auf eine solche Art und Weise zu steuern, dass die Störstellenkonzentration von der dritten Zone 3a gleich 5 × 1013 bis 1 × 1017/cm3 beträgt und die Störstellenkonzentration von der vierten Zone 3b gleich 1 × 1017/cm3 oder höher beträgt.
  • Wie zuvor erwähnt, hat die dritte Zone 3a eine Tiefe (Dicke) von 0,2 μm oder weniger (weiter bevorzugt ungefähr 0,01 bis 0,2 μm) von ihrer oberen Oberfläche (welche als die Oberfläche von der Drift-Schicht 2 betrachtet werden kann).
  • Es ist ebenfalls notwendig, die Störstellenkonzentrations-Verteilung und die Tiefe von den Basis-Zonen 3 auf eine solche Art und Weise zu entwerfen, dass die Basis-Zonen 3 keinen Durchgriff aufgrund von der Sperrschicht bewirken, welche sich von der pn-Verbindung zwischen den Basis-Zonen 3 und der Drift-Schicht 2 während des AUS-Betriebes des vollendeten MOSFETs erstreckt.
  • Es werden nun Beispiele des Ionen-Implantatprofils für die Ausbildung von den Basis-Zonen 3 beschrieben. 7 ist ein Schaubild, welches ein Beispiel von Ionen-Implantatprofilen zeigt. Die beispielhaften Profile von 7 adaptieren Aluminium(Al)-Ionen als Art des p-Typ-Ions.
  • In 7 zeigt die vertikale Achse die p-Typ-Störstellenkonzentration (cm–3) an. Die horizontale Achse zeigt die Tiefe (μm) von der Oberfläche von der Drift-Schicht 2 an.
  • Ein schraffierter Bereich zeigt in 7 ebenfalls den Bereich von gewünschten Tiefen und Störstellenkonzentrationen von der dritten Zone 3a an (eine Zone, welche durch eine Tiefe von 0,2 μm von der äußersten Oberfläche von den Basis-Zonen 3 (welche als die äußerste Oberfläche von der Drift-Schicht 2 betrachtet werden können und durch Konzentrationen von 5 × 1013 bis 1 × 1017/cm3 bestimmt sind).
  • Eine gestrichelte und durchgängige Linie zeigt in 7 ebenfalls Beispiele von einer Störstellenkonzentrations-Verteilung in den Basis-Zonen 3 an (drei Beispiele).
  • Die beispielhaften Profile, welche durch die gestrichelten Linien (zwei Muster) angezeigt sind, sind Verteilungen, bei welchen die Konzentration von einem tieferen Abschnitt zur Oberfläche von den Basis-Zonen 3 geringer wird, mit Ausnahme von in der Nähe von den Bodenbereichen von den Basis-Zonen 3. Das durch die durchgängige Linie angezeigte Profil zeigt eine Störstellenkonzentration an, welche schrittweise variiert.
  • Die beispielhaften Profile von 7 zeigen die Basis-Zonen 3 an, welche eine Tiefe von ungefähr 1,0 μm haben und die dritte Zone 3a mit einer relativ geringen Störstellenkonzentration und die vierte Zone 3b mit einer relativ hohen Störstellenkonzentration haben (die Zone 3b ist ein vorgegebener Abschnitt, welcher tiefer als die dritte Zone 3a ist). In der Nähe von den Bodenbereichen von den Basis-Zonen 3 nimmt die Störstellenkonzentration mit zunehmender Tiefe rasch ab.
  • Wie durch die beispielhaften Profile von 7 gezeigt, verhindert das Vorliegen von der vierten Zone 3b mit einer relativ hohen Störstellenkonzentration einen Durchgriff von den Basis-Zonen 3 (die Leistung von einer hohen Durchschlagspannung). Ebenfalls bietet das Vorliegen von der dritten Zone 3a mit einer relativ geringen Störstellenkonzentration eine hohe Kanal-Mobilität an.
  • Die Tiefe und Störstellenkonzentration von der dritten Zone 3a von dieser bevorzugten Ausführungsform sind zufrieden stellend, wenn sie innerhalb des schraffierten Bereiches von 7 sind. Das heißt, dass die dritte Zone 3a jegliche Störstellenkonzentrations-Verteilung haben kann, solange sie innerhalb des schraffierten Bereiches ist. Demgemäß kann die Störstellenkonzentration in der Zone bis zu 0,2 μm von der äußersten Oberfläche von den Basis-Zonen 3 konstant verbleiben (jedoch muss die Störstellenkonzentration innerhalb des schraffierten Bereiches sein, wie oben erwähnt).
  • 8 zeigt die Ergebnisse von einer Simulation der Ausbildung von p-Typ-Basis-Zonen 3. 8 zeigt ein Störstellenkonzentrations-Profil von p-Typ-Basis-Zonen 3, welches dem vervollständigten MOSFET erlaubt, eine Durchschlagspannung von 1,2 kV zu ertragen, wenn eine n-Typ-Drift-Schicht 2 (insbesondere die zweite Zone 2b) eine Störstellenkonzentration von 1 × 1016/cm3 hat.
  • Diese Simulation wurde mit Al-Implantatenergien von 10 keV bis 1 MeV und einer gesamten Störstellen-Implantatdichte von 3,9 × 1013/cm2 durchgeführt.
  • Genauer gesagt wurde die Ionen-Implantierung mehrfach während der Simulation unter den Bedingungen von (10 keV, 8,0 × 109/cm2), (20 keV, 2,0 × 109/cm2), (40 keV, 1,3 × 1010/cm2), (70 keV, 1,0 × 1010/cm2), (700 keV, 1,0 × 1013/cm2), (800 keV, 1,0 × 1013/cm2), (900 keV, 9,0 × 1012/cm2) und (1 MeV, 1,1 × 1013/cm2) durchgeführt.
  • Die Beschreibung kehrt nun zu der Ausbildung von den Basis-Zonen 3 zurück. Die Basis-Zonen 3 können ausgebildet werden, indem die Ionen-Implantierung mehrfach durchgeführt wird, wie in 8 gezeigt.
  • Beispielsweise können die Basis-Zonen 3, welche die dritte und vierte Zone 3a und 3b haben, wie in 9 gezeigt, ausgebildet werden, indem eine Al-Ionen-Implantierung fünf Mal durchgeführt wird, oder, wie in 10 gezeigt, indem die Al-Ionen-Implantierung vier Mal und die B-Ionen-Implantierung ein Mal durchgeführt werden, und dann eine Wärmebehandlung durchgeführt wird.
  • Bei diesen Ionen-Implantierungsschritten werden die Größe der Ionen-Implantierung und die Ionen-Implantierungsenergie derart gesteuert (eingestellt), sodass eine gewünschte Störstellenkonzentration bei einer gewünschten Tiefe ausgebildet wird. In 9 und 10 bildet die Überlappung der Profile die letztendliche Störstellenkonzentrations-Verteilung von den Basis-Zonen 3 aus.
  • Wenn Aluminium (Al) als die Ionen-Art für die Ausbildung von den Basis-Zonen 3 adaptiert wird, diffundiert das Aluminium (Al) schwerlich in das Siliziumcarbid bei der Aktivierung der Wärmebehandlung nach der Implantierung. Demgemäß verbleibt das Profil von 9 beinahe unverändert, und zwar sogar dann, wenn es der Wärmebehandlung unterlaufen wird.
  • Andererseits, wenn Bor (B) als die Ionen-Art adaptiert wird, bewirkt die Aktivierung der Wärmebehandlung nach der Implantierung, dass das Bor (B) nach innen und nach außen, wo es vor der Wärmebehandlung existierte, diffundiert. Demgemäß, sogar wenn das Profil wie in 11 gezeigt, und zwar unmittelbar nach der Ionen-Implantierung, wechselt es nach der Wärmebehandlung auf das wie in 10 gezeigte Profil.
  • Die obige Diskussion erzielt die folgende Folgerung. Das heißt, dass es schwierig ist, eine geringe Störstellenkonzentration in der dritten Zone 3a einzustellen, wenn der letzte Ionen-Implantierungsschritt (auf die Umgebungen von den Oberflächen von den Basis-Zonen 3) mit Al-Ionen durchgeführt wird. Andererseits, wenn der letzte Ionen-Implantierungsschritt mit B-Ionen durchgeführt wird, ist es einfach, eine relativ geringe Störstellenkonzentration in der dritten Zone 3a einzustellen.
  • Dies ist ebenfalls anhand der Profile in der Umgebung von den Oberflächen von den Basis-Zonen 3 zu verstehen, wie in 9 und 10 gezeigt. Dies kann ebenfalls einfach angewendet werden, wenn weitere Ionen-Arten als Al und B adaptiert werden, solange bekannt ist, ob die Ionen-Arten durch die Wärmebehandlung einfach diffundiert werden.
  • Die Ionen-Arten, welche für die Ausbildung von den Basis-Zonen 3 implantiert werden, und die Häufigkeit, bei welcher die Implantierung durchgeführt wird, sind nicht auf jene wie oben erwähnt beschränkt, sondern können beliebig ausgewählt werden.
  • Durch die oben beschriebenen Prozessschritte wurden die p-Typ-Basis-Zonen 3, welche eine reduzierte Konzentration in der Oberfläche haben (das heißt, welche die dritte Zone 3a haben) in der n-Typ-Drift-Schicht 2 ausgebildet, welche eine reduzierte Konzentration in der Oberfläche hat (das heißt, welche die erste Zone 2a hat).
  • Die Störstellenkonzentrations-Verteilung von der n-Typ-Drift-Schicht 2 und die Störstellenkonzentrations-Verteilung von den p-Typ-Basis-Zonen 3 von dieser bevorzugten Ausführungsform können durch eine Sekundär-Ionenmasse-Spektroskopie (SIMS) oder durch eine Ladepartikel-Aktivierungs-Analyse (CPAA) gemessen werden.
  • Danach wird nach der Ausbildung von den Basis-Zonen 3 ein Fotolithografie-Prozess auf die Drift-Schicht 2 angewendet, in welcher die Basis-Zonen 3 ausgebildet wurden. Somit wird ein vorgegebenes Maskenmuster in einem vorgegebenen Bereich von der oberen Oberfläche von der Drift-Schicht 2 ausgebildet.
  • Nach der Ausbildung von der Maske werden Störstellen-Ionen (n-Typ) in vorgegebenen Bereichen von der oberen Oberfläche von den Basis-Zonen 3 implantiert. Somit wird, wie in 12 gezeigt, ein Paar von Source-Zonen 4 vom n-Typ ausgebildet. 12 zeigt einen Querschnitt von der Vorrichtung nach der Entfernung von der Maske.
  • Bei der Ionen-Implantierung für die Ausbildung von den Source-Zonen 4 können zur Ausbildung von Source-Zonen 4 vom n-Typ, wie oben erwähnt (mit anderen Worten, im Falle von einem n-Kanal-MOSFET), die Störstellen-Ionen beispielsweise Phosphor (P) oder Stickstoff (N) sein.
  • Andererseits, wenn die p-Typ-Source-Zonen 4 in n-Typ-Basis-Zonen 3 ausgebildet werden, ungleich jenen von dieser bevorzugten Ausführungsform (mit anderen Worten, im Falle von einem p-Kanal-MOSFET), können die Störstellen-Ionen beispielsweise Bor (B) oder Aluminium (Al) sein.
  • Es ist notwendig, die Ionen-Implantierung auf eine solche Art und Weise zu steuern, dass die Tiefe von den Source-Zonen 4 nicht die Tiefe von den Basis-Zonen 3 übersteigt. Die Störstellenkonzentration kann in den Source-Zonen 4 beispielsweise 1 × 1018 bis 1 × 1021/cm3 betragen.
  • Als Nächstes wird nach den oben beschriebenen Ionen-Implantierung-Prozessschritten die hergestellte Halbleitervorrichtung (Siliziumcarbid-Substrat) in eine Wärmebehandlungs-Einrichtung eingeführt. Somit wird eine Wärmebehandlung auf das Siliziumcarbid-Substrat angewendet. Die Temperatur von der Wärmebehandlung ist beispielsweise im Bereich von 1.300 bis 1.900°C und die Zeit ist beispielsweise im Bereich von ungefähr 30 Sekunden bis eine Stunde. Diese Wärmebehandlung aktiviert die implantierten Ionen elektrisch.
  • Als Nächstes wird das Siliziumcarbid-Substrat aus der Wärmebehandlungs-Einrichtung entnommen, und wird der Gate-Isolierfilm 5 auf der Oberfläche von der Drift-Schicht 2 (13) ausgebildet.
  • Der Gate-Isolierfilm 5 kann beispielsweise aus Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid, Aluminiumnitrid, Hafniumoxid oder Zirkonoxid sein. Der Gate-Isolierfilm 5 kann durch Thermaloxidation oder durch chemisches Aufdampfen oder physikalisches Aufdampfen ausgebildet werden. Nach der Ausbildung des Gate-Isolierfilms 5 kann eine Wärmebehandlung in einer Gas-Atmosphäre aus Argon, Stickstoff, Stickoxid oder Sauerstoffdinitrid oder aus einem Mischgas daraus durchgeführt werden.
  • Als Nächstes wird die Gate-Elektrode 6 auf dem Gate-Isolierfilm 5 ausgebildet. Dann wird eine Folge von Fotolithografie-Schritten durchgeführt, um die Gate-Elektrode 6 in eine vorgegebene Form zu mustern (14).
  • In der Draufsicht befindet sich die Gate-Elektrode 6 über beiden Kanten von dem Paar von Basis-Zonen 3 und Source-Zonen 4 (es ist gewünscht, dass die Gate-Elektrode 6 die Kante von jeder Source-Zone 4 in einem Bereich von beispielsweise 10 nm bis 5 μm überlappt). Es ist gewünscht, dass die Gate-Elektrode 6 derart gemustert wird, sodass die Mittenposition von der Drift-Schicht 2 zwischen den Basis-Zonen 3 mit der Mittenposition von der Gate-Elektrode 6 übereinstimmt.
  • Das Material von der Gate-Elektrode 6 kann n-Typ oder p-Typ polykristallines Silizium oder n-Typ oder p-Typ polykristallines Siliziumcarbid sein. Das Material von der Gate-Elektrode 6 kann ein Metall, wie beispielsweise Aluminium, Titan, Molybdän, Tantal, Niob oder Wolfram oder ein Nitrid daraus sein.
  • Als Nächstes werden ein Musterprozess durch Fotolithografie und ein Nass- oder Trockenätz-Prozess durchgeführt, um ungewünschte Abschnitte des Gate-Isolierfilms 5 auf den Source-Zonen 4 zu entfernen (15).
  • Als Nächstes werden die Source-Elektroden 7 in den Bereichen ausgebildet, wo die Source-Zonen 4 freigelegt sind, und werden die Source-Elektroden 7 dann gemustert (1). Als Nächstes wird die Drain-Elektrode 8 auf der zweiten Hauptoberfläche von dem Halbleitersubstrat 1 ausgebildet (1).
  • Die Materialien von den Source-Elektroden 7 und der Drain-Elektrode 8 können Aluminium, Nickel, Titan oder Gold oder eine Zusammensetzung daraus sein. Eine Wärmebehandlung bei etwa 1.000°C kann auf die Halbleitervorrichtung nach der Ausbildung von den Source-Elektroden 7 und der Drain-Elektrode 8 angewendet werden, um den Kontaktwiderstand zwischen den Source-Zonen 4 und dem Halbleitersubstrat 1 zu verringern.
  • Durch die obigen Prozessschritte wurde der Hauptabschnitt des Vertikal-MOSFETs aus Siliziumcarbid wie in 1 gezeigt vervollständigt.
  • Als Nächstes werden die Wirkungen des Vertikal-MOSFETs von dieser bevorzugten Ausführungsform beschrieben. Die folgende Erwähnung wurde vor der Beschreibung gegeben.
  • Die Durchschlagspannung zwischen der Source und dem Drain von einem Vertikal-MOSFET wird durch Lawinenbedingungen an der pn-Verbindung zwischen den Basis-Zonen 3 und der Drift-Schicht 2 bestimmt. Demgemäß, um einen Vorrichtungsbruch aufgrund des Durchgriffes von der Sperrschicht zu verhindern, welche sich in den Basis-Zonen 3 von der pn-Verbindung erstreckt, ist es notwendig, die Störstellenkonzentration von den Basis-Zonen 3 ausreichend höher einzustellen als die Störstellenkonzentration von der Drift-Schicht 2 (um zumindest eine Zehnerpotenz oder vorzugsweise um zwei oder mehrere Zehnerpotenzen).
  • Andererseits, wenn die Störstellenkonzentration von den Basis-Zonen 3 hoch ist, ist die Schwellwertspannung von der Gate-Elektrode 6 hoch. Ferner, wenn die Störstellenkonzentration von den Basis-Zonen 3 hoch ist, wird die Kanal-Leitfähigkeit (Kanal-Mobilität) aufgrund von einer Störstellenstreuung verringert und wird der Kanalwiderstand erhöht. Somit erleidet der MOSFET während des EIN-Betriebes einen hohen Verlust, wenn die Störstellenkonzentration von den Basis-Zonen 3 hoch eingestellt ist.
  • Ebenfalls führt ein Verringern von der Störstellenkonzentration von der Drift-Schicht 2 direkt zu einer Zunahme des EIN-Zustand-Widerstandes.
  • Zusammengefasst erzielt ein Verringern der Störstellenkonzentration von den Basis-Zonen 3 die Unterdrückung eines Verlustes (beispielsweise eine hohe Kanal-Mobilität) während eines EIN-Betriebes des MOSFETs. Jedoch erfordert das Sicherstellen der hohen Durchschlagspannung gleichzeitig ein Verringern der Störstellenkonzentration von der Drift-Schicht 2. Jedoch führt ein Verringern der Störstellenkonzentration von der Drift-Schicht 2 direkt zu einem erhöhten EIN-Zustand-Widerstand.
  • Bei MOSFETs von herkömmlichen Techniken ist es nicht möglich, sowohl die Unterdrückung eines Verlustes (beispielsweise hohe Kanal-Mobilität, geringe Schwellwertspannung) im EIN-Betrieb von MOSFETs als auch die Sicherstellung von einer hohen Durchschlagspannung zu erzielen.
  • Nun hat die Drift-Schicht 2 gemäß der Erfindung von dieser bevorzugten Ausführungsform die zweite Zone 2b mit einer relativ hohen Störstellenkonzentration. Dies verringert den EIN-Zustand-Widerstand. Ebenfalls hat die Drift-Schicht 2 die erste Zone 2a mit einer relativ geringen Störstellenkonzentration, welche in der Nähe von der Oberfläche ausgebildet ist. Demgemäß, sogar wenn die Störstellenkonzentration von den Basis-Zonen 3, welche in der ersten Zone 2a ausgebildet sind, verringert ist, kann eine ausreichend hohe Differenz zwischen der Störstellenkonzentration von der Drift-Schicht 2 (speziell die erste Zone 2a) und der Störstellenkonzentration von den Basis-Zonen 3 (welche bei dieser bevorzugten Ausführungsform als die dritte Zone 3a betrachtet werden können) vorliegen.
  • Das heißt, dass es durch ein Ausbilden von der Drift-Schicht 2 mit der ersten Zone 2a und der zweiten Zone 2b, welche die oben beschriebenen Störstelleninhalte haben, möglich ist, einen reduzierten EIN-Zustand-Widerstand und eine erhöhte Vorrichtung-Durchschlagspannung (beispielsweise hohe Durchschlagspannungen von 10 V bis 3 kV oder höher) zu erzielen.
  • Bei dem MOSFET von dieser bevorzugten Ausführungsform haben die Basis-Zonen 3 ebenfalls die dritte Zone 3a, welche nahe der Oberfläche ausgebildet ist, und die vierte Zone 3b, welche in tieferen Abschnitten ausgebildet ist. Die Störstellenkonzentration von der dritten Zone 3a ist geringer als die Störstellenkonzentration von der vierten Zone 3b.
  • Somit ist es in der Zone, wo die dritte Zone 3a vorliegt, möglich, eine höhere Differenz zwischen der Störstellenkonzentration von der Drift-Schicht 2 (insbesondere die erste Zone 2a) und der Störstellenkonzentration von der dritten Zone 3a einzustellen. Dies ermöglicht eine höhere Durchschlagspannung von der Vorrichtung.
  • Ebenfalls unterdrückt oder reduziert das Vorliegen von der dritten Zone 3a mit einer relativ geringen Konzentration den Verlust im EIN-Betrieb von dem MOSFET.
  • Ferner unterdrückt das Vorliegen von der vierten Zone 3b mit einer relativ hohen Störstellenkonzentration die Ausdehnung von der Sperrschicht in den Basis-Zonen 3. Demgemäß wird das Auftreten des Durchgriffes sogar dann verhindert, wenn eine relativ hohe Spannung an die Vorrichtung angelegt wird. Das heißt, dass eine höhere Durchschlagspannung von der Vorrichtung erzielt wird.
  • Die Störstellenkonzentration von der ersten Zone 3a wird auf nicht weniger als 5 × 1012/cm3 und nicht höher als 5 × 1016/cm3 eingestellt. Die Störstellenkonzentration von der zweiten Zone 3b wird auf nicht weniger als 1 × 1015/cm3 und nicht höher als 1 × 1017/cm3 eingestellt. Die Störstellenkonzentration von der dritten Zone wird auf nicht weniger als 5 × 1013/cm3 und nicht höher als 1 × 1017/cm3 eingestellt. Die Störstellenkonzentration von der vierten Zone 3b wird auf nicht weniger als 1 × 1017/cm3 eingestellt. Die Dicke von der ersten Zone 3a beträgt nicht mehr als 1 μm (es braucht nicht erwähnt zu werden, dass Null nicht enthalten ist), und die Dicke von der dritten Zone 3a beträgt nicht mehr als 0,2 μm (es braucht nicht erwähnt zu werden, dass Null nicht enthalten ist).
  • Der somit aufgebaute MOSFET stellt einen Siliziumcarbid-MOSFET mit bester Durchschlagspannung in der Praxis und mit dem geringsten Betriebsverlust im EIN-Zustand bereit.
  • 16 und 17 zeigen die Experimentierergebnisse, welche die Leistung des Vertikal-Siliziumcarbid-MOSFETs von dieser bevorzugten Ausführungsform darstellen. Genauer gesagt hat die erste Hauptoberfläche von dem Halbleitersubstrat 1 der den Experimenten unterworfenen MOSFETs eine (0001)-Oberflächenrichtung. Es ist ein n-Kanal auf dem Halbleitersubstrat 1 ausgebildet.
  • Die Dicke von der Drift-Schicht 2 beträgt 12 μm und die Störstellenkonzentration von der zweiten Zone 2b von der Drift-Schicht 2 beträgt 1 × 1016/cm3. Die Dicke und die Störstellenkonzentration von der ersten Zone 2a, die Dicke von der dritten Zone 3a und die Störstellenkonzentration von der vierten Zone 3b sind innerhalb der oben erwähnten Werte.
  • Es wurde bestätigt, dass alle MOSFETs, welche den Experimenten unterworfen waren, eine Durchschlagspannung von 1,2 kV darlegen.
  • 16 zeigt Experimentierergebnisse an, welche die Beziehung zwischen der Störstellenkonzentration NA von der dritten Zone 3a des p-Typs der MOSFETs (horizontale Achse) und der Kanal-Mobilität μ c h von den MOSFETs (vertikale Achse) anzeigen. 17 zeigt Experimentierergebnisse an, welche die Beziehung zwischen der Störstellenkonzentration NA von der dritten Zone 3a (horizontale Achse) und der Schwellwertspannung Vth von den MOSFETs (vertikale Achse) anzeigen.
  • Anhand von 16 wurde bestätigt, dass die Kanal-Mobilität μ c h ansteigt, wenn die Störstellenkonzentration von der dritten Zone 3a abnimmt. Anhand von 17 wurde bestätigt, dass die Schwellwertspannung Vth abnimmt, wenn die Störstellenkonzentration von der dritten Zone 3a abnimmt. Die Experimentierergebnisse stimmen mit der oben beschriebenen Wirkung (die Wirkung von der Reduzierung des EIN-Zustand-Verlustes des MOSFETs) überein.
  • Gemäß dem MOSFET von dieser bevorzugten Ausführungsform ermöglicht das Vorliegen von der ersten Zone 3a mit einer relativ geringen Störstellenkonzentration eine Beibehaltung der hohen Durchschlagspannung, sogar dann, wenn die Störstellenkonzentration von der dritten Zone 3a ebenfalls gering eingestellt ist (beispielsweise kann sie auf 5 × 1013/cm3 verringert werden). Dies ermöglicht es, einen MOSFET bereitzustellen, welcher eine hohe Kanal-Mobilität (beispielsweise etwa 20 cm2/Vs) und eine geringe Schwellwertspannung (beispielsweise etwa 10 V) anbietet, während die hohe Durchschlagspannung beibehalten wird.
  • Ferner hat der MOSFET von dieser bevorzugten Ausführungsform, ungleich der Technik von Patentdokument 1, keinen Akkumulations-Modus-Aufbau. Demgemäß ist es einfach, Normal-AUS-MOSFETs bereitzustellen.
  • 18 ist ein Schaubild, welches Profile von der Donator-Konzentration und Akzeptor-Konzentration in einer p-Typ-Basis-Schicht anzeigt, wobei die dritte Zone 3a des p-Typs von dem MOSFET eine Störstellenkonzentration NA von 2 × 1017/cm3 hat. 19 ist ein Schaubild, welches Profile von der Donator-Konzentration und Akzeptor-Konzentration in einer p-Typ-Basis-Schicht anzeigt, wobei die dritte Zone 3a des p-Typs von dem MOSFET eine Störstellenkonzentration NA von 1 × 1016/cm3 hat.
  • Wenn die NA gleich 2 × 1017/cm3 beträgt, ist es notwendig, diese Erfindung zu verwenden, weil sie ausreichend höher als die Drift-Schicht-Konzentration von 1 × 1016/cm3 ist. Wie jedoch anhand der Ergebnisse von 16 und 17 zu erkennen, ist die Kanal-Mobilität gering und ist die Schwellwertspannung hoch. Wenn die NA gleich 1 × 1016/cm3 beträgt, wird die erste bevorzugte Ausführungsform adaptiert, und wird die Donator-Konzentration in dem Oberflächenbereich auf etwa 2 × 1014/cm3 verringert. In diesem Fall ist die Kanal-Mobilität, wie ebenfalls anhand der Ergebnisse von 16 und 17 zu erkennen, hoch, und ist die Schwellwertspannung gering.
  • Was die EIN-Zustand-Eigenschaften der Vertikal-MOSFETs betrifft, bei welchen die NA gleich 2 × 1017/cm3 und die NA gleich 1 × 1016/cm3 betragen, wurde ein hoher Strom erlangt, wenn diese bevorzugte Ausführungsform verwendet wurde und die NA gleich 1 × 1016/cm3 betrug. Der EIN-Zustand-Widerstand betrug 53 mΩcm2, wenn diese bevorzugte Ausführungsform nicht verwendet wurde und die NA gleich 2 × 1017/cm3 betrug, während der Widerstand auf 26 mΩcm2 reduziert wurde, wenn diese bevorzugte Ausführungsform verwendet wurde und die NA gleich 1 × 1016/cm3 betrug.
  • <Zweite bevorzugte Ausführungsform>
  • Bei der ersten bevorzugten Ausführungsform wurde ein Ablauf beschrieben, bei welchem die Ausbildung von der Drift-Schicht 2, welche die erste Zone 2a und die zweite Zone 2b hat, gefolgt wird durch die Ausbildung von den Basis-Zonen 3, welche die dritte Zone 3a und die vierte Zone 3b haben. Alternativ kann der in 20 gezeigte Ablauf adaptiert werden.
  • Das heißt, dass zunächst die zweite Zone 2b, ein Teil von der Drift-Schicht 2, mit einer hohen Störstellenkonzentration auf dem Halbleitersubstrat 1 gezüchtet wird (ein erstes Wachstum, welches durch die durchgängige Linie in 20 gezeigt ist), während die hohe Störstellenkonzentration ungefähr konstant beibehalten wird (welche ungefähr 1 × 1016/cm3 beträgt und eine n-Typ-Störstellenkonzentration ist).
  • Als Nächstes wird ein Ionen-Implantierungs-Prozess auf die zweite Zone 2b angewendet (eine erste Implantierung, welche durch die gestrichelte, einzelpunktierte Linie auf der rechten Seite in 20 angezeigt ist). Diese Ionen-Implantierung wird beispielsweise auf eine Tiefe von etwa 0,5 μm von der Oberfläche von der zweiten Zone 2b angewendet. Die Störstellen-Ionen sind vom p-Typ, und ihre Konzentration ist beispielsweise ungefähr konstant bei etwa 1 × 1018/cm3. Somit wird die vierte Zone 3b, ein Teil von den Basis-Zonen 3, in der Oberfläche von der zweiten Zone 2b ausgebildet.
  • Ein Vorrichtungsaufbau, welcher eine gewünschte Durchschlagspannung hat, wird durch das erste Wachstum und die erste Implantierung ausgebildet.
  • Als Nächstes wird die erste Zone 2a, ein Teil von der Drift-Schicht 2, auf der zweiten Zone 2b, welche wie oben gezeigt verarbeitet wurde, gezüchtet (ein zweites Wachstum, welches durch die gestrichelte Linie in 20 angezeigt ist), und zwar mit einer geringen Störstellenkonzentration (welche beispielsweise etwa 2 × 1014/cm3 beträgt und eine n-Typ-Störstellenkonzentration ist).
  • Als Nächstes wird ein Ionen-Implantierungs-Prozess auf die erste Zone 2a und die zweite Zone 2b angewendet (eine zweite Implantierung, welche durch die gestrichelte, doppelpunktierte Linie auf der linken Seite in 20 angezeigt ist). Die Ionen-Implantierung wird beispielsweise auf eine Tiefe von ungefähr 0,6 μm von der Oberfläche von der ersten Zone 2a angewendet. Die Störstellen-Ionen sind vom p-Typ, und ihre Konzentration ist ungefähr konstant bei beispielsweise etwa 2 × 1015/cm3. Somit wird die dritte Zone 3a, ein Teil von den Basis-Zonen 3, in der Oberfläche von der ersten Zone 2a ausgebildet.
  • Ein Vorrichtungsaufbau, welcher einen geringen EIN-Zustand-Verlust hat, wird durch das zweite Wachstum und die zweite Implantierung ausgebildet.
  • 20 dient dazu, um ein Beispiel anzuzeigen, wobei die Störstellenkonzentrationen und Dicken (Tiefen) von den Zonen 2a, 2b, 3a und 3b in den gleichen Bereichen eingestellt sind, wie in der ersten bevorzugten Ausführungsform beschrieben.
  • In dem Wachstumsprozess für die Ausbildung von der ersten Zone 2a kann die Störstellenkonzentration verringert werden, wenn das Wachstum fortschreitet. Das heißt, dass die erste Zone 2a eine Konzentrations-Verteilung haben kann, bei welcher die Störstellenkonzentration vom Bodenbereich zur Oberfläche geringer wird. Dies reduziert ferner die Störstellenkonzentration in der äußersten Oberfläche von der zweiten Zone 2a, wo ein Kanal ausgebildet wird.
  • Auf diese Art und Weise wird gemäß dem Herstellungsverfahren von dieser bevorzugten Ausführungsform ein Satz aus einem Wachstum und einer Implantierung doppelt durchgeführt, und können die Sätze der Prozesse in unterschiedlichen Wachstumsöfen durchgeführt werden.
  • Demgemäß ist es beispielsweise möglich, das erste Wachstum in einer Reaktorkammer zur N2-Dotierung und das zweite Wachstum in einer Reaktorkammer mit einer N2-Dotierung durchzuführen. In einem solchen Fall wird das zweite Wachstum durch ein Verbleiben des N2 (N2, welches beim zweiten Wachstum in der Reaktorkammer verbleiben würde, wenn die zwei Wachstumsprozesse in einer Reaktorkammer durchgeführt werden) nicht beeinflusst. Das heißt, dass es möglich ist, die erste Zone 2a genauer auszubilden.
  • Bei dem Herstellungsverfahren von dieser bevorzugten Ausführungsform, wie in 20 gezeigt, werden die Basis-Zonen 3, welche die vierte Zone 3b und die dritte Zone 3a haben, durch zwei Schritte von einer Ionen-Implantierung mit Kastenprofil-Verteilungen ausgebildet (das heißt, dass die Menge des Ionen-Implantats in jedem Ionen-Implantierungsschritt ungefähr konstant ist, und die Störstellenkonzentration mit Bezug auf die Tiefe bei jedem Ionen-Implantierungsschritt, wie in 20 gezeigt, beinahe unverändert verbleibt).
  • Demgemäß ist es bei dem ersten Ionen-Implantierungsschritt einfach, das Profil für die vierte Zone 3b derart zu entwerfen, dass sie eine derartige Störstellenkonzentration und Tiefe (Dicke) hat, um den Durchgriff zu unterdrücken. Es ist bei dem zweiten Ionen-Implantierungsschritt ebenfalls einfach, das Profil für die dritte Zone 3a derart zu entwerfen, dass sie eine Störstellenkonzentration und eine Tiefe (Dicke) hat, um den EIN-Zustand-Verlust von der Vorrichtung zu reduzieren.
  • Ebenfalls werden bei der Ionen-Implantierungsverarbeitung die Einflüsse von dem vorherigen Ionen-Implantierungsschritt vermieden, indem der Wachstums- und Implantierungsschritt abwechselnd durchgeführt werden, wie oben beschrieben. Demgemäß wird bei der Ionen-Implantierungsverarbeitung die Nähe von der Oberfläche (die Ionen-Implantierungsverarbeitung an den Umgebungen von den Oberflächen von den Basis-Zonen 3) durch die vorausgehenden Ionen-Implantierungsschritte nicht beeinflusst. Dies ermöglicht eine reduzierte Störstellenkonzentration des zweiten Leitfähigkeitstyps in den Umgebungen von den Oberflächen von den Basis-Zonen 3 (beispielsweise kann die Störstellenkonzentration auf etwa 5 × 1013/cm3 verringert werden).
  • Nach der Ausbildung von den Basis-Zonen 3 wird der MOSFET-Herstellungsprozess wie in der ersten bevorzugten Ausführungsform beschrieben durchgeführt. Der durch diese bevorzugte Ausführungsform hergestellte MOSFET hat einen wie in 1 und 2 gezeigten Aufbau.
  • Bei den bevorzugten Ausführungsformen wurde der erste Leitfähigkeitstyp als n-Typ und der zweite Leitfähigkeitstyp als p-Typ beschrieben. Es erübrigt sich jedoch zu erwähnen, dass die Halbleitervorrichtung von der vorliegenden Erfindung ebenfalls anwendbar ist, wenn der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist. Es wird ein n-Kanal-MOSFET realisiert, wenn der erste Leitfähigkeitstyp der n-Typ ist, und es wird ein p-Kanal-MOSFET realisiert, wenn der erste Leitfähigkeitstyp der p-Typ ist.
  • Was die Oberflächenrichtung von der ersten Hauptoberfläche von dem Halbleitersubstrat 1 betrifft, so kann sie eine (0001)-Ebene, eine (000-1)-Ebene oder eine (11-20)-Ebene sein. Die Drift-Schicht 2 wächst gemäß der Oberflächenrichtung von dem Halbleitersubstrat 1. Demgemäß ist die Oberflächenrichtung von der Drift-Schicht 2 gleich der Oberflächenrichtung von der ersten Hauptoberfläche von dem Halbleitersubstrat 1.
  • Was nun die Oberflächenrichtung von der ersten Hauptoberfläche von dem Halbleitersubstrat 1 betrifft, stellt die Verwendung von einer (000-1)-Ebene oder einer (11-20)-Ebene eine größere Kanal-Mobilität als die Adaptierung von einer (0001)-Ebene bereit.
  • Es ist ebenfalls bekannt, dass in dem Bereich von der Drift-Schicht 2 zwischen den Basis-Zonen 3 des zweiten Leitfähigkeitstyps (dieser Bereich liegt in der Nähe von der Oberfläche von der Drift-Schicht 2 des ersten Leitfähigkeitstyps vor), die JFET-Widerstandskomponente zunimmt, wenn die erste Leitfähigkeitstyp-Störstellenkonzentration in diesem Bereich gering ist. Demgemäß wird beispielsweise nach der Vollendung des Aufbaus von 6 ein Störstellen-Ion-Implantierungsprozess des ersten Leitfähigkeitstyps auf dem Bereich zwischen den Basis-Zonen 3 angewendet. Diese Ionen-Implantierung steuert die Störstellenkonzentration des ersten Leitfähigkeitstyps in dem Bereich zwischen den Basis-Zonen 3 und unterdrückt die Zunahme des JFET-Widerstandes.

Claims (13)

  1. MOSFET, welcher enthält: eine Drift-Schicht (2), welche auf einer Hauptoberfläche von einem Substrat (1) ausgebildet ist, wobei die Drift-Schicht einen ersten Leitfähigkeitstyp hat und aus Siliziumcarbid erstellt ist; eine Basis-Zone (3), welche in einer Oberfläche von der Drift-Schicht (2) ausgebildet ist, und einen zweiten Leitfähigkeitstyp hat; und eine Source-Zone (4), welche in einer Oberfläche von der Basis-Zone (3) ausgebildet ist und den ersten Leitfähigkeitstyp hat; wobei die Drift-Schicht (2) eine erste Zone (2a), welche sich von der Oberfläche bis zu einer ersten vorgegebenen Tiefe erstreckt, und eine zweite Zone (2b), welche in einer Zone ausgebildet ist, welche tiefer als die erste vorgegebene Tiefe ist, hat; wobei die erste Zone (2a) eine Störstellenkonzentration hat, welche geringer als jene von der zweiten Zone ist, wobei die Basis-Zone (3) eine dritte Zone (3a), welche sich von der Oberfläche bis zu einer zweiten vorgegebenen Tiefe erstreckt, und eine unter der dritten Zone (3a) befindliche vierte Zone (3b), welche in einer Zone ausgebildet ist, welche tiefer als die zweite vorgegebene Tiefe ist, hat, und die dritte Zone (3a) eine Störstellenkonzentration hat, welche geringer als jene von der vierten Zone ist, wobei ein Gate-Isolationsfilm (5) unmittelbar auf der Basis-Zone (3) ausgebildet ist.
  2. MOSFET nach Anspruch 1, bei welchem die Störstellenkonzentration von der ersten Zone nicht geringer als 5 × 1012/cm3 und nicht höher als 5 × 1016/cm3 ist.
  3. MOSFET nach Anspruch 1, bei welchem die Störstellenkonzentration von der zweiten Zone (2b) nicht geringer als 1 × 1015/cm3 und nicht höher als 1 × 1017/cm3 ist.
  4. MOSFET nach Anspruch 1, bei welchem die erste Zone (2a) eine Dicke von nicht mehr als 1 μm hat.
  5. MOSFET nach Anspruch 1, bei welchem die erste Zone (2a) der Drift-Schicht (2) sich von der Oberfläche tiefer als die dritte Zone (3a) der Basis-Zone in Richtung des Substrats (1) erstreckt.
  6. MOSFET nach Anspruch 1, bei welchem die Störstellenkonzentration von der dritten Zone (3a) nicht geringer als 5 × 1013/cm3 und nicht höher als 1 × 1017/cm3 ist.
  7. MOSFET nach Anspruch 1, bei welchem die Störstellenkonzentration von der vierten Zone (3b) nicht geringer als 1 × 1017/cm3 ist.
  8. MOSFET nach Anspruch 1, bei welchem die dritte Zone (3a) eine Dicke von nicht mehr als 0,2 μm hat.
  9. MOSFET nach Anspruch 1, bei welchem die dritte Zone (3a) eine derartige Tiefe hat, sodass die Basis-Zone keinen Durchgriff aufgrund von einer Sperrschicht, welche sich von einer pn-Verbindung zwischen der Basis-Zone (3) und der Drift-Schicht (2) erstreckt, bewirkt.
  10. MOSFET nach Anspruch 1, bei welchem die Oberfläche von der Drift-Schicht (2) eine (11-20)-Oberflächenrichtung hat.
  11. MOSFET nach Anspruch 1, bei welchem die Oberfläche von der Drift-Schicht (2) eine (000-1)-Oberflächenrichtung hat.
  12. MOSFET-Herstellungsverfahren zur Herstellung eines MOSFET nach Anspruch 1, wobei das Herstellungsverfahren die Schritte enthält: (A) Züchten der zweiten Zone (2b) der Drift-Schicht (2) auf einem Halbleitersubstrat (1); (B) Implantieren von Störstellen-Ionen eines zweiten Leitfähigkeitstyps mit einer relativ hohen Konzentration in die zweite Zone (2b) der Drift-Schicht, um die vierte Zone (3b) der Basis-Zone (3) auszubilden; (C) Züchten der ersten Zone (2a) der Drift-Schicht (2) auf der zweiten Zone (2b) der Drift-Schicht; und (D) Implantieren von Störstellen-Ionen des zweiten Leitfähigkeitstyps mit einer relativ geringen Konzentration in die erste Zone (2a) der Drift-Schicht, um die dritte Zone (3a) der Basis-Zone (3) auszubilden, so dass sich die vierte Zone (3b) unter der dritten Zone (3a) befindet; wobei das Verfahren derartig ausgestaltet ist, dass die erste Zone (2a) eine Störstellenkonzentration hat, welche geringer als jene von der zweiten Zone (2b) ist, und die dritte Zone (3a) eine Störstellenkonzentration hat, welche geringer als jene von der vierten Zone (3b) ist, und wobei der Schritt (A) und der Schritt (C) in unterschiedlichen Reaktorkammern durchgeführt werden, wobei ein Gate-Isolierfilm (5) auf der Oberfläche der Drift-Schicht (2) und unmittelbar auf der Basis-Zone (3) ausgebildet wird.
  13. MOSFET-Herstellungsverfahren nach Anspruch 12, bei welchem die Menge des Ionen-Implantats in jedem von dem Schritt (B) und dem Schritt (D) konstant beibehalten wird.
DE112006002876.6T 2005-10-19 2006-10-06 MOSFETs und Verfahren zum Herstellen eines MOSFETs Active DE112006002876B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005-303949 2005-10-19
JP2005303949 2005-10-19
PCT/JP2006/320069 WO2007046254A1 (ja) 2005-10-19 2006-10-06 Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法

Publications (2)

Publication Number Publication Date
DE112006002876T5 DE112006002876T5 (de) 2008-10-02
DE112006002876B4 true DE112006002876B4 (de) 2014-07-24

Family

ID=37962350

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006002876.6T Active DE112006002876B4 (de) 2005-10-19 2006-10-06 MOSFETs und Verfahren zum Herstellen eines MOSFETs

Country Status (6)

Country Link
US (1) US7928469B2 (de)
JP (1) JP5082853B2 (de)
KR (1) KR100965968B1 (de)
CN (1) CN100593243C (de)
DE (1) DE112006002876B4 (de)
WO (1) WO2007046254A1 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8222649B2 (en) * 2006-02-07 2012-07-17 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US8536582B2 (en) * 2008-12-01 2013-09-17 Cree, Inc. Stable power devices on low-angle off-cut silicon carbide crystals
JPWO2010110246A1 (ja) 2009-03-25 2012-09-27 ローム株式会社 半導体装置
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5736683B2 (ja) * 2010-07-30 2015-06-17 三菱電機株式会社 電力用半導体素子
JP5569376B2 (ja) * 2010-12-07 2014-08-13 住友電気工業株式会社 半導体装置の製造方法
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
CN103426924A (zh) * 2012-05-14 2013-12-04 无锡华润上华半导体有限公司 沟槽型功率mosfet及其制备方法
WO2015015672A1 (ja) * 2013-07-31 2015-02-05 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
DE112018001768T5 (de) * 2017-03-28 2019-12-19 Mitsubishi Electric Corporation Siliciumcarbid-substrat, verfahren zum herstellen eines siliciumcarbid-substrats und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684413A (en) * 1985-10-07 1987-08-04 Rca Corporation Method for increasing the switching speed of a semiconductor device by neutron irradiation
DE19809554A1 (de) * 1997-03-05 1998-09-10 Denso Corp Siliziumkarbidhalbleitervorrichtung
JP2000082812A (ja) * 1998-06-22 2000-03-21 Denso Corp 炭化珪素半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349266A (ja) * 1989-07-18 1991-03-04 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JPH04256368A (ja) * 1991-02-08 1992-09-11 Nec Yamagata Ltd 半導体装置
JP3471823B2 (ja) * 1992-01-16 2003-12-02 富士電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3460585B2 (ja) * 1998-07-07 2003-10-27 富士電機株式会社 炭化けい素ｍｏｓ半導体素子の製造方法
JP4595139B2 (ja) * 1998-10-29 2010-12-08 株式会社デンソー 炭化珪素半導体装置の製造方法
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
EP1684359A3 (de) 2000-05-31 2006-10-25 Matsushita Electrical Industrial Co., Ltd Misfet
JP4797280B2 (ja) * 2001-05-29 2011-10-19 パナソニック電工株式会社 半導体装置
US6620697B1 (en) 2001-09-24 2003-09-16 Koninklijke Philips Electronics N.V. Silicon carbide lateral metal-oxide semiconductor field-effect transistor having a self-aligned drift region and method for forming the same
JP2003309262A (ja) 2002-04-17 2003-10-31 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4188637B2 (ja) * 2002-08-05 2008-11-26 独立行政法人産業技術総合研究所 半導体装置
CN1532943B (zh) 2003-03-18 2011-11-23 松下电器产业株式会社 碳化硅半导体器件及其制造方法
JP4304332B2 (ja) 2003-10-03 2009-07-29 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置
JP4620368B2 (ja) * 2004-03-08 2011-01-26 三菱電機株式会社 半導体装置の製造方法
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684413A (en) * 1985-10-07 1987-08-04 Rca Corporation Method for increasing the switching speed of a semiconductor device by neutron irradiation
DE19809554A1 (de) * 1997-03-05 1998-09-10 Denso Corp Siliziumkarbidhalbleitervorrichtung
JP2000082812A (ja) * 1998-06-22 2000-03-21 Denso Corp 炭化珪素半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN100593243C (zh) 2010-03-03
US20090173997A1 (en) 2009-07-09
CN101310388A (zh) 2008-11-19
DE112006002876T5 (de) 2008-10-02
KR100965968B1 (ko) 2010-06-24
JP5082853B2 (ja) 2012-11-28
US7928469B2 (en) 2011-04-19
WO2007046254A1 (ja) 2007-04-26
KR20080047477A (ko) 2008-05-28
JPWO2007046254A1 (ja) 2009-04-23

Similar Documents

Publication Publication Date Title
DE112006002876B4 (de) MOSFETs und Verfahren zum Herstellen eines MOSFETs
DE60031173T2 (de) Misfet
DE102009014583B4 (de) Siliziumcarbid-MOS-Halbleitervorrichtung
DE19900169B4 (de) Verfahren zur Herstellung eines vertikalen Siliciumcarbid-Feldeffekttransistors
DE19931324B4 (de) Siliciumcarbid-MOS-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102011088867B4 (de) Siliziumkarbidhalbleitervorrichtung und herstellungsverfahren hierfür
DE19843959B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE10334819B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE102005009000B4 (de) Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
DE4219319A1 (de) Mos-fet und herstellungsverfahren dafuer
DE19702110A1 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19832329A1 (de) Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
DE102005035029A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE112016005210T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE69434268T2 (de) Intergrierte Struktur einer Hochgeschwindigkeits-MOS-Technologe-Leistungsvorrichtung und zugehöriges Herstellungsverfahren
DE10361256B4 (de) Siliciumcarbidhalbleiteranordnung mit erhöhter Trägerbeweglichkeit
DE112005001587T9 (de) Verbessertes Verfahren für Resurf-Diffusion für Hochspannungs-Mosfet
DE102019108062A1 (de) Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
DE102008035537B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Bildung
DE69433738T2 (de) Halbleiterelement und Verfahren zur Herstellung desselben
DE112014003518T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE2226537A1 (de) Sperrschicht Feldeffekt Transistor und Verfahren zu seiner Herstellung
DE112004000495B4 (de) Verfahren zur Herstellung eines Leistungsbauteils als Superjunction-Bauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029120000

Ipc: H01L0029060000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029120000

Ipc: H01L0029060000

Effective date: 20140326

R020 Patent grant now final
R084 Declaration of willingness to licence