JP6481511B2 - 炭化珪素半導体装置 - Google Patents

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Description

本開示は、炭化珪素半導体装置に関する。
炭化珪素を用いた半導体装置の例としては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＭＯＳＦＥＴは、ゲート電圧の閾値を境としてチャネル領域における反転層の形成の有無を制御し、ソース電極およびドレイン電極間における電流を制御する半導体装置である。このＭＯＳＦＥＴでは、チャネル領域に反転層が形成されたオン状態において、ソース電極から炭化珪素層内に注入された電子が、当該炭化珪素層内のソース領域、ボディ領域（チャネル領域）およびドリフト領域を順に通過し、その後ドレイン電極に至る。
たとえば非特許文献１には、炭化珪素を用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）において、ｎ型のソース領域およびｐ型のコンタクト領域のそれぞれに対して同時接触する電極を形成する技術が開示されている。この技術では、ｎ型のソース領域に比べてｐ型のコンタクト領域に対する接触抵抗が高くなるが、それぞれの領域に対して電極をオーミック接触させることができる。また非特許文献２には、ｎ型領域およびｐ型領域のそれぞれに対するチタンアルミシリコン電極の接触抵抗について開示されている。
松波弘之、大谷 昇、木本 恒暢、中村 孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月、ｐ．３０４−３０５ Ｈｉｄｅｔｏ Ｔａｍａｓｏ，Ｓｈｕｎｓｕｋｅ Ｙａｍａｄａ， Ｈｉｒｏｙｕｋｉ Ｋｉｔａｂａｙａｓｈｉ ａｎｄ Ｔａｋｕ Ｈｏｒｉｉ、 「Ｔｉ／Ａｌ／Ｓｉ Ｏｈｍｉｃ Ｃｏｎｔａｃｔｓ ｆｏｒ Ｂｏｔｈ ｎ−Ｔｙｐｅ ａｎｄ ｐ−Ｔｙｐｅ ４Ｈ−ＳｉＣ」、 Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、 Ｓｗｉｔｚｅｒｌａｎｄ、 Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ Ｉｎｃ．、 ２０１４年２月、 Ｖｏｌｓ．７７８−７８０， ｐｐ．６６９−６７２
本開示の目的は、スイッチング特性が向上した炭化珪素半導体装置を提供することである。
本開示に係る炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極と、電極層とを備えている。炭化珪素層は、主面を含んでいる。また炭化珪素層は、第１不純物領域と、第２不純物領域と、第３不純物領域とを含んでいる。第１不純物領域は、第１導電型を有している。第２不純物領域は、第１不純物領域と接触し、第１導電型と異なる第２導電型を有している。第３不純物領域は、第２不純物領域と接触するとともに主面の一部を構成し、主面の平面視において第２不純物領域内に形成され、第２導電型を有している。ゲート絶縁膜は、第２不純物領域上に形成されている。ゲート電極は、ゲート絶縁膜上に形成されている。電極層は、主面において第３不純物領域に接触している。第３不純物領域に対する電極層の接触抵抗は、１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下となるように構成されている。また主面の平面視において、第３不純物領域の面積は第２不純物領域の面積の１０％以上である。
本開示によれば、スイッチング特性が向上した炭化珪素半導体装置を提供することができる。
実施形態１に係る炭化珪素半導体装置の構造を示す概略断面図である。 実施形態１に係る炭化珪素半導体装置の構造を示す概略平面図である。 実施形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１０）および（Ｓ２０）を説明するための概略図である。 実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ３０）および（Ｓ４０）を説明するための概略図である。 実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ５０）を説明するための概略図である。 実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ６０）および（Ｓ７０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の構造を示す概略断面図である。 実施形態２に係る炭化珪素半導体装置の構造を示す概略平面図である。 実施形態２に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１００）〜（Ｓ１２０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１２０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１３０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１３０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１３０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１４０）を説明するための概略図である。 実施形態２に係る炭化珪素半導体装置の製造方法における工程（Ｓ１５０）〜（Ｓ１７０）を説明するための概略図である。 オン抵抗と、ソース電極とソース領域との接触幅、との関係を示すグラフである。 ＳｉＣ−ＭＯＳＦＥＴのＩ−Ｖ特性を説明するためのグラフである。 ＳｉＣ−ＭＯＳＦＥＴのＩ−Ｖ特性を示すグラフである。 ボディ領域の面積に対するコンタクト領域の面積の比とターンオン時間との関係を示すグラフである。 炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図２３の線ＸＸＩＶ−ＸＸＩＶに沿う（１１−２０）面の結晶構造を示す図である。 図２２の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図２２の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフである。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフである。 図２２の変形例を示す図である。 スイッチング評価回路を示す図である。
[実施形態の説明]
ＳｉＣ−ＭＯＦＥＴにおいては、ソース電極がコンタクト領域（ボディ領域よりも不純物濃度が高い領域）を介してボディ領域と電気的に接続されている。そして、ソース電極およびゲート電極間に所定のゲート電圧が印加されることで、ボディ領域のチャネル領域における反転層の形成の有無が制御される。
従来のＳｉＣ−ＭＯＳＦＥＴにおいては、コンタクト領域に対するソース電極の接触抵抗を十分に低減することが困難であり、その結果スイッチング特性が低下するという問題があった。具体的には、上記接触抵抗が高いことに起因してソース電極およびゲート電極間に印加されるゲート電圧が低下し、これによりオン状態とオフ状態とのスイッチングが遅くなるという問題があった。
（１）本開示に係る炭化珪素半導体装置（ＭＯＳＦＥＴ１，２）は、炭化珪素層１０と、ゲート絶縁膜１５と、ゲート電極２７と、電極層（ソース電極１６）とを備えている。炭化珪素層１０は、主面１０ａを含んでいる。また炭化珪素層１０は、第１不純物領域（ドリフト領域１２）と、第２不純物領域（ボディ領域１３）と、第３不純物領域（コンタクト領域１８）とを含んでいる。ドリフト領域１２は、第１導電型（ｎ型）を有している。ボディ領域１３は、ドリフト領域１２と接触し、ｎ型と異なる第２導電型（ｐ型）を有している。コンタクト領域１８は、ボディ領域１３と接触するとともに主面１０ａの一部を構成し、主面１０ａの平面視においてボディ領域１３内に形成され、ｐ型を有している。ゲート絶縁膜１５は、ボディ領域１３上に形成されている。ゲート電極２７は、ゲート絶縁膜１５上に形成されている。ソース電極１６は、主面１０ａにおいてコンタクト領域１８に接触している。コンタクト領域１８に対するソース電極１６の接触抵抗は、１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下となるように構成されている。主面１０ａの平面視において、コンタクト領域１８の面積はボディ領域１３の面積の１０％以上である。
発明者は、ＳｉＣ−ＭＯＳＦＥＴのスイッチング特性を向上させるための方策について、鋭意検討を行った。その結果、コンタクト領域１８に対するソース電極１６の接触抵抗が高い（１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下）場合でも、コンタクト領域１８の面積を広くしてソース電極１６との接触面積を大きくすることにより、スイッチング特性を改善することが可能であるという知見を得た。より具体的には、コンタクト領域１８の面積をボディ領域１３の面積の１０％以上に規定することにより、ソース電極１６とコンタクト領域１８との接触部でのトータルとしての電気抵抗が低減され、その結果スイッチング特性が顕著に向上することを見出した。
上記のように、ＭＯＳＦＥＴ１，２では、コンタクト領域１８の面積がボディ領域１３の面積の１０％以上に規定されている。そのため、コンタクト領域１８に対するソース電極１６の接触抵抗が高い（１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下）場合でも、ソース電極１６とコンタクト領域１８との接触部でのトータルとしての電気抵抗を低減することができる。その結果、ソース電極１６およびゲート電極２７間に印加されるゲート電圧の低下が抑制され、デバイスのスイッチング特性を向上させることができる。なお、ボディ領域１３およびコンタクト領域１８の面積とは、炭化珪素層１０の主面１０ａの平面視において、ボディ領域１３およびコンタクト領域１８のそれぞれの外周形状を成す形状の面積を意味する。
（２）上記ＭＯＳＦＥＴ１，２において好ましくは、炭化珪素層１０は、ｎ型を有する第４不純物領域（ソース領域１４）をさらに含んでいる。ソース領域１４は、主面１０ａの平面視においてボディ領域１３内に形成されるとともにコンタクト領域１８を取り囲み、かつ主面１０ａの一部を構成している。ソース電極１６は、主面１０ａにおいてコンタクト領域１８およびソース領域１４のそれぞれに接触している。
このように、本開示に係る炭化珪素半導体装置では、ソース電極１６がソース領域１４およびコンタクト領域１８に同時接触した構造を採用することができる。その結果、炭化珪素半導体装置の製造プロセスをより簡易化することができる。
（３）上記ＭＯＳＦＥＴ１，２において好ましくは、炭化珪素層１０の厚み方向およびボディ領域１３でのキャリアの移動方向に沿った断面において、ソース領域１４とソース電極１６との接触幅をｎ（μｍ）とし、オン状態における上記ＭＯＳＦＥＴ１，２のオン抵抗をＲonA（ｍΩｃｍ２）としたときに、ｎ＜−０．０２ＲonA＋０．７の関係式が成立するように構成されている。
従来のＭＯＳＦＥＴでは、ソース領域とソース電極との間の電気抵抗を低減させるため、ソース領域とソース電極との接触幅がより広くなるようにデバイスが設計される。これに対して、上記ＭＯＳＦＥＴ１，２では、ソース領域１４とソース電極１６との接触幅ｎが−０．０２ＲonA＋０．７未満に規定されている。これにより、ソース領域１４とソース電極１６との接触部のトータルでの電気抵抗が高くなる。また当該接触部における電気抵抗は、電流値が小さい場合に影響が小さく、電流値が大きい場合に影響が大きくなる。その結果、ドレイン電圧が低い領域においてはドレイン電流を維持し、かつドレイン電圧が高い領域においてドレイン電流を低減させることができる。このようにすることで、負荷の短絡時にＭＯＳＦＥＴ１，２に高電圧が印加された場合でも、ＭＯＳＦＥＴ１，２に大電流が流れることを抑制することができる。その結果、負荷の短絡時における素子の破壊を抑制することができる。
（４）上記ＭＯＳＦＥＴ１，２において好ましくは、ｎ≦−０．０２ＲonA＋０．６の関係式が成立するように構成されている。このように、ソース領域１４とソース電極１６との接触幅ｎの上限値を−０．０２ＲonA＋０．６に規定することで、上記のように高電圧領域におけるドレイン電流をより効果的に低減させることができる。その結果、負荷の短絡時における素子の破壊をより効果的に抑制することができる。
（５）上記ＭＯＳＦＥＴ１，２において好ましくは、接触幅ｎは０．１μｍ以上である。接触幅ｎが０．１μｍ未満である場合には、ソース領域１４とソース電極１６との接触部での電気抵抗が大きくなり過ぎるため、デバイスの損失が大きくなる。よって、素子の破壊を抑制するとともに、デバイスの損失を抑制する観点から、接触幅ｎを−０．０２ＲonA＋０．７未満（好ましくは−０．０２ＲonA＋０．６以下）に規定し、かつ下限値を０．１μｍに規定することが好ましい。
（６）上記ＭＯＳＦＥＴ１，２において好ましくは、オン状態において、チャネル領域ＣＨに反転層が形成されるように構成されている。
（７）上記ＭＯＳＦＥＴ１において、ボディ領域１３は、主面１０ａの一部を構成している。また上記ＭＯＳＦＥＴ１においては、ソース電極１６とゲート電極２７との間に電圧が印加されることにより、ボディ領域１３において主面１０ａに隣接するチャネル領域ＣＨにおける反転層の形成の有無が制御されるように構成されている。このように、本開示に係る炭化珪素半導体装置では、プレーナ型のＭＯＳＦＥＴ１を採用することができる。
（８）上記ＭＯＳＦＥＴ２において、炭化珪素層１０には、主面１０ａ側に開口し、ボディ領域１３の一部を露出させる側壁面ＳＷを有するトレンチＴＲが形成されている。また上記ＭＯＳＦＥＴ２においては、ソース電極１６とゲート電極２７との間に電圧が印加されることにより、ボディ領域１３の側壁面ＳＷに隣接するチャネル領域ＣＨにおける反転層の形成の有無が制御されるように構成されている。このように、本開示に係る炭化珪素半導体装置では、トレンチ型のＭＯＳＦＥＴ２を採用することができる。
（９）上記ＭＯＳＦＥＴ２において好ましくは、トレンチＴＲの側壁面ＳＷ上においてボディ領域１３には、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む表面が設けられている。これにより、側壁面ＳＷにおけるチャネル抵抗を低減することができる。その結果、ＭＯＳＦＥＴ２のオン抵抗を低減することができる。
（１０）上記ＭＯＳＦＥＴ２において好ましくは、表面は第１の面Ｓ１を微視的に含んでいる。また表面はさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含んでいる。これにより、側壁面ＳＷにおけるチャネル抵抗をより低減することができる。その結果、ＭＯＳＦＥＴ２のオン抵抗をより低減することができる。
（１１）上記ＭＯＳＦＥＴ２において好ましくは、表面の第１および第２の面Ｓ１，Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。これにより、側壁面ＳＷにおけるチャネル抵抗をさらに低減することができる。その結果、ＭＯＳＦＥＴ２のオン抵抗をさらに低減することができる。
（１２）上記ＭＯＳＦＥＴ２において好ましくは、表面は｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有している。これにより、側壁面ＳＷにおけるチャネル抵抗を一層低減することができる。その結果、ＭＯＳＦＥＴ２のオン抵抗を一層低減することができる。
（１３）上記ＭＯＳＦＥＴ１，２において好ましくは、ターンオン時間は１４．５ｎｓ以下となるように構成されている。このように、上記ＭＯＳＦＥＴ１，２のスイッチング特性は、たとえばターンオン時間（Ｔｒ）により評価することが可能である。そして、上記ＭＯＳＦＥＴ１，２においては、ターンオン時間を上記範囲内にまで短縮することができる。
[実施形態の詳細]
次に、実施形態の具体例を、図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施形態１）
まず、図１および図２を参照して、実施形態１に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１の構造について説明する。図１は、図２中の線分Ｉ−Ｉに沿ったＭＯＳＦＥＴ１の断面構造を示している。
図１を参照して、ＭＯＳＦＥＴ１はプレーナ型のＭＯＳＦＥＴであって、炭化珪素層１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６（電極層）と、ドレイン電極２０と、ソースパッド電極１９と、裏面パッド電極２３と、層間絶縁膜２１とを主に備えている。炭化珪素層１０は、第１主面１０ａおよび第１主面１０ａと反対側の第２主面１０ｂを含んでいる。また炭化珪素層１０は、炭化珪素基板１１と、エピタキシャル成長層５とを含んでいる。エピタキシャル成長層５には、ドリフト領域１２（第１不純物領域）と、ボディ領域１３（第２不純物領域）と、ソース領域１４（第４不純物領域）と、コンタクト領域１８（第３不純物領域）とが形成されている。
炭化珪素基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより導電型がｎ型になっている。ドリフト領域１２は、炭化珪素基板１１の一方の主面上において形成されている。ドリフト領域１２は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型（第１導電型）となっている。ドリフト領域１２のｎ型不純物濃度は、炭化珪素基板１１のｎ型不純物濃度よりも小さくなっている。
ボディ領域１３は、ドリフト領域１２と接触するように形成されている。またボディ領域１３は、第１主面１０ａの一部を構成するように、エピタキシャル成長層５内に複数形成されている。またボディ領域１３において第１主面１０ａに隣接する領域は、チャネル領域ＣＨとなっている。ＭＯＳＦＥＴ１の動作時においては、チャネル領域ＣＨにおける反転層の形成の有無が制御される。ボディ領域１３は、たとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物を含むことにより、導電型がｐ型（第２導電型）となっている。また図２の平面図に示すように、ボディ領域１３は、第１主面１０ａの平面視において六角形状からなる外周形状を有している。
図１を参照して、ソース領域１４は、ボディ領域１３と接触するように形成されている。またソース領域１４は、第１主面１０ａの一部を構成し、かつドリフト領域１２との間にボディ領域１３を挟むように、ボディ領域１３内にそれぞれ形成されている。ソース領域１４は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。ソース領域１４のｎ型不純物濃度は、ドリフト領域１２のｎ型不純物濃度よりも大きくなっている。また図２の平面図に示すように、ソース領域１４は、第１主面１０ａの平面視において六角形状からなる外周形状を有している。またソース領域１４は、ボディ領域１３の内側に形成されるとともに、コンタクト領域１８を取り囲むように形成されている。
図１を参照して、コンタクト領域１８は、ボディ領域１３と接触するように形成されている。またコンタクト領域１８は、第１主面１０ａの一部を構成し、ボディ領域１３内においてソース領域１４に隣接して形成されている。コンタクト領域１８は、たとえばＡｌやＢなどのｐ型不純物を含むことにより、導電型がｐ型となっている。コンタクト領域１８のｐ型不純物濃度は、ボディ領域１３のｐ型不純物濃度よりも大きくなっている。
また図２の平面図に示すように、コンタクト領域１８は、第１主面１０ａの平面視において六角形状からなる外周形状を有している。またコンタクト領域１８は、ボディ領域１３およびソース領域１４の内側に形成されている。また第１主面１０ａの平面視において、コンタクト領域１８の面積は、ボディ領域１３の面積の１０％以上であり、好ましくは１５％以上である。なお、ボディ領域１３およびコンタクト領域１８の面積とは、図２に示す第１主面１０ａの平面視において、ボディ領域１３およびコンタクト領域１８のそれぞれの外周形状を成す六角形の面積を意味する。
図１を参照して、ゲート絶縁膜１５は、第１主面１０ａの一部に接触するように形成されている。より具体的には、ゲート絶縁膜１５は、一方のソース領域１４の上から他方のソース領域１４の上にまで延在するように形成されており、かつボディ領域１３の上に位置している。ゲート絶縁膜１５は、たとえば二酸化珪素（ＳｉＯ2）などからなっている。
ゲート電極２７は、ゲート絶縁膜１５上に形成されている。またゲート電極２７は、たとえば不純物が添加されたポリシリコンやＡｌなどの導電体からなっている。またゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように形成されている。
ソース電極１６は、第１主面１０ａ上においてソース領域１４およびコンタクト領域１８のそれぞれに対して接触し、かつソース領域１４およびコンタクト領域１８のそれぞれに対して電気的に接続されている。ソース電極１６は、ソース領域１４およびコンタクト領域１８に対してオーミック接触を形成可能な材料、たとえばＮｉxＳｉy(ニッケルシリコン）、ＴｉxＳｉy（チタンシリコン）、ＡｌxＳｉy（アルミシリコン）およびＴｉxＡｌyＳｉz（チタンアルミシリコン）からなる群より選択される少なくとも一の材料により構成されている（ｘ，ｙ，ｚ＞０）。
ソース電極１６は、ソース領域１４に対して１×１０-5ｍΩｃｍ2以下の接触抵抗を有している。またソース電極１６は、コンタクト領域１８に対して１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下の接触抵抗を有している。
ここで、ソース電極１６とソース領域１４との接触幅ｎ（μｍ）と、ＭＯＳＦＥＴ１のオン抵抗RonA（ｍΩｃｍ2）との関係について説明する。ＭＯＳＦＥＴ１では、ソース領域１４とソース電極１６との接触幅をｎとし、ＭＯＳＦＥＴ１のオン抵抗をＲonAとしたときに、ｎ＜−０．０２ＲonA＋０．７の関係式が成立し、好ましくはｎ≦−０．０２ＲonA＋０．６の関係式が成立する。この関係式より、たとえばオン抵抗RonAが１０ｍΩｃｍ2である場合には、接触幅ｎは０．５μｍ未満であり、好ましくは０．４μｍ以下である。また接触幅ｎは、好ましくは０．１μｍ以上であり、好ましくは０．１５μｍ以上である。また接触幅ｎは、ソース領域１４の深さＤ以下である。
接触幅ｎは、図１に示すように、炭化珪素層１０の厚み方向およびチャネル領域ＣＨでのキャリアの移動方向（図１中破線矢印により示す方向）に沿った断面における幅である。接触幅ｎは、たとえばＳＥＭ（Ｓｃａｎｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）などにより、上記断面を観察することで測定することができる。
ＳＥＭとしては、たとえばＦＥＩ社製のＱｕａｎｔａＴＭ ３Ｄ ＦＥＧが使用可能である。試料分析領域は、たとえば２０μｍ×２０μｍである。加速電圧は、たとえば２ｋＶである。プローブ電流は、たとえば１５ｐＡである。ＴＥＭとしては、たとえば日本電子株式会社製のＪＥＭ−２１００Ｆが使用可能である。試料分析領域は、たとえば１０μｍ×１０μｍ×０．２μｍである。加速電圧は、たとえば２００ｋＶである。ＳＣＭとしては、たとえばＢｒｕｋｅｒ ＡＸＳ社製のＤｉｍｅｎｓｉｏｎ３１００が使用可能である。試料分析領域は、たとえば１０μｍ×１５μｍである。変調電圧は、たとえば１Ｖ以上５Ｖ以下である。周波数は、たとえば１００Ｈｚである。ＤＣバイアスは、たとえば０Ｖである。
オン抵抗RonAは、ゲート電極２７に閾値電圧以上のゲート電圧（ＶGS）が印加されることにより、チャネル領域ＣＨに反転層が形成された状態（オン状態）における抵抗である。オン抵抗RonAは、たとえば１ｍΩｃｍ2以上１５ｍΩｃｍ2以下であり、好ましくは１０ｍΩｃｍ2以上１５ｍΩｃｍ2以下である。オン抵抗RonAが１ｍΩｃｍ2である場合のＭＯＳＦＥＴ１の耐圧は、たとえば１．２〜１．７ｋＶである。またオン抵抗RonAが１０ｍΩｃｍ2である場合のＭＯＳＦＥＴ１の耐圧は、たとえば１．７ｋＶである。オン抵抗RonAが１５ｍΩｃｍ2である場合のＭＯＳＦＥＴ１の耐圧は、たとえば３．３ｋＶである。またオン抵抗RonAは、ソース電極１６およびドレイン電極２０間に印加されるドレイン電圧（ＶDS）が２Ｖであり、かつゲート絶縁膜１５における酸化膜電界が３ＭＶ／ｃｍである条件において測定することができる。
図１８は、ＭＯＳＦＥＴ１における接触幅ｎとオン抵抗RonAとの関係を示すグラフである。このグラフにおいて、横軸はオン抵抗RonAを示し、縦軸は接触幅ｎを示している。またこのグラフにおいて、ｎ＝−０．０２ＲonA＋０．７の直線が（Ａ）で示され、ｎ＝−０．０２ＲonA＋０．６の直線が（Ｂ）で示されている。よって、ＭＯＳＦＥＴ１では、図１８のグラフ中、ＲonA＝１の直線、ＲonA＝１５の直線、ｎ＝０．１の直線および直線（Ａ）により囲まれた領域において、ＲonAおよびｎの値を取り得る。好ましくは、ＲonA＝１の直線、ＲonA＝１５の直線、ｎ＝０．１５の直線および直線（Ｂ）により囲まれた領域において、ＲonAおよびｎの値を取り得る。
図１を参照して、ドレイン電極２０は、炭化珪素基板１１の第２主面１０ｂ上に形成されている。ドレイン電極２０は、たとえばソース電極１６と同様の材料から構成されており、炭化珪素基板１１に対して電気的に接続されている。
層間絶縁膜２１は、ゲート絶縁膜１５とともにゲート電極２７を取り囲むように形成されている。これにより、ゲート電極２７はソース電極１６やソースパッド電極１９に対して電気的に絶縁されている。層間絶縁膜２１は、たとえばＳｉＯ2などの絶縁体からなっている。
ソースパッド電極１９は、ソース電極１６および層間絶縁膜２１を覆うように形成されている。ソースパッド電極１９は、たとえばＡｌなどの導電体からなり、ソース電極１６を介してソース領域１４と電気的に接続されている。裏面パッド電極２３は、ドレイン電極２０を覆うように形成されている。裏面パッド電極２３は、たとえばＡｌなどの導電体からなり、ドレイン電極２０を介して炭化珪素基板１１と電気的に接続されている。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加されるゲート電圧が閾値電圧未満の状態（オフ状態）では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に印加されるゲート電圧が閾値電圧以上の状態（オン状態）では、ボディ領域１３のチャネル領域ＣＨに反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。このように、ＭＯＳＦＥＴ１の動作においては、ゲート電極２７に電圧を印加してボディ領域１３のチャネル領域ＣＨにおける反転層の形成の有無を制御することにより、ソース電極１６とドレイン電極２０との間のキャリアの移動が制御される。なお、ＭＯＳＦＥＴ１の通常の動作時においては、ソース電極１６とソース領域１４との間の接触抵抗の影響が小さいのに対し、電流値が大きくなるに従い当該接触抵抗の影響が大きくなる。
次に、ＭＯＳＦＥＴ１の製造方法について説明する。図３を参照して、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図４を参照して、たとえば４Ｈ型の単結晶炭化珪素からなるインゴット（図示しない）を切断することにより、炭化珪素基板１１が準備される。
次に、工程（Ｓ２０）としてエピタキシャル成長層形成工程が実施される。この工程（Ｓ２０）では、図４を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素基板１１上において炭化珪素からなるエピタキシャル成長層５が形成される。このＣＶＤ法では、たとえばシランガス（ＳｉＨ4）およびプロパンガス（Ｃ3Ｈ8）が原料ガスとして、たとえば水素ガス（Ｈ2）がキャリアガスとして、またたとえば窒素ガス（Ｎ2）がドーピングガスとして用いられる。
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図５を参照して、まず、たとえばＡｌイオンが第１主面１０ａ側からエピタキシャル成長層５内に注入されることにより、当該エピタキシャル成長層５内にボディ領域１３が形成される。次に、たとえばＰイオンがボディ領域１３内に注入されることにより、当該ボディ領域１３内にソース領域１４が形成される。次に、たとえばＡｌイオンがボディ領域１３内に注入されることにより、当該ボディ領域１３内においてソース領域１４に隣接するように、コンタクト領域１８が形成される。ここで、ボディ領域１３の面積に対するコンタクト領域１８の面積の比が決定される。そして、エピタキシャル成長層５においてボディ領域１３、ソース領域１４およびコンタクト領域１８のいずれも形成されない領域がドリフト領域１２となる。
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、図５を参照して、エピタキシャル成長層５が形成された炭化珪素基板１１が加熱されることにより、当該エピタキシャル成長層５内に注入された不純物が活性化する。これにより、エピタキシャル成長層５内の不純物領域において所望のキャリアが発生する。
次に、工程（Ｓ５０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図６を参照して、たとえば酸素（Ｏ2）を含む雰囲気中において炭化珪素基板１１を加熱することにより、第１主面１０ａ上にＳｉＯ2からなるゲート絶縁膜１５が形成される。
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図７を参照して、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、ゲート絶縁膜１５上に接触し、ポリシリコンなどからなるゲート電極２７が形成される。
次に、工程（Ｓ７０）として層間絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図７を参照して、たとえばＣＶＤ法によりゲート絶縁膜１５とともにゲート電極２７を取り囲むように、ＳｉＯ2からなる層間絶縁膜２１が形成される。
次に、工程（Ｓ８０）としてオーミック電極形成工程が実施される。この工程（Ｓ８０）では、図７を参照して、まず、ソース電極１６を形成すべき領域においてゲート絶縁膜１５および層間絶縁膜２１がエッチングにより除去される。これにより、ソース領域１４およびコンタクト領域１８が露出した領域が形成される。このとき、ソース電極１６とソース領域１４との接触幅が決定される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、炭化珪素基板１１の第２主面１０ｂ上において、同様にＮｉからなる金属膜が形成される。その後、炭化珪素基板１１が加熱されることにより上記金属膜の少なくとも一部がシリサイド化する。これにより、図１に示すように、炭化珪素層１０の第１主面１０ａ上においてソース電極１６が形成され、かつ第２主面１０ｂ上においてドレイン電極２０が形成される。
次に、工程（Ｓ９０）としてパッド電極形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法によりＡｌや金（Ａｕ）などの導電体からなるソースパッド電極１９が、ソース電極１６および層間絶縁膜２１を覆うように形成される。またソースパッド電極１９と同様にＡｌやＡｕなどからなる裏面パッド電極２３が、ドレイン電極２０を覆うように形成される。以上のように工程（Ｓ１０）〜（Ｓ９０）が実施されることにより、ＭＯＳＦＥＴ１が製造される。
次に、ＭＯＳＦＥＴ１の作用効果について説明する。まず、ソース電極１６とソース領域１４との接触幅ｎとオン抵抗RonAとの関係を規定することによる作用効果について説明する。
まず、ＳｉＣ−ＭＯＳＦＥＴの一般的な電流‐電圧（Ｉ−Ｖ）特性について、図１９を参照して説明する。図１９は、ＳｉＣ−ＭＯＳＦＥＴのＩ−Ｖ特性を示すグラフであり、横軸はドレイン電圧（ＶDS）を示し、縦軸はドレイン電流（ＩDS）を示している。また図１９のグラフにおいて、（Ａ）はＳｉＣ−ＭＯＳＦＥＴにおける実際のＩ−Ｖ特性（オン状態）を示し、（Ｂ）はＳｉＣ−ＭＯＳＦＥＴにおける理想的なＩ−Ｖ特性（オン状態）を示し、（Ｃ）はオフ状態におけるＳｉＣ−ＭＯＳＦＥＴのＩ−Ｖ特性を示している。
図１９を参照して、オフ状態（Ｃ）ではドレイン電圧を増加させてもドレイン電流が殆ど流れないのに対し、オン状態（Ａ），（Ｂ）ではドレイン電圧の増加に従いドレイン電流が増加する。また（Ｂ）に示す理想的なＩ−Ｖ特性では、低電圧領域ではドレイン電圧の増加に従いドレイン電流が増加し、かつ高電圧領域ではドレイン電流が飽和する。これに対して、（Ａ）に示す実際のＩ−Ｖ特性では、高電圧領域でもドレイン電流が飽和せずに増加し続ける傾向がある。そのため、負荷の短絡時に高電圧が印加されることでデバイスに大電流が流れる場合があり、これにより素子が破壊される場合がある。このように、ＳｉＣ−ＭＯＳＦＥＴにおいて高電圧領域でドレイン電流が飽和しない原因の一つとしては、炭化珪素層とＳｉＯ2からなるゲート絶縁膜との界面に高密度な界面準位が存在していることが考えられる。すなわち、この界面準位にキャリアがトラップされることによって、ドレイン電流が飽和しないことが考えられる。
図２０は、本実施形態に係るＭＯＳＦＥＴ１のＩ−Ｖ特性を示したグラフである。このグラフにおいて、横軸はドレイン電圧（ＶDS）を示し、縦軸はドレイン電流（ＩD）を示している。このＩ−Ｖ特性は、ＭＯＳＦＥＴのオン抵抗RonAが１０ｍΩｃｍ2であり、かつゲート電圧（ＶGS）が２０Ｖである場合のＩ−Ｖ特性を示している。またこのグラフにおいて、（Ａ）は接触幅ｎが０．４μｍである場合のグラフである。また（Ｂ）は接触幅ｎが０．５μｍ以上である場合のグラフである。
両グラフの対比から明らかなように、（Ａ）では低電圧領域（たとえばＶDS＝２Ｖ）において（Ｂ）と同程度のドレイン電流が得られ、かつ高電圧領域において（Ｂ）よりもドレイン電流が低減されている。このようにＭＯＳＦＥＴ１では、接触幅ｎとオン抵抗RonAとの関係を規定することにより、高電圧領域におけるドレイン電流をより低減させることができる。より具体的には、ゲート電圧を２０Ｖとし、かつドレイン電圧を２０Ｖ以上としたときに、ソース領域１４における電流密度が３００００Ａ／ｃｍ2以下にまで低減される。その結果、ＭＯＳＦＥＴ１では、負荷の短絡時において素子の破壊を抑制することができる。
次に、ボディ領域１３の面積に対するコンタクト領域１８の面積を規定することによる作用効果について説明する。図２１のグラフは、ボディ領域１３の面積に対するコンタクト領域１８の面積の比とターンオン時間との関係を示している。このグラフにおいて、横軸はボディ領域１３の面積に対するコンタクト領域１８の面積の比（ｐ＋／ｐ−ｂｏｄｙ面積：％）を示し、縦軸はターンオン時間（Ｔｒ：ｎｓ）を示している。ターンオン時間は、図３０に示すスイッチング評価回路を用いて測定することができる。図３０において、「ＩD」はドレイン電流を示し、「ＶGS」はゲート電圧を示し、「ＶDS」はドレイン電圧を示し、「ＶDD」は電源電圧を示している。
ボディ領域１３およびコンタクト領域１８の面積は、たとえばＳＥＭもしくはＳＣＭで測定することができる。ＳＥＭとしては、たとえばＦＥＩ社製のＱｕａｎｔａＴＭ ３Ｄ ＦＥＧが使用可能である。試料分析領域は、たとえば２０μｍ×２０μｍである。加速電圧は、たとえば２ｋＶである。プローブ電流は、たとえば１５ｐＡである。ＳＣＭとしては、たとえばＢｒｕｋｅｒ ＡＸＳ社製のＤｉｍｅｎｓｉｏｎ３１００が使用可能である。試料分析領域は、たとえば１０μｍ×１５μｍである。変調電圧は、たとえば１Ｖ以上５Ｖ以下である。周波数は、たとえば１００Ｈｚである。ＤＣバイアスは、たとえば０Ｖである。
図２１のグラフから明らかなように、上記面積比を１０％以上に規定することにより、ＭＯＳＦＥＴ１のターンオン時間が顕著に短くなる。ゲート酸化膜にかかる電界を２．３ＭＶ／ｃｍ、電源電圧をＭＯＳＦＥＴの耐圧の１／２とする。また、負荷抵抗はＭＯＳＦＥＴに印加するドレイン電圧を２Ｖ、ゲート電界を２．３ＭＶ／ｃｍとした時に、流れるドレイン電流の値となるように選定する。ゲート抵抗は４．７Ωとして、ＭＯＳＦＥＴをスイッチングさせると、ターンオン時間を１４．５ｎｓ以下、好ましくは１４．０ｎｓ以下にまで短くすることができる。このようにＭＯＳＦＥＴ１では、ボディ領域１３の面積に対するコンタクト領域１８の面積を大きくすることで、ソース電極１６とコンタクト領域１８との間の電気抵抗を低減させることができる。その結果、ソース電極１６とゲート電極２７との間に印加されるゲート電圧の損失を低減して、ＭＯＳＦＥＴ１のスイッチング性をより向上させることができる。
（実施形態２）
次に、図８および図９を参照して、実施形態２に係る炭化珪素半導体装置であるＭＯＳＦＥＴ２の構造について説明する。図８は、図９中の線分ＶＩＩＩ−ＶＩＩＩに沿ったＭＯＳＦＥＴ２の断面構造を示している。
ＭＯＳＦＥＴ２は、基本的に上記実施形態１に係るＭＯＳＦＥＴ１と同様の構成を有し、同様に動作し、かつ同様の効果を奏する。しかし、ＭＯＳＦＥＴ２はトレンチ型のデバイス構造を有する点において、プレーナ型のＭＯＳＦＥＴ１とは異なっている。
まず、ＭＯＳＦＥＴ２の構造について説明する。図８を参照して、ＭＯＳＦＥＴ２は、上記実施形態１と同様に、炭化珪素層１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０と、ソースパッド電極１９と、裏面パッド電極２３と、層間絶縁膜２１とを備えている。また炭化珪素層１０は、上記実施形態１と同様に、炭化珪素基板１１と、エピタキシャル成長層５とを含んでいる。またエピタキシャル成長層５には、上記実施形態１と同様に、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とが形成されている。
ＭＯＳＦＥＴ２では、上記実施形態１と同様に、ソース領域１４とソース電極１６との接触幅をｎ（μｍ）とし、ＭＯＳＦＥＴ２のオン抵抗をＲonA（ｍΩｃｍ2）としたときに、０．１≦ｎ＜−０．０２ＲonA＋０．７の関係式が成立し、好ましくは０．１≦ｎ≦−０．０２ＲonA＋０．６の関係式が成立する。また図９に示す第１主面１０ａの平面視において、コンタクト領域１８の面積は、ボディ領域１３の面積の１０％以上であり、好ましくは１５％以上である。
図８を参照して、炭化珪素層１０には、第１主面１０ａ側に開口し、側壁面ＳＷおよび底面ＢＴを有するトレンチＴＲが形成されている。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通し、かつ底面ＢＴがドリフト領域１２内に位置するように形成されている。また側壁面ＳＷには、ドリフト領域１２、ボディ領域１３およびソース領域１４の一部が露出している。ＭＯＳＦＥＴ２の動作においては、ボディ領域１３の側壁面ＳＷに隣接する領域であるチャネル領域ＣＨにおいて反転層の形成の有無が制御され、図８中破線矢印に示すようにソース電極１６からドレイン電極２０へのキャリアの移動が制御される。
（特殊面）
上述した側壁面ＳＷは、特にボディ領域１３上の部分において、特殊面を有する。特殊面を有する側壁面ＳＷは、図２２に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。言い換えれば、トレンチＴＲの側壁面ＳＷ上においてボディ領域１３には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭを用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
ＴＥＭとしては、たとえば日本電子株式会社製のＪＥＭ−２１００Ｆが使用可能である。試料分析領域は、たとえば１０μｍ×１０μｍ×０．１μｍである。加速電圧は、たとえば２００ｋＶである。ＡＦＭとしては、たとえば日本ビーコ株式会社製のＤｉｍｅｎｓｉｏｎ Ｉｃｏｎ ＳＰＭ Ｓｙｓｔｅｍが使用可能である。試料分析領域は、たとえば９０μｍ×９０μｍである。スキャンレートは、たとえば０．２Ｈｚである。チップ速度は、たとえば８μｍ／秒である。振幅セットポイントは、たとえば１５．５ｎｍである。Ｚレンジは、たとえば１μｍである。試料に合わせて上記各パラメータが調整される。Ｘ線回折装置としては、たとえば株式会社リガク製のＳｍａｒｔＬａｂが使用可能である。試料分析領域は、たとえば０．３ｍｍφ以上０．８ｍｍφ以下である。使用管球は、たとえばＣｕである。出力は、たとえば４５ｋＶ、８０ｍＡである。たとえば、Ｘ線回折装置で第１主面１０ａが（０００−１）面であることを確認した後、ＡＦＭでトレンチＴＲの側壁面ＳＷが測定される。
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図２３に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図２４に示すように、（１１−２０）面（図２３の線ＸＸＩＶ−ＸＸＩＶの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２４においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図２５に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２４）に対応する。
図２６に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２２においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２２においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２７を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２７のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２５および図２６に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２８に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２２）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２９に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。測定装置、試料分析領域および測定条件の具体例は、上述の通りである。
次に、ＭＯＳＦＥＴ２の製造方法について説明する。図１０を参照して、まず工程（Ｓ１００）として炭化珪素基板準備工程が実施される。この工程（Ｓ１００）では、図１１を参照して、上記実施形態１の工程（Ｓ１０）と同様にして炭化珪素基板１１が準備される。
次に、工程（Ｓ１１０）としてエピタキシャル成長層形成工程が実施される。この工程（Ｓ１１０）では、図１１を参照して、上記実施形態１の工程（Ｓ２０）と同様にして、炭化珪素基板１１上においてエピタキシャル成長層５が形成される。
次に、工程（Ｓ１２０）としてイオン注入工程が実施される。この工程（Ｓ１２０）では、図１１および図１２を参照して、上記実施形態１の工程（Ｓ３０）と同様に、第１主面１０ａ側からエピタキシャル成長層５内にＡｌイオンやＰイオンが注入される。これにより、エピタキシャル成長層５内において、ドリフト領域１２、ボディ領域１３、ソース領域１４およびコンタクト領域１８がそれぞれ形成される。
次に、工程（Ｓ１３０）としてトレンチ形成工程が実施される。この工程（Ｓ１３０）では、図１３を参照して、まずソース領域１４およびコンタクト領域１８から構成される第１主面１０ａ上において、トレンチＴＲが形成される領域に開口部を有するマスク層９０が形成される。マスク層９０は、たとえばＳｉＯ2からなる。
次に、マスク層９０の開口部において、ソース領域１４、ボディ領域１３およびドリフト領域１２がエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることができる。このとき、反応ガスとしては、六フッ化硫黄（ＳＦ6）またはＳＦ6とＯ2との混合ガスを用いることができる。これにより、トレンチＴＲが形成される領域において、第１主面１０ａにほぼ垂直な側壁面ＳＷと、側壁面ＳＷと連接するとともに第１主面１０ａとほぼ平行な底面ＢＴとを有する凹部ＴＱが形成される。
次に、凹部ＴＱにおいて熱エッチングが行われる。この熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で炭化珪素基板１１を加熱することにより実施される。この反応ガスは、たとえば塩素（Ｃｌ2）、三塩化硼素（ＢＣｌ3）、ＳＦ6または四フッ化炭素（ＣＦ4）などを含むガスである。本実施形態では、塩素ガスと酸素ガスとの混合ガスを反応ガスとし、たとえば７００℃以上１０００℃以下の熱処理温度において熱エッチングが実施される。
図１４を参照して、上記熱エッチングにより、第１主面１０ａ側に開口するトレンチＴＲが形成される。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る側壁面ＳＷと、ドリフト領域１２上に位置する底面ＢＴとを有している。上記熱エッチングが完了した後、マスク層９０がエッチングなど任意の方法により除去される（図１５）。ここで、ボディ領域１３の面積に対するコンタクト領域１８の面積の比が決定される。
次に、工程（Ｓ１４０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ１４０）では、図１６を参照して、上記実施形態１の工程（Ｓ５０）と同様に、たとえば酸素（Ｏ2）を含む雰囲気中において炭化珪素基板１１が加熱される。これにより、第１主面１０ａならびにトレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆うように、ＳｉＯ2からなるゲート絶縁膜１５が形成される。
次に、工程（Ｓ１５０）としてゲート電極形成工程が実施される。この工程（Ｓ１５０）では、図１７を参照して、上記実施形態１の工程（Ｓ６０）と同様にＬＰＣＶＤ法などにより、トレンチＴＲ内においてゲート絶縁膜１５上にゲート電極２７が形成される。
次に、工程（Ｓ１６０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１６０）では、図１７を参照して、上記実施形態１の工程（Ｓ７０）と同様に、ＣＶＤ法などによりＳｉＯ2からなる層間絶縁膜２１が形成される。
次に、工程（Ｓ１７０）としてオーミック電極形成工程が実施される。この工程（Ｓ１７０）では、図１７を参照して、まず、ソース電極１６を形成すべき領域においてゲート絶縁膜１５および層間絶縁膜２１がエッチングにより除去される。このとき、ソース電極１６とソース領域１４との接触幅が決定される。次に、図８を参照して、ソース領域１４およびコンタクト領域１８が露出した領域に、たとえばＮｉからなる金属膜が形成される。一方、炭化珪素基板１１の第２主面１０ｂ上において、同様にＮｉからなる金属膜が形成される。その後、炭化珪素基板１１が加熱されることにより、上記実施形態１の場合と同様に炭化珪素層１０の第１主面１０ａ上においてソース電極１６が形成され、かつ第２主面１０ｂ上においてドレイン電極２０が形成される。
次に、工程（Ｓ１８０）としてパッド電極形成工程が実施される。この工程（Ｓ１８０）では、図８を参照して、上記実施形態１の工程（Ｓ９０）と同様にして、ソースパッド電極１９および裏面パッド電極２３がそれぞれ形成される。以上のように工程（Ｓ１００）〜（Ｓ１８０）が実施されることにより、ＭＯＳＦＥＴ２が製造される。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本開示に係る炭化珪素半導体装置は、スイッチング特性の向上が要求される炭化珪素半導体装置において、特に有利に適用され得る。
１，２ ＭＯＳＦＥＴ
５ エピタキシャル成長層
１０ 炭化珪素層
１０ａ 第１主面
１０ｂ 第２主面
１１ 炭化珪素基板
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート絶縁膜
１６ ソース電極
１８ コンタクト領域
１９ ソースパッド電極
２０ ドレイン電極
２１ 層間絶縁膜
２３ 裏面パッド電極
２７ ゲート電極
９０ マスク層
ＢＴ 底面
ＣＤ チャネル方向
ＣＨ チャネル領域
Ｓ１ 第１の面
Ｓ２ 第２の面
Ｓ３ 第３の面
ＳＱ，ＳＲ 複合面
ＳＷ 側壁面
ＴＱ 凹部
ＴＲ トレンチ
ｎ 接触幅

Claims (11)

  1. 炭化珪素半導体装置であって、
    主面を含む炭化珪素層を備え、
    前記炭化珪素層は、
    第１導電型を有する第１不純物領域と、
    前記第１不純物領域と接触し、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第２不純物領域と接触するとともに前記主面の一部を構成し、前記主面の平面視において前記第２不純物領域内に形成され、前記第２導電型を有する第３不純物領域とを含み、さらに、
    前記第２不純物領域上に形成されるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されるゲート電極と、
    前記主面において前記第３不純物領域に接触する電極層とを備え、
    前記第３不純物領域に対する前記電極層の接触抵抗は、１×１０-4Ωｃｍ2以上１×１０-1Ωｃｍ2以下となるように構成されており、
    前記主面の平面視において、前記第３不純物領域の面積は前記第２不純物領域の面積の１０％以上であり、
    前記炭化珪素層は、前記第１導電型を有する第４不純物領域をさらに含み、
    前記第４不純物領域は、前記主面の平面視において前記第２不純物領域内に形成されるとともに前記第３不純物領域を取り囲み、かつ前記主面の一部を構成し、
    前記電極層は、前記主面において前記第３不純物領域および前記第４不純物領域のそれぞれに接触し、
    前記炭化珪素層の厚み方向および前記第２不純物領域でのキャリアの移動方向に沿った断面において、前記第４不純物領域と前記電極層との接触幅をｎ（μｍ）とし、オン状態における前記炭化珪素半導体装置のオン抵抗をＲ onA （ｍΩｃｍ ２ ）としたときに、ｎ＜−０．０２Ｒ onA ＋０．７の関係式が成立するように構成されており、
    前記電極層の下面は、前記第４不純物領域に接している、炭化珪素半導体装置。
  2. ｎ≦−０．０２ＲonA＋０．６の関係式が成立するように構成されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記接触幅は、０．１μｍ以上である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記オン状態において、チャネル領域に反転層が形成されるように構成されている、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第２不純物領域は、前記主面の一部を構成し、
    前記電極層と前記ゲート電極との間に電圧が印加されることにより、前記第２不純物領域において前記主面に隣接する前記チャネル領域における前記反転層の形成の有無が制御されるように構成されている、請求項４に記載の炭化珪素半導体装置。
  6. 前記炭化珪素層には、前記主面側に開口し、前記第２不純物領域の一部を露出させる壁面を有するトレンチが形成され、
    前記電極層と前記ゲート電極との間に電圧が印加されることにより、前記第２不純物領域の前記壁面に隣接する前記チャネル領域における前記反転層の形成の有無が制御されるように構成されている、請求項４に記載の炭化珪素半導体装置。
  7. 前記トレンチの前記壁面上において前記第２不純物領域には、面方位｛０−３３−８｝を有する第１の面を含む表面が設けられている、請求項６に記載の炭化珪素半導体装置。
  8. 前記表面は前記第１の面を微視的に含み、前記表面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む、請求項７に記載の炭化珪素半導体装置。
  9. 前記表面の前記第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している、請求項８に記載の炭化珪素半導体装置。
  10. 前記表面は｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項９に記載の炭化珪素半導体装置。
  11. 前記炭化珪素半導体装置のターンオン時間は、１４．５ｎｓ以下となるように構成されている、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6541620B2 (ja) * 2016-06-03 2019-07-10 三菱電機株式会社 半導体装置および半導体装置の製造方法
US20230261084A1 (en) * 2022-02-15 2023-08-17 Panjit International Inc. Fabrication method of forming silicon carbide mosfet

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890994A3 (en) * 1990-12-21 2000-02-02 SILICONIX Incorporated Power MOSFET and fabrication method
US5442200A (en) * 1994-06-03 1995-08-15 Advanced Technology Materials, Inc. Low resistance, stable ohmic contacts to silcon carbide, and method of making the same
JP4003296B2 (ja) * 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
CN103069571B (zh) * 2011-06-27 2015-11-25 松下电器产业株式会社 碳化硅半导体元件及其制造方法
JP6072432B2 (ja) * 2012-05-15 2017-02-01 三菱電機株式会社 半導体装置及びその製造方法
US9525057B2 (en) * 2012-05-15 2016-12-20 Mitsubishi Electric Corporation Semiconductor device
JP5811973B2 (ja) * 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法

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