WO2015012019A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

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透 日吉
増田　健良
和田　圭司
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住友電気工業株式会社
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor device. More specifically, the present invention relates to a trench gate type silicon carbide semiconductor device.
  • Silicon carbide semiconductor devices have many advantages such as low power loss and high-temperature operation compared to silicon semiconductor devices that are currently mainstream, and are expected as next-generation power semiconductor devices. Yes.
  • various approaches are actively performed from the structural aspect of the device in order to pursue a high breakdown voltage and a low on-resistance (for example, see Non-Patent Document 1).
  • the trench gate structure is an effective structure for reducing the on-resistance, and the trench gate type silicon carbide semiconductor device adopting the structure is promising as a power semiconductor device that realizes both high breakdown voltage and low on-resistance.
  • the trench gate structure has a problem that an electric field tends to concentrate on a gate insulating film formed at the bottom of a groove called a trench.
  • silicon carbide has a higher relative dielectric constant than silicon conventionally used, and due to the difference in relative dielectric constant between the material constituting the gate oxide film and silicon carbide, the gate oxide film is stronger. An electric field will be applied. Under such circumstances, in the trench gate type silicon carbide semiconductor device, dielectric breakdown of the gate insulating film is likely to occur at the bottom of the trench, and it is extremely difficult to achieve both high breakdown voltage and low on-resistance.
  • Non-patent Document 1 proposes a double trench structure in which trenches are formed in both a gate and a source. According to this structure, the electric field formed in the vicinity of the gate insulating film is relaxed by the p-type semiconductor layer formed at the bottom of the trench on the source side.
  • Non-Patent Document 1 In order to obtain the double trench structure disclosed in Non-Patent Document 1, it is necessary to form two types of trenches in a narrow region. However, this requires an advanced processing technique and a large process burden. In addition, dry etching is generally used to form the trench, but the reliability of the gate insulating film may be reduced due to damage caused by dry etching.
  • the present invention has been made in view of the problems as described above, and an object of the present invention is to provide a silicon carbide semiconductor device that can be easily manufactured and has both high breakdown voltage and low on-resistance. is there.
  • the silicon carbide semiconductor device includes a silicon carbide layer having a first main surface and a second main surface opposite to the first main surface.
  • the silicon carbide layer has a first layer that constitutes the first main surface and has the first conductivity type, and a second conductivity type that is provided in the first layer and is different from the first conductivity type. And a second layer provided on the second layer so as to be separated from the first layer and constituting a second main surface and having the first conductivity type.
  • the second main surface of the silicon carbide layer is provided with a trench having a depth in a direction from the second main surface to the first main surface.
  • the trench includes the second layer and the third layer. A side wall portion from which the first layer is exposed and a bottom portion which is continuous with the side wall portion and from which the first layer is exposed.
  • the silicon carbide semiconductor device includes a gate insulating film that covers each of the side wall portion and the bottom portion, and a gate electrode provided on the gate insulating film.
  • the position of the bottom of the trench is located on the second main surface side of the portion where the second layer and the first layer are in contact with each other on the first main surface side. Or located at the same depth as the part in the depth direction.
  • the silicon carbide semiconductor device of the present embodiment can be easily manufactured and can achieve both high breakdown voltage and low on-resistance.
  • FIG. 4 schematically shows a configuration of a silicon carbide semiconductor device in one embodiment of the present invention, and is a partial cross sectional view taken along line II in FIG. 2.
  • FIG. 2 is a partial perspective view schematically showing a shape of a silicon carbide layer included in the silicon carbide semiconductor device of FIG. 1.
  • 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a configuration of a silicon carbide semiconductor device
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 13 is a view showing a crystal structure of a (11-20) plane along line XIII-XIII in FIG.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 13 is a view showing a crystal structure of a (11-20) plane along line XIII-XIII in FIG.
  • FIG. 21 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 11 in the (11-20) plane.
  • FIG. 12 is a view of the composite surface of FIG. 11 as viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • the present inventor conducted intensive research to solve the above-mentioned problems, and can reduce the electric field applied to the gate insulating film by concentrating the electric field in the vicinity of the depletion layer generated by the pn junction in the semiconductor device.
  • the inventors have found the idea that the electric field applied to the gate insulating film can be greatly relaxed by further research based on the idea. That is, the silicon carbide semiconductor device according to the present embodiment has the following configuration.
  • Silicon carbide semiconductor device 201 includes a silicon carbide layer 101 having a first main surface P1 and a second main surface P2 opposite to the first main surface P1.
  • Silicon carbide layer 101 has first main surface P1 and first conductivity type 81 having the first conductivity type, and second conductivity type provided in first layer 81 and different from the first conductivity type. And a third layer 83 provided on the second layer 82 so as to be separated from the first layer 81 and constituting the second main surface P2 and having the first conductivity type. And including.
  • the second main surface P2 of the silicon carbide layer 101 is provided with a trench TR having a depth in a direction from the second main surface P2 to the first main surface P1, and the trench TR Side wall part SW which layer 82 and the 3rd layer 83 expose, and bottom part BT which the side wall part SW and 1st layer 81 expose are connected.
  • silicon carbide semiconductor device 201 includes a gate insulating film 91 that covers each of sidewall portion SW and bottom portion BT, and a gate electrode 92 provided on gate insulating film 91.
  • the position of the bottom portion BT of the trench TR in the depth direction of the trench TR is more than the portion 82b closest to the first main surface P1 in the region where the second layer 82 and the first layer 81 are in contact with each other. 2 on the main surface P2 side, or at the same depth as the portion 82b in the depth direction.
  • the depletion layer generated by the pn junction between the first layer 81 having the first conductivity type and the second layer 82 having the second conductivity type is the gate insulating film.
  • a portion of 91 that covers bottom portion BT of trench TR is protected from a strong electric field. Therefore, it is possible to increase the breakdown voltage while utilizing the low ON resistance of the trench gate type.
  • the surface including the first surface having the plane orientation ⁇ 0-33-8 ⁇ is provided in the second layer 82 in the sidewall portion SW.
  • the resistance of the channel portion, which is the portion constituted by second layer 82 can be reduced. Therefore, even if the resistance of the drift layer portion, which is a portion constituted by the first layer 81, is larger, it is allowed. Therefore, the impurity concentration of the first layer 81 can be further reduced. As a result, a higher breakdown voltage can be achieved.
  • bottom portion BT of trench TR includes a bottom surface extending in a direction crossing side wall portion SW, and trench TR has corner portion CN at the boundary portion between the bottom surface and side wall portion SW.
  • the corner portion CN is preferably located in the second layer 82.
  • the corner portion CN which is particularly susceptible to dielectric breakdown, is covered with the second layer 82, so that the withstand voltage can be further increased.
  • bottom portion BT of trench TR includes a bottom surface extending in a direction crossing side wall portion SW, and trench TR has corner portion CN at the boundary portion between the bottom surface and side wall portion SW.
  • the corner CN may be located in the first layer 81.
  • T1 the difference between the depth at which the bottom surface is located and the depth at which the part 82b is located
  • T2 the shortest distance between the corner CN and the second layer 82
  • the corner CN can be arranged in the depletion layer, the electric field in the vicinity of the corner CN can be relaxed, and the reliability of the gate insulating film can be improved.
  • the portion of the gate insulating film 91 that covers the bottom portion BT is preferably thicker than the portion of the gate insulating film 91 that covers the sidewall portion SW.
  • the reliability of the gate insulating film can be improved by forming a thick gate insulating film covering the bottom BT where the electric field tends to concentrate.
  • the embedded region 70 having the second conductivity type is included in the first layer 81.
  • the buried region 70 is preferably separated from the second layer 82 by the first layer 81 and is separated from each of the side wall portion SW and the bottom portion BT of the trench TR.
  • the embedded region 70 can effectively relieve the electric field near the bottom BT of the trench TR. As a result, a higher breakdown voltage can be achieved.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the threshold voltage can be further increased.
  • the silicon carbide semiconductor device according to the present embodiment can be manufactured by the following manufacturing method.
  • the first manufacturing method includes a first layer 81 having a first conductivity type, and a second layer having a second conductivity type provided in the first layer 81 and different from the first conductivity type.
  • the side wall portion SW that penetrates the third layer 83 to reach the second layer 82 and the bottom portion including the exposed surface of the second layer 82 Forming a trench TR having BT, and implanting a first conductivity type impurity into the exposed surface of the second layer 82, thereby extending the first TR 81 from the bottom BT of the trench TR to the first layer 81;
  • the injection region 81 a formed here is integrated with the first layer 81.
  • the first manufacturing method includes a step of forming a gate insulating film 91 that covers the sidewall portion SW and the bottom portion BT of the trench TR, a step of forming a gate electrode 92 on the trench TR via the gate insulating film 91, Is provided.
  • silicon carbide semiconductor device 201 of the present embodiment can be easily manufactured.
  • the second manufacturing method includes a first layer 81 having the first conductivity type and a second conductivity type that is provided in the first layer 81 so as to be separated from the first conductivity type.
  • the step of preparing the silicon carbide substrates 110 and 111 includes the second layer 82 and the third layer in the first layer 81 by ion implantation. 83 can be included. Thereby, silicon carbide substrates 110 and 111 can be easily prepared.
  • the step of preparing the silicon carbide substrates 110 and 111 includes the second layer 82 and the third layer 83 on the first layer 81 by epitaxial growth.
  • the process of forming can also be included. By including such a process, silicon carbide substrates 110 and 111 can be easily prepared.
  • a silicon carbide semiconductor device 201 according to the embodiment shown in FIG. 1 is configured as a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • Silicon carbide semiconductor device 201 includes single crystal substrate 80, silicon carbide layer 101 (epitaxial layer), gate insulating film 91, gate electrode 92, interlayer insulating film 93, source electrode 94, and source wiring layer 95. And a drain electrode 98.
  • Single crystal substrate 80 is made of silicon carbide and has an n-type (first conductivity type). Silicon carbide layer 101 is provided on single crystal substrate 80.
  • Silicon carbide layer 101 is a silicon carbide layer epitaxially grown on single crystal substrate 80. Silicon carbide layer 101 has a polytype 4H hexagonal crystal structure. By adopting such a crystal structure, the on-resistance of silicon carbide semiconductor device 201 can be lowered. Silicon carbide layer 101 has a lower surface P1 (first main surface) facing single crystal substrate 80 and an upper surface P2 (second main surface) opposite to lower surface P1. Silicon carbide layer 101 has n drift layer 81 (first layer), p body layer 82 (second layer), n + layer 83 (third layer), and p contact region 84.
  • N drift layer 81 has n type.
  • N drift layer 81 constitutes lower surface P ⁇ b> 1 of silicon carbide layer 101.
  • the impurity concentration of n drift layer 81 is preferably lower than the impurity concentration of single crystal substrate 80.
  • the impurity concentration of the n drift layer 81 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • P body layer 82 has p type (second conductivity type different from the first conductivity type). P body layer 82 is provided on n drift layer 81.
  • the impurity concentration of p body layer 82 is preferably not less than 5 ⁇ 10 15 cm ⁇ 3 and not more than 2 ⁇ 10 18 cm ⁇ 3 , and can be, for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • n + layer 83 has an n type.
  • N + layer 83 is provided on p body layer 82 so as to be separated from n drift layer 81 by p body layer 82.
  • N + layer 83 forms upper surface P ⁇ b> 2 of silicon carbide layer 101 together with p contact region 84. That is, n + layer 83 forms part of upper surface P ⁇ b> 2 of silicon carbide layer 101.
  • Trench TR On the upper surface P2 of the silicon carbide layer 101, a trench TR having a depth in a direction from the upper surface P2 toward the lower surface P1 is provided.
  • Trench TR has side wall part SW and bottom part BT.
  • Sidewall portion SW penetrates n + layer 83 and p body layer 82 and reaches n drift layer 81, and p body layer 82 and n + layer 83 are exposed at sidewall portion SW.
  • Sidewall portion SW includes a channel surface of silicon carbide semiconductor device 201 on p body layer 82.
  • the bottom portion BT is formed continuously with the side wall portion SW, and the n drift layer 81 is exposed on the bottom portion BT.
  • Trench TR has a corner CN at the boundary between bottom BT and side wall SW.
  • the depth of trench TR is, for example, not less than 0.3 ⁇ m and not more than 2.0 ⁇ m, and preferably not less than 0.5 ⁇ m and not more than 1.5 ⁇ m.
  • bottom portion BT and upper surface P2 are substantially parallel to each other and have a flat shape.
  • FIG. 2 is a partial perspective view schematically showing the shape of silicon carbide layer 101 included in silicon carbide semiconductor device 201 of FIG.
  • trench TR extends to form a mesh of honeycomb structure, and n drift layer 81 is exposed at bottom portion BT of trench TR.
  • the side wall portion SW is formed so as to form a slope of a hexagonal frustum, and the p body layer 82 and the n + layer 83 are exposed on the side wall portion SW.
  • the upper surface P2 constitutes the top surface of the hexagonal frustum, and has a hexagonal shape in plan view.
  • the gate insulating film 91 is formed on the trench TR and covers each of the side wall portion SW and the bottom portion BT of the trench TR.
  • the gate insulating film 91 is preferably a silicon oxide film.
  • a gate electrode 92 is provided on the gate insulating film 91.
  • the interlayer insulating film 93 is provided on the gate electrode 92 and insulates between the gate electrode 92 and the source electrode 94.
  • Source electrode 94 is provided on upper surface P ⁇ b> 2 of silicon carbide layer 101 and is in contact with each of n + layer 83 and p contact region 84.
  • the source wiring layer 95 is in contact with the interlayer insulating film 93 and the source electrode 94.
  • Source wiring layer 95 is, for example, an aluminum layer.
  • Drain electrode 98 is provided on lower surface P ⁇ b> 1 of silicon carbide layer 101 via single crystal substrate 80.
  • the bottom BT of the trench TR is located on the n drift layer 81. Then, bottom portion BT is located on the upper surface P2 side with respect to a portion 82b on the lowermost surface P1 side in the region where p body layer 82 and n drift layer 81 are in contact.
  • the depletion layer generated by the pn junction between the p body layer 82 and the n drift layer 81 covers the region where the electric field has been concentrated in the related art, so that the bottom BT of the trench TR in the gate insulating film 91.
  • the electric field applied to the portion covering the substrate is greatly relaxed. That is, the gate insulating film 91 covering the bottom portion BT of the trench TR is protected by the depletion layer.
  • bottom portion BT may be located at the same depth as portion 82b in the depth direction of trench TR as in silicon carbide semiconductor device 301 shown in FIG. Also in this case, the electric field applied to the portion of the gate insulating film 91 that covers the bottom BT is relaxed. Note that the configuration in which the electric field is further relaxed is the configuration shown in FIG.
  • FIG. 7 shows an example of a conventional trench gate type silicon carbide semiconductor device.
  • bottom portion BT of trench TR is located in n drift layer 81 in order to completely eliminate JFET (Junction Field Effect Transistor) resistance.
  • JFET Junction Field Effect Transistor
  • the reason why such a structure is adopted is that, in the conventional technical idea, priority has been given to lowering the on-resistance by eliminating the JFET resistance.
  • the gate insulating film 91 is exposed to a strong electric field in this structure, certain restrictions are imposed on the thickness, impurity concentration, etc. of the n drift layer 81 in order to maintain the breakdown voltage. It has been difficult to achieve both high on-resistance and low on-resistance.
  • the silicon carbide semiconductor device of the present embodiment shown in FIG. 1 may include a part of the JFET resistance component, but since the electric field relaxation effect is extremely large, the breakdown voltage can be improved as a whole. It is possible to achieve both high breakdown voltage and low on-resistance at a high level.
  • the bottom portion BT forms a bottom surface by including a surface extending in a direction intersecting the side wall portion SW, but the bottom portion BT intersects one side wall portion SW and another side wall portion SW. It may be a line constituted by. That is, the cross-sectional shape of trench TR may be V-shaped, and even if it is V-shaped, the effect of the present embodiment is shown.
  • the portion of the gate insulating film 91 that covers the bottom portion BT (tb in FIG. 1) is preferably thicker than the portion of the gate insulating film 91 that covers the sidewall portion SW (ts in FIG. 1). That is, it is preferable to satisfy the relationship of ts ⁇ tb in FIG.
  • tb and ts satisfy the relationship of 1.2ts ⁇ tb.
  • the silicon carbide semiconductor device of the present embodiment satisfies the relationship of 0 ⁇ T1, but from the viewpoint of reducing the JFET resistance as much as possible and further reducing the on-resistance, T1 ⁇ 1 ⁇ m. It is preferable to satisfy the following relationship. From the same point of view, it is preferable that the shortest distance between the two p body layers 82 opposed to each other with the trench TR interposed therebetween satisfies the relationship of 1 ⁇ m ⁇ W.
  • Sidewall portion SW of trench TR is preferably inclined with respect to upper surface P2 of silicon carbide layer 101. That is, it is preferable that trench TR expands in a tapered shape toward the opening.
  • the plane orientation of the sidewall SW is preferably 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane, and 50 ° or more and 65 ° or less with respect to the (000-1) plane. It is preferable.
  • Side wall SW preferably has a predetermined crystal plane (hereinafter referred to as “special plane”), particularly in a portion on p body layer 82.
  • the p body layer 82 exposed on the side wall SW (FIG. 1) of the trench TR is provided with a special surface as a surface.
  • the side wall portion SW provided with the special surface includes a surface S1 (first surface) having a surface orientation ⁇ 0-33-8 ⁇ .
  • the surface including the surface S1 is provided on the p body layer 82 on the sidewall portion SW of the trench TR.
  • the plane S1 preferably has a plane orientation (0-33-8).
  • the side wall portion SW microscopically includes a surface S1
  • the side wall portion SW further microscopically includes a surface S2 (second surface) having a surface orientation ⁇ 0-11-1 ⁇ .
  • “microscopic” means “detailed to such an extent that at least a dimension of about twice the atomic spacing is taken into consideration”.
  • TEM Transmission Electron Microscope
  • the plane S2 preferably has a plane orientation (0-11-1).
  • the surface S1 and the surface S2 of the side wall portion SW constitute a composite surface SR having a surface orientation ⁇ 0-11-2 ⁇ . That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. Thus, as a macroscopic off angle measurement method, for example, a method using general X-ray diffraction can be cited.
  • the composite surface SR preferably has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.
  • the channel direction CD which is the direction in which carriers flow on the channel surface (that is, the thickness direction of the MOSFET (vertical direction in FIG. 1 and the like)) is along the direction in which the above-described periodic repetition is performed.
  • the detailed structure of the composite surface SR will be described.
  • Si atoms are atoms of A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one period described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface.
  • the single crystal structure when the composite surface SR is viewed from the (01-10) plane periodically includes a structure (surface S1 portion) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 formed by the macroscopic plane orientation of the side wall SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the side wall SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed. A manufacturing method such as thermal etching will be described later.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 14 and 15, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is minute. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 11) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the sidewall portion SW may further include a surface S3 (third surface) in addition to the composite surface SR. More specifically, the sidewall portion SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • the off angle of the side wall portion SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle with respect to the (000-1) plane of the side wall portion SW deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • Such a periodic structure can be observed, for example, by TEM or AFM.
  • the surface including the surface S1 (FIG. 11) having the plane orientation ⁇ 0-33-8 ⁇ is provided on the p body layer 82 on the sidewall portion SW (FIG. 1) of the trench TR.
  • the resistance of the channel portion formed by p body layer 82 can be reduced. Therefore, even if resistance of n drift layer 81 is larger, it is permissible. Therefore, the impurity concentration of n drift layer 81 can be further reduced. Thereby, it is possible to further increase the breakdown voltage of the silicon carbide semiconductor device.
  • this surface may microscopically include the surface S1, and the surface may further microscopically include a surface S2 (FIG. 11) having a plane orientation ⁇ 0-11-1 ⁇ .
  • the surface planes S1 and S2 preferably constitute a composite plane SR (FIG. 11) having a plane orientation ⁇ 0-11-2 ⁇ . It is more preferable that this surface has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. As a result, the resistance of the channel portion can be further reduced.
  • n drift layer 81 is first formed on a single crystal substrate 80.
  • n drift layer 81 is formed by epitaxial growth on single crystal substrate 80.
  • This epitaxial growth is performed by a CVD (Chemical Vapor Deposition) method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas.
  • CVD Chemical Vapor Deposition
  • H 2 hydrogen gas
  • a p body layer 82, an n + layer 83, and a p contact region 84 are formed in the n drift layer 81. These can be formed by ion implantation into the n drift layer 81, for example.
  • an impurity such as aluminum (Al) for imparting p-type is ion-implanted.
  • an impurity for imparting n-type such as phosphorus (P) is implanted.
  • the depth of the p body layer 82 formed by ion implantation is preferably 1 ⁇ m or less, for example, a depth of about 0.7 to 0.8 ⁇ m.
  • N + layer 83 is formed by ion implantation so that the channel length of silicon carbide semiconductor device 201 is substantially about 0.3 to 0.6 ⁇ m.
  • epitaxial growth with addition of impurities may be used instead of ion implantation.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • n drift layer 81, p body layer 82 provided in n drift layer 81, and n + layer 83 provided on p body layer 82 so as to be separated from n drift layer 81 are provided.
  • a silicon carbide substrate 110 is prepared.
  • the trench TR shown in FIG. 8B has an upper surface P2 penetrating the n + layer 83 and reaching the p body layer 82 by first removing part of the n + layer 83 and the p body layer 82 by etching through the mask layer. After forming a groove perpendicular to the substrate, thermal etching is performed to further remove a part of the n + layer 83 and the p body layer 82, and to form a taper shape toward the opening.
  • the mask layer is preferably a silicon oxide film.
  • the silicon oxide film is preferable because it can be easily formed by thermally oxidizing the upper surface P2.
  • etching method performed for forming the vertical groove for example, reactive ion etching (RIE) or inductively coupled plasma (ICP) RIE can be used.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • the thermal etching performed after forming the vertical groove can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCl 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • N 2 nitrogen
  • argon gas argon gas
  • helium gas helium gas or the like
  • the heat treatment temperature is set to 700 ° C. or higher and 1000 ° C. or lower as described above
  • the etching rate of silicon carbide is about 70 ⁇ m / hour, for example.
  • the mask layer made of silicon oxide has a very high selectivity with respect to silicon carbide, and therefore is not substantially etched during the etching of silicon carbide. Thereby, a special surface is self-formed on the side wall portion SW, particularly on the p body layer 82.
  • the mask layer used here can be removed by an arbitrary method such as etching.
  • trench TR having sidewall portion SW penetrating n + layer 83 and reaching p body layer 82 and bottom portion BT including the exposed surface of p body layer 82 is formed. be able to.
  • the n type is obtained.
  • An implantation region 81a is formed.
  • an impurity such as phosphorus (P) for imparting n-type is implanted.
  • the formed injection region 81 a has an n-type, it can be regarded as the n drift layer 81 and is integrated with the n drift layer 81.
  • gate insulating film 91 is formed so as to cover each of sidewall portion SW and bottom portion BT of trench TR.
  • the gate insulating film 91 can be formed by thermal oxidation, for example.
  • NO annealing using nitrogen monoxide (NO) gas as the atmospheric gas may be performed.
  • the temperature profile has, for example, conditions of a temperature of 1100 ° C. to 1300 ° C. and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate insulating film 91 and p body layer 82.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate insulating film 91.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate insulating film 91 and p body layer 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a gate electrode 92 is formed on the gate insulating film 91.
  • the formation method of the gate electrode 92 can be performed by, for example, film formation of a conductor or doped polysilicon and CMP (Chemical Mechanical Polishing) or RIE.
  • an interlayer insulating film 93 is formed on the gate electrode 92 and the gate insulating film 91 so as to cover the exposed surface of the gate electrode 92.
  • Etching is performed so that openings are formed in the interlayer insulating film 93 and the gate insulating film 91.
  • each of n + layer 83 and p contact region 84 is exposed on upper surface P2.
  • source electrode 94 in contact with each of n + layer 83 and p contact region 84 is formed on upper surface P2. Further, as shown in FIG.
  • a drain electrode 98 is formed on the lower surface P 1 made of the n drift layer 81 via the single crystal substrate 80, and a source wiring layer 95 is formed on the interlayer insulating film 93 and the source electrode 94.
  • silicon carbide semiconductor device 201 having both high breakdown voltage and low on-resistance can be easily manufactured.
  • the n drift layer 81 is formed on the single crystal substrate 80 in the same manner as the first manufacturing method described above.
  • p body layer 82, n + layer 83 and p contact region 84 are formed in n drift layer 81, and silicon carbide substrate 111 is prepared.
  • the two p body layers 82 are provided in the n drift layer 81 apart from each other. That is, silicon carbide including n drift layer 81, two p body layers 82 provided separately in n drift layer 81, and n + layer 83 provided on n drift layer 81 and p body layer 82 A substrate 111 is prepared.
  • the p body layer 82, the n + layer 83, and the p contact region 84 can be formed by ion implantation or epitaxial growth similarly to the first manufacturing method.
  • trench TR is formed by opening n + layer 83 from above the region between two p body layers 82. That is, trench TR is formed to have sidewall portion SW that penetrates n + layer 83 and reaches p body layer 82, and bottom portion BT that includes the exposed surface of n drift layer 81. Etching conditions and the like for forming trench TR are the same as those in the first manufacturing method, and thus the same description will not be repeated.
  • the step of forming the gate insulating film 91, the gate electrode 92, the interlayer insulating film 93, and the source electrode 94 shown in FIGS. 10A to 10C is performed. Then, as shown in FIG. 1, drain electrode 98 is formed on lower surface P 1 made of n drift layer 81 via single crystal substrate 80, and source wiring layer 95 is formed on interlayer insulating film 93 and source electrode 94. .
  • silicon carbide semiconductor device 201 having both high breakdown voltage and low on-resistance can be easily manufactured.
  • Silicon carbide semiconductor device 401 according to the first modification shown in FIG. 4 differs from silicon carbide semiconductor device 201 shown in FIG. 1 in having embedded region 70 in n drift layer 81.
  • Embedded region 70 has p type (second conductivity type), is separated from p body layer 82 by n drift layer 81, and is provided apart from each of sidewall portion SW and bottom portion BT of trench TR.
  • a part of the electric field applied between the source and the drain is assigned to the buried region 70, so that the electric field applied to the gate insulating film 91 is relaxed. Thereby, the reliability of the gate insulating film can be further improved.
  • Such buried region 70 can be formed in n drift layer 81 by ion implantation, for example.
  • the buried region 70 is preferably provided below the p body layer 82 and is separated from the p body layer 82 by 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the buried region 70 is provided only at a position deeper than the position of the bottom portion BT of the trench TR, and the distance between the buried region 70 and the bottom portion BT of the trench TR is preferably 0.5 ⁇ m or more and 5 ⁇ m or less. . By being arranged at such a position, the buried region 70 exhibits a sufficient electric field relaxation effect.
  • the value obtained by integrating the impurity concentration per unit volume of the buried region 70 in the thickness direction corresponds to the dose of ion implantation for forming the buried region 70.
  • the dose is preferably 1 ⁇ 10 12 cm ⁇ 2 or more and 1 ⁇ 10 15 cm ⁇ 2 or less, and can be, for example, 1 ⁇ 10 ⁇ 13 cm ⁇ 2 .
  • the impurity that buried region 70 has is, for example, aluminum.
  • trench TR has corner portion CN at the boundary between bottom portion BT which is the bottom surface and side wall portion SW, and corner portion CN is located in p body layer 82.
  • the portion of the gate insulating film corresponding to the corner portion CN is a portion where the thickness of the film tends to be thin, and dielectric breakdown is particularly likely to occur.
  • this modification by providing this corner portion CN in p body layer 82, the electric field applied to corner portion CN is greatly relaxed, so that the reliability of gate insulating film 91 is improved, and the silicon carbide semiconductor It is possible to further increase the breakdown voltage of the device.
  • silicon carbide semiconductor device 601 according to a third modification will be described.
  • trench TR has corner portion CN at the boundary between bottom portion BT that is the bottom surface and side wall portion SW, and corner portion CN is located in n drift layer 81.
  • the shortest distance from the body layer 82 (T2 in FIG. 6) satisfies the relationship of T2 ⁇ T1.
  • the electric field relaxation effect at the bottom BT of the trench TR due to the depletion layer decreases as T2 increases.
  • T1 increases, the electric field relaxation effect by the depletion layer increases, and the electric field applied to the corner CN decreases.

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Abstract

　炭化珪素半導体装置は、第１の主面（Ｐ１）と、第１の主面（Ｐ１）と反対の第２の主面（Ｐ２）とを有する炭化珪素層（１０１）を備える。炭化珪素層（１０１）の第２の主面（Ｐ２）には、第２の主面（Ｐ２）から第１の主面（Ｐ１）に向かう方向の深さを有するトレンチ（ＴＲ）が設けられており、トレンチ（ＴＲ）は、第２の層（８２）と第３の層（８３）とが表出する側壁部（ＳＷ）と、側壁部（ＳＷ）と連なり第１の層（８１）が表出する底部（ＢＴ）とを有する。トレンチ（ＴＲ）の深さ方向においてトレンチ（ＴＲ）の底部（ＢＴ）の位置は、第２の層（８２）と第１の層（８１）とが接する領域のうち最も第１の主面（Ｐ１）側にある部位（８２ｂ）よりも第２の主面（Ｐ２）側に位置するか、または、深さ方向において部位（８２ｂ）と同じ深さに位置する。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置に関する。より詳しくは、トレンチゲート型炭化珪素半導体装置に関する。
　炭化珪素半導体装置は、現在主流である珪素半導体装置に比べて、電力損失が少なく、高温動作が可能である等の多くの利点を有しており、次世代の電力用半導体装置として期待されている。現在、炭化珪素半導体装置において、高耐圧化、低オン抵抗化を追求すべく、装置の構造面から様々なアプローチが活発に行なわれている（たとえば、非特許文献１参照。）。
Ｙ．Ｎａｋａｎｏ　ｅｔ　ａｌ．，"６９０Ｖ，１．００ｍΩｃｍ2　４Ｈ－ＳｉＣ　Ｄｏｕｂｌｅ－Ｔｒｅｎｃｈ　ＭＯＳＦＥＴｓ"，Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ　Ｖｏｌｓ．７１７－７２０，ｐｐ１０６９－１０７２（２０１２）
　トレンチゲート構造はオン抵抗の低減に効果的な構造であり、当該構造を採用したトレンチゲート型炭化珪素半導体装置は、高耐圧と低オン抵抗との両立を実現する電力用半導体装置として有望である。しかしながら、トレンチゲート構造には、トレンチと呼ばれる溝の底部に形成されたゲート絶縁膜に電界が集中しやすいという課題がある。加えて、炭化珪素は、従来用いられてきた珪素に比べて比誘電率が高く、ゲート酸化膜を構成する材料と炭化珪素との比誘電率の差異に起因して、ゲート酸化膜には強電界が印加されることとなる。このような事情により、トレンチゲート型炭化珪素半導体装置においては、トレンチの底部でゲート絶縁膜の絶縁破壊が発生しやすく、高耐圧と低オン抵抗との両立が極めて困難であった。
　このような課題に対応するため、たとえば、Ｙ．Ｎａｋａｎｏ　ｅｔ　ａｌ．，”６９０Ｖ，１．００ｍΩｃｍ2　４Ｈ－ＳｉＣ　Ｄｏｕｂｌｅ－Ｔｒｅｎｃｈ　ＭＯＳＦＥＴｓ”（非特許文献１）では、ゲートとソースの両方にトレンチを形成したダブルトレンチ構造が提案されている。この構造によれば、ソース側のトレンチ底部に形成されたｐ型半導体層によって、ゲート絶縁膜の近傍に形成される電界が緩和される。
　非特許文献１に開示されるダブルトレンチ構造を得るためには、狭い領域内に２種類のトレンチを形成する必要がある。しかし、これには高度な加工技術が必要であり工程上の負担が大きい。また、トレンチの形成には、一般にドライエッチングが用いられるが、ドライエッチングによるダメージによって、ゲート絶縁膜の信頼性が低下する場合がある。
　本発明は、上記のような課題に鑑みなされたものであって、その目的とするところは、簡易に製造できるとともに、高耐圧と低オン抵抗とを両立した炭化珪素半導体装置を提供することにある。
　炭化珪素半導体装置は、第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素層を備える。
　ここで、炭化珪素層は、第１の主面を構成し第１の導電型を有する第１の層と、第１の層内に設けられ第１の導電型と異なる第２の導電型を有する第２の層と、第１の層から隔てられるように第２の層上に設けられ第２の主面を構成しかつ第１の導電型を有する第３の層とを含む。
　また、炭化珪素層の第２の主面には、第２の主面から第１の主面に向かう方向の深さを有するトレンチが設けられており、トレンチは、第２の層と第３の層とが表出する側壁部と、側壁部と連なり第１の層が表出する底部とを有する。
　さらに、炭化珪素半導体装置は、側壁部および底部の各々を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。
　そして、トレンチの深さ方向においてトレンチの底部の位置は、第２の層と第１の層とが接する領域のうち最も第１の主面側にある部位よりも第２の主面側に位置するか、または、深さ方向において当該部位と同じ深さに位置する。
　本実施の形態の炭化珪素半導体装置は、簡易に製造できるとともに、高耐圧と低オン抵抗を両立できる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図であり、図２の線Ｉ－Ｉに沿う部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分斜視図である。 本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図である。 本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図である。 本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図である。 本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図である。 従来の炭化珪素半導体装置の構成を概略的に示す図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１２の線ＸＩＩＩ－ＸＩＩＩに沿う（１１－２０）面の結晶構造を示す図である。 図１１の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１１の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１１の変形例を示す図である。
　以下、本発明に係わる実施の形態についてさらに詳細に説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。また、本明細書中の結晶学的な記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面｛｝で、それぞれ示すものとする。なおまた、結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付すことで表現するものとする。
　［本願発明の実施の形態の説明］
　まず、本願発明の実施の形態（以下、「本実施の形態」とも記す）の概要を以下の（１）～（１１）に列記して説明する。
　本発明者は、上記課題を解決するため鋭意研究を行なったところ、半導体装置内において、ｐｎ接合によって生じる空乏層近傍に電界を集中させることにより、ゲート絶縁膜に印加される電界を緩和できるのではないかという着想を得、該着想に基づきさらに研究を重ねることにより、ゲート絶縁膜に印加される電界を大幅に緩和できる新規な装置構造を見出した。すなわち、本実施の形態に係る炭化珪素半導体装置は、以下の構成を備える。
　（１）本実施の形態に係る炭化珪素半導体装置２０１は、第１の主面Ｐ１と、第１の主面Ｐ１と反対の第２の主面Ｐ２とを有する炭化珪素層１０１を備える。
　炭化珪素層１０１は、第１の主面Ｐ１を構成し第１の導電型を有する第１の層８１と、第１の層８１内に設けられ第１の導電型と異なる第２の導電型を有する第２の層８２と、第１の層８１から隔てられるように第２の層８２上に設けられ第２の主面Ｐ２を構成しかつ第１の導電型を有する第３の層８３と、を含む。
　炭化珪素層１０１の第２の主面Ｐ２には、第２の主面Ｐ２から第１の主面Ｐ１に向かう方向の深さを有するトレンチＴＲが設けられており、トレンチＴＲは、第２の層８２と第３の層８３とが表出する側壁部ＳＷと、側壁部ＳＷと連なり第１の層８１が表出する底部ＢＴとを有する。
　さらに、炭化珪素半導体装置２０１は、側壁部ＳＷおよび底部ＢＴの各々を覆うゲート絶縁膜９１と、ゲート絶縁膜９１上に設けられたゲート電極９２とを備える。
　そして、トレンチＴＲの深さ方向においてトレンチＴＲの底部ＢＴの位置は、第２の層８２と第１の層８１とが接する領域のうち最も第１の主面Ｐ１側にある部位８２ｂよりも第２の主面Ｐ２側に位置するか、または、深さ方向において部位８２ｂと同じ深さに位置する。
　この炭化珪素半導体装置２０１によれば、第１の導電型を有する第１の層８１と第２の導電型を有する第２の層８２とがｐｎ接合することにより生じる空乏層が、ゲート絶縁膜９１のうちトレンチＴＲの底部ＢＴを覆う部分を、強電界から保護する。したがって、トレンチゲート型の低オン抵抗を活かしつつ、高耐圧化が可能である。
　（２）本実施の形態において、側壁部ＳＷにおいて第２の層８２には、面方位｛０－３３－８｝を有する第１の面を含む表面が設けられていることが好ましい。
　これにより、炭化珪素半導体装置２０１のオン抵抗のうち、第２の層８２によって構成される部分であるチャネル部分の抵抗を小さくすることができる。よって第１の層８１によって構成される部分であるドリフト層部分の抵抗がより大きくても許容される。したがって、第１の層８１の不純物濃度をより小さくすることができる。これにより、さらなる高耐圧化が可能である。
　（３）本実施の形態において、トレンチＴＲの底部ＢＴは、側壁部ＳＷと交差する方向に伸びる底面を含み、トレンチＴＲは、当該底面と側壁部ＳＷとの境界部に角部ＣＮを有することができ、角部ＣＮは、第２の層８２内に位置することが好ましい。
　このように、とりわけ絶縁破壊の発生しやすい角部ＣＮが第２の層８２によって覆われることにより、さらなる高耐圧化が可能である。
　（４）本実施の形態において、トレンチＴＲの底部ＢＴは、側壁部ＳＷと交差する方向に伸びる底面を含み、トレンチＴＲは、当該底面と側壁部ＳＷとの境界部に角部ＣＮを有し、角部ＣＮは、第１の層８１内に位置することもできる。この場合は、当該底面の位置する深さと部位８２ｂの位置する深さとの差異をＴ１として表わし、角部ＣＮと第２の層８２との最短距離をＴ２として表わした場合に、Ｔ２＜Ｔ１となる関係を満たすことが好ましい。
　これにより、空乏層内に角部ＣＮを配置可能となるため、角部ＣＮ近傍の電界を緩和することができ、ゲート絶縁膜の信頼性を向上させることができる。
　（５）本実施の形態において、底部ＢＴを覆うゲート絶縁膜９１の部分は、側壁部ＳＷを覆うゲート絶縁膜９１の部分よりも厚いことが好ましい。
　このように、電界が集中しやすい底部ＢＴを覆うゲート絶縁膜を厚く形成することにより、ゲート絶縁膜の信頼性を向上させることができる。
　（６）第１の層８１内に、第２の導電型を有する埋込領域７０を含むことが好ましい。このとき、埋込領域７０は、第１の層８１によって第２の層８２から隔てられており、かつトレンチＴＲの側壁部ＳＷおよび底部ＢＴの各々から離れていることが好ましい。
　埋込領域７０によって、トレンチＴＲの底部ＢＴ近傍の電界を効果的に緩和することができる。これにより、さらなる高耐圧化が可能である。
　（７）第１の導電型はｎ型であり、第２の導電型はｐ型であることが好ましい。これにより、チャネル領域（第２の層８２）がｐ型半導体となることができるため、閾値電圧をより一層高くすることができる。
　本実施の形態に係る炭化珪素半導体装置は以下のような製造方法によって製造することができる。
　（８）第１の製造方法は、第１の導電型を有する第１の層８１と、第１の層８１内に設けられ第１の導電型と異なる第２の導電型を有する第２の層８２と、第１の層８１から隔てられるように第２の層８２上に設けられ第１の導電型を有する第３の層８３とを含む炭化珪素基板１１０を準備する工程と、第３の層８３および第２の層８２の一部を除去することにより、第３の層８３を貫通し第２の層８２に到る側壁部ＳＷと、第２の層８２の露出面を含む底部ＢＴとを有するトレンチＴＲを形成する工程と、第２の層８２の露出面に第１の導電型の不純物を注入することにより、トレンチＴＲの底部ＢＴから第１の層８１にまで伸びる第１の導電型を有する注入領域８１ａを形成する工程と、を備える。ここで形成された注入領域８１ａは、第１の層８１と一体となる。
　さらに、第１の製造方法は、トレンチＴＲの側壁部ＳＷおよび底部ＢＴを覆うゲート絶縁膜９１を形成する工程と、ゲート絶縁膜９１を介してトレンチＴＲ上にゲート電極９２を形成する工程と、を備える。これにより、本実施の形態の炭化珪素半導体装置２０１を簡易に製造することができる。
　（９）第２の製造方法は、第１の導電型を有する第１の層８１と、第１の層８１内に離間して設けられ第１の導電型とは異なる第２の導電型を有する２つの第２の層８２と、第１の層８１および第２の層８２上に設けられ第１の導電型を有する第３の層８３とを含む炭化珪素基板１１１を準備する工程と、２つの第２の層８２の間の領域上から、第３の層８３を開口することにより、第１の層８１を露出させ、第３の層８３を貫通し第２の層８２に到る側壁部ＳＷと、第１の層８１の露出面を含む底部ＢＴとを有するトレンチＴＲを形成する工程と、トレンチＴＲの側壁部ＳＷおよび底部ＢＴを覆うゲート絶縁膜９１を形成する工程と、ゲート絶縁膜９１を介してトレンチＴＲ上にゲート電極９２を形成する工程と、を備える。この製造方法によっても、本実施の形態の炭化珪素半導体装置２０１を簡易に製造することができる。
　（１０）第１の製造方法または第２の製造方法において、炭化珪素基板１１０，１１１を準備する工程は、イオン注入により、第１の層８１内に、第２の層８２と第３の層８３とを形成する工程を含むことができる。これにより、炭化珪素基板１１０，１１１を簡易に準備することができる。
　（１１）第１の製造方法または第２の製造方法において、炭化珪素基板１１０，１１１を準備する工程は、エピタキシャル成長により、第１の層８１上に第２の層８２と第３の層８３とを形成する工程を含むこともできる。このような工程を含むことによっても、炭化珪素基板１１０，１１１を簡易に準備することができる。
　［本願発明の実施の形態の詳細］
　以下、本実施の形態に係る炭化珪素半導体装置について、より詳細に説明するが、本実施の形態はこれらに限定されるものではない。
　＜炭化珪素半導体装置＞
　図１に示す実施の形態に係る炭化珪素半導体装置２０１は、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）として構成されている。炭化珪素半導体装置２０１は、単結晶基板８０と、炭化珪素層１０１（エピタキシャル層）と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを有する。単結晶基板８０は、炭化珪素からなり、ｎ型（第１の導電型）を有する。単結晶基板８０上には、炭化珪素層１０１が設けられている。
　炭化珪素層１０１は、単結晶基板８０上にエピタキシャルに成長させられた炭化珪素層である。炭化珪素層１０１は、ポリタイプ４Ｈの六方晶の結晶構造を有する。かかる結晶構造を採用することにより、炭化珪素半導体装置２０１のオン抵抗を低くすることができる。炭化珪素層１０１は、単結晶基板８０に面する下面Ｐ１（第１の主面）と、下面Ｐ１と反対の上面Ｐ２（第２の主面）とを有する。炭化珪素層１０１は、ｎドリフト層８１（第１の層）と、ｐボディ層８２（第２の層）と、ｎ＋層８３（第３の層）と、ｐコンタクト領域８４とを有する。
　ｎドリフト層８１は、ｎ型を有する。ｎドリフト層８１は、炭化珪素層１０１の下面Ｐ１を構成している。ｎドリフト層８１の不純物濃度は、単結晶基板８０の不純物濃度よりも低いことが好ましい。ここで、ｎドリフト層８１の不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
　ｐボディ層８２は、ｐ型（第１の導電型と異なる第２の導電型）を有する。ｐボディ層８２は、ｎドリフト層８１上に設けられている。ｐボディ層８２の不純物濃度は、５×１０15ｃｍ-3以上２×１０18ｃｍ-3以下であることが好ましく、たとえば、１×１０18ｃｍ-3程度とすることができる。
　ｎ＋層８３は、ｎ型を有する。ｎ＋層８３は、ｐボディ層８２によってｎドリフト層８１から隔てられるように、ｐボディ層８２上に設けられている。ｎ＋層８３は、ｐコンタクト領域８４とともに炭化珪素層１０１の上面Ｐ２を構成している。すなわち、ｎ＋層８３は炭化珪素層１０１の上面Ｐ２の一部を構成している。
　炭化珪素層１０１の上面Ｐ２には、上面Ｐ２から下面Ｐ１に向かう方向の深さを有するトレンチＴＲが設けられている。トレンチＴＲは側壁部ＳＷと底部ＢＴとを有する。側壁部ＳＷはｎ＋層８３とｐボディ層８２とを貫通してｎドリフト層８１に到っており、側壁部ＳＷには、ｐボディ層８２とｎ＋層８３とが表出している。そして、側壁部ＳＷはｐボディ層８２上において、炭化珪素半導体装置２０１のチャネル面を含む。また、底部ＢＴは、側壁部ＳＷと連なって形成されており、底部ＢＴにはｎドリフト層８１が表出している。そして、トレンチＴＲは底部ＢＴと側壁部ＳＷとの境界に角部ＣＮを有している。ここで、トレンチＴＲの深さは、たとえば０．３μｍ以上２．０μｍ以下であり、好ましくは０．５μｍ以上１．５μｍ以下である。なお、本実施の形態において、底部ＢＴと上面Ｐ２とは、互いにほぼ平行であって、平坦な形状を有する。
　図２は、図１の炭化珪素半導体装置２０１が有する炭化珪素層１０１の形状を概略的に示す部分斜視図である。図２に示すように、本実施の形態においてトレンチＴＲは、ハニカム構造の網目を構成するように伸びており、トレンチＴＲの底部ＢＴには、ｎドリフト層８１が表出している。そして、側壁部ＳＷは、六角錐台の斜面をなすように形成されており、側壁部ＳＷには、ｐボディ層８２とｎ＋層８３とが表出している。上面Ｐ２は、六角錐台の頂面を構成しており、平面視では六角形状を有している。
　ゲート絶縁膜９１は、トレンチＴＲ上に形成されており、トレンチＴＲの側壁部ＳＷおよび底部ＢＴの各々を覆っている。ゲート絶縁膜９１は酸化珪素膜であることが好適である。そして、ゲート絶縁膜９１上には、ゲート電極９２が設けられている。層間絶縁膜９３はゲート電極９２上に設けられ、ゲート電極９２とソース電極９４との間を絶縁している。ソース電極９４は、炭化珪素層１０１の上面Ｐ２上に設けられており、ｎ＋層８３およびｐコンタクト領域８４の各々に接している。ソース配線層９５は層間絶縁膜９３およびソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。ドレイン電極９８は、炭化珪素層１０１の下面Ｐ１上に単結晶基板８０を介して設けられている。
　トレンチＴＲの底部ＢＴは、ｎドリフト層８１の上に位置している。そして、底部ＢＴは、ｐボディ層８２とｎドリフト層８１とが接する領域のうち最も下面Ｐ１側にある部位８２ｂよりも上面Ｐ２側に位置している。これにより、ｐボディ層８２とｎドリフト層８１とがｐｎ接合することにより生じる空乏層が、従来電界が集中していた領域を覆うことになるので、ゲート絶縁膜９１のうちトレンチＴＲの底部ＢＴを覆う部分に印加される電界は大幅に緩和される。すなわち、トレンチＴＲの底部ＢＴを覆うゲート絶縁膜９１が、空乏層によって保護される。また、底部ＢＴは、図３に示す炭化珪素半導体装置３０１のように、トレンチＴＲの深さ方向において部位８２ｂと同じ深さに位置していてもよい。この場合も、ゲート絶縁膜９１のうち底部ＢＴを覆う部分に印加される電界が緩和される。なお、電界がより大きく緩和される構成は、図１に示す構成である。
　図７に従来のトレンチゲート型炭化珪素半導体装置の一例を示す。図７に示すように、炭化珪素半導体装置７０１では、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）抵抗を完全に排除するため、トレンチＴＲの底部ＢＴはｎドリフト層８１内に位置している。このような構造が採用される理由は、従来の技術思想においては、ＪＦＥＴ抵抗を排除することにより、低オン抵抗化することが優先されてきたからである。しかし、その反面、この構造ではゲート絶縁膜９１が強電界に曝されることから、耐圧を維持するためにｎドリフト層８１の厚さや不純物濃度等に一定の制約が課せられることとなり、高耐圧と低オン抵抗を高度に両立することは困難であった。
　これに対して、図１に示す本実施の形態の炭化珪素半導体装置では、ＪＦＥＴ抵抗成分を一部含む場合があり得るが、電界緩和効果が極めて大きいため、全体として耐圧を改善することができ、高耐圧と低オン抵抗とを高度に両立することが可能である。
　なお、図１において底部ＢＴは、側壁部ＳＷと交差する方向に伸びる面を含むことにより、底面を構成しているが、底部ＢＴは一の側壁部ＳＷと他の側壁部ＳＷとが交差することにより構成される線であってもよい。すなわち、トレンチＴＲの断面形状は、Ｖ字形状であってもよく、Ｖ字形状であっても本実施の形態の効果は示される。
　また、底部ＢＴを覆うゲート絶縁膜９１の部分（図１中のｔｂ）は、側壁部ＳＷを覆うゲート絶縁膜９１の部分（図１中のｔｓ）よりも厚いことが好ましい。すなわち、図１においてｔｓ＜ｔｂとなる関係を満たすことが好ましい。側壁部ＳＷに比べて強い電界が印加される底部ＢＴを覆うゲート絶縁膜を厚く形成することにより、ゲート絶縁膜の信頼性を向上させることができる。なお、ｔｂおよびｔｓは、１．２ｔｓ≦ｔｂとなる関係を満たすことがより好ましい。
　なお、図１に示すように、トレンチＴＲの底面（底部ＢＴ）の位置する深さとｐボディ層８２のうち最も下面Ｐ１側にある部位８２ｂの位置する深さとの差異をＴ１として表わした場合、前述のように本実施の形態の炭化珪素半導体装置は、０≦Ｔ１となる関係を満たすが、ＪＦＥＴ抵抗を可能な限り低減し、さらなる低オン抵抗化を追求するとの観点から、Ｔ１≦１μｍとなる関係を満たすことが好ましい。また、同様の観点から、トレンチＴＲを挟んで対向配置される２つのｐボディ層８２同士の最短距離は、１μｍ≦Ｗとなる関係を満たすことが好ましい。
　≪特殊面≫
　トレンチＴＲの側壁部ＳＷは、炭化珪素層１０１の上面Ｐ２に対して傾斜していることが好ましい。すなわち、トレンチＴＲは開口に向かってテーパ状に拡がっていることが好ましい。具体的には、側壁部ＳＷの面方位は、｛０００１｝面に対して５０°以上６５°以下傾斜していることが好ましく、（０００－１）面に対して５０°以上６５°以下傾斜していることが好ましい。また、側壁部ＳＷは、特にｐボディ層８２上の部分において、所定の結晶面（以下、「特殊面」と称する）を有することが好ましい。
　トレンチＴＲの側壁部ＳＷ（図１）に表出するｐボディ層８２には、表面として特殊面が設けられていることが好ましい。特殊面が設けられた側壁部ＳＷは、図１１に示すように、面方位｛０－３３－８｝を有する面Ｓ１（第１の面）を含む。換言すれば、トレンチＴＲの側壁部ＳＷ上においてｐボディ層８２には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０－３３－８）を有する。
　より好ましくは、側壁部ＳＷは面Ｓ１を微視的に含み、側壁部ＳＷはさらに、面方位｛０－１１－１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで、「微視的」とは、「原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に」ということを意味している。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。なお、面Ｓ２は好ましくは面方位（０－１１－１）を有する。
　さらに、好ましくは側壁部ＳＷの面Ｓ１および面Ｓ２は、面方位｛０－１１－２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえばＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）により観察することができる。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで、「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味している。このように、巨視的なオフ角の測定方法としては、たとえば一般的なＸ線回折を用いた方法を挙げることができる。また、複合面ＳＲは、面方位（０－１１－２）を有することが好ましい。この場合、複合面ＳＲは（０００－１）面に対して巨視的に６２°のオフ角を有する。
　また、好ましくは、チャネル面上においてキャリアが流れる方向（すなわち、ＭＯＳＦＥＴの厚さ方向（図１などにおける縦方向））であるチャネル方向ＣＤは、上述した周期的繰り返しが行なわれる方向に沿っている。次に複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図１２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図１３に示すように、（１１－２０）面（図１２の線ＸＩＩＩ－ＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図１３においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図１４に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面に対応する。
　図１５に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図１６を参照して、側壁部ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図１６のグラフにおいて、横軸は、チャネル面を有する側壁部ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁部ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。なお、熱エッチング等の製造方法については後述する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図１４および図１５に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図１７に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図１８に示すように、側壁部ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁部ＳＷが含んでもよい。この場合、側壁部ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が｛０－３３－８｝面となる表面がある。より好ましくは、側壁部ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　上述した理由により、トレンチＴＲの側壁部ＳＷ（図１）上においてｐボディ層８２には、面方位｛０－３３－８｝を有する面Ｓ１（図１１）を含む表面が設けられていることが好ましい。これにより、炭化珪素半導体装置２０１のオン抵抗のうち、ｐボディ層８２によって構成されるチャネル部分の抵抗を小さくすることができる。よってｎドリフト層８１の抵抗がより大きくても許容される。よってｎドリフト層８１の不純物濃度をより小さくすることができる。これにより炭化珪素半導体装置のさらなる高耐圧化が可能となる。
　なお、この表面は面Ｓ１を微視的に含んでもよく、表面はさらに、面方位｛０－１１－１｝を有する面Ｓ２（図１１）を微視的に含んでもよい。この表面の面Ｓ１およびＳ２は、面方位｛０－１１－２｝を有する複合面ＳＲ（図１１）を構成することが好ましい。またこの表面は｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有することがより好ましい。これによりチャネル部分の抵抗をより小さくすることができる。
　＜炭化珪素半導体装置の製造方法＞
　次に本実施の形態に係る炭化珪素半導体装置の製造方法について説明する。本実施の形態に係る炭化珪素半導体装置を製造する方法としては、以下に示す第１の製造方法および第２の製造方法が好適である。
　≪第１の製造方法≫
　図８Ａに示すように、まず単結晶基板８０上にｎドリフト層８１が形成される。具体的には、単結晶基板８０上におけるエピタキシャル成長によって、ｎドリフト層８１が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、ｎドリフト層８１内にｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４が形成される。これらの形成は、たとえば、ｎドリフト層８１へのイオン注入により行なうことができる。ｐボディ層８２およびｐコンタクト領域８４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ＋層８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物が注入される。イオン注入によって形成されるｐボディ層８２の深さは、１μｍ以下であることが好ましく、たとえば、深さ０．７～０．８μｍ程度である。またｎ＋層８３は、炭化珪素半導体装置２０１のチャネル長が実質的に０．３～０．６μｍ程度となるように、イオン注入によって形成される。
　なお、イオン注入の代わりに、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
　次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　以上のようにして、ｎドリフト層８１と、ｎドリフト層８１内に設けられたｐボディ層８２と、ｎドリフト層８１から隔てられるようにｐボディ層８２上に設けられたｎ＋層８３とを含む炭化珪素基板１１０を準備される。
　次に、トレンチＴＲを形成する工程が実行される。図８Ｂに示すトレンチＴＲは、まずマスク層を介して、ｎ＋層８３およびｐボディ層８２の一部をエッチングによって除去することにより、ｎ＋層８３を貫通し、ｐボディ層８２に到る上面Ｐ２に対して垂直な溝を形成した後、熱エッチングを行なうことにより、さらにｎ＋層８３およびｐボディ層８２の一部を除去し、開口に向かってテーパ状に広がった形状となるように形成される。
　ここでマスク層は、酸化珪素膜であることが好ましい。酸化珪素膜は、上面Ｐ２を熱酸化することにより容易に形成できるため好適である。
　垂直な溝を形成するために行なわれるエッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。
　垂直な溝を形成した後に行なわれる熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行ない得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層は、炭化珪素に対する選択比が極めて大きいので、炭化珪素のエッチング中に実質的にエッチングされない。そして、これにより、側壁部ＳＷ上、特にｐボディ層８２上において、特殊面が自己形成される。なお、ここで用いたマスク層はエッチングなど任意の方法により除去することができる。
　以上のようにして、図８Ｂに示すように、ｎ＋層８３を貫通しｐボディ層８２に到る側壁部ＳＷと、ｐボディ層８２の露出面を含む底部ＢＴとを有するトレンチＴＲを形成することができる。
　次に、図８Ｃに示すようにイオン注入マスク層４０を介して、ｐボディ層８２の露出面（底部ＢＴにおけるｐボディ層８２の残部）に対してイオン注入を行なうことにより、ｎ型を有する注入領域８１ａを形成する。イオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物が注入される。ここで、形成された注入領域８１ａは、ｎ型を有するため、ｎドリフト層８１と同視することのできるものであり、ｎドリフト層８１と一体となる。
　なお、ここで、図８Ｃ中に示すイオン注入マスク層４０の開口部の幅Ｒを適宜調整することにより、後述する第１～第３の変形例の炭化珪素半導体装置を製造することが可能である。
　次に、図１０Ａに示すようにゲート絶縁膜９１を形成する工程が実行される。ここで、ゲート絶縁膜９１は、トレンチＴＲの側壁部ＳＷおよび底部ＢＴの各々を覆うように形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成することができる。
　ゲート絶縁膜９１が形成された後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　次に、図１０Ｂに示すように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）またはＲＩＥとによって行なうことができる。
　その後、図１０Ｃに示すように、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてｎ＋層８３およびｐコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてｎ＋層８３およびｐコンタクト領域８４の各々に接するソース電極９４が形成される。さらに、図１に示すように、ｎドリフト層８１からなる下面Ｐ１上に単結晶基板８０を介してドレイン電極９８が形成され、層間絶縁膜９３およびソース電極９４上にソース配線層９５が形成される。以上のようにして、高耐圧と低オン抵抗とを両立した炭化珪素半導体装置２０１を簡易に製造することができる。
　≪第２の製造方法≫
　次に、本実施の形態の炭化珪素半導体装置の別の製造方法について説明する。
　まず、前述した第１の製造方法と同様にして、単結晶基板８０上にｎドリフト層８１を形成する。
　次に、前述した第１の製造方法と同様にして、ｎドリフト層８１内にｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４が形成され、炭化珪素基板１１１が準備される。ただし、第２の製造方法では、図９Ａに示すように、２つのｐボディ層８２が、ｎドリフト層８１内に離間して設けられる。すなわち、ｎドリフト層８１と、ｎドリフト層８１内に離間して設けられた２つのｐボディ層８２と、ｎドリフト層８１およびｐボディ層８２上に設けられたｎ＋層８３とを含む炭化珪素基板１１１が準備される。なお、ｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４は、第１の製造方法と同様に、イオン注入やエピタキシャル成長によって、形成することができる。
　次に、図９Ｂに示すように、トレンチＴＲを形成する工程が実行される。第２の製造方法では、２つのｐボディ層８２の間の領域上から、ｎ＋層８３を開口することにより、トレンチＴＲが形成される。すなわち、トレンチＴＲは、ｎ＋層８３を貫通しｐボディ層８２に到る側壁部ＳＷと、ｎドリフト層８１の露出面を含む底部ＢＴを有するように形成される。トレンチＴＲの形成におけるエッチング条件などは、第１の製造方法と同様であるので、同じ説明は繰り返さない。
　これ以降、第１の製造方法と同様に、図１０Ａ～図１０Ｃに示すゲート絶縁膜９１、ゲート電極９２、層間絶縁膜９３およびソース電極９４を形成する工程が実行される。そして、図１に示すようにｎドリフト層８１からなる下面Ｐ１上に単結晶基板８０を介してドレイン電極９８が形成され、層間絶縁膜９３およびソース電極９４上にソース配線層９５が形成される。以上のようにして、高耐圧と低オン抵抗とを両立した炭化珪素半導体装置２０１を簡易に製造することができる。
　＜変形例＞
　次に、図４～図６を参照して、本実施の形態に係る炭化珪素半導体装置の変形例について説明する。
　≪第１の変形例≫
　図４に示す第１の変形例に係る炭化珪素半導体装置４０１は、ｎドリフト層８１内に埋込領域７０を有する点において、図１に示す炭化珪素半導体装置２０１と異なる。
　埋込領域７０はｐ型（第２の導電型）を有し、ｎドリフト層８１によってｐボディ層８２から隔てられ、トレンチＴＲの側壁部ＳＷおよび底部ＢＴの各々から離れて設けられている。この変形例では、ソース－ドレイン間に印加される電界の一部が、埋込領域７０に割り当てられるため、ゲート絶縁膜９１に印加される電界が緩和される。これにより、ゲート絶縁膜の信頼性をより一層高めることができる。かかる埋込領域７０は、たとえば、イオン注入によって、ｎドリフト層８１内に形成することができる。
　図４に示すように、埋込領域７０は、ｐボディ層８２の下に設けられ、ｐボディ層８２から０．５μｍ以上５μｍ以下離れていることが好ましい。また、埋込領域７０は、トレンチＴＲの底部ＢＴの位置よりも深い位置のみに設けられ、埋込領域７０と、トレンチＴＲの底部ＢＴとの距離は０．５μｍ以上５μｍ以下であることが好ましい。このような位置に配置されることにより、埋込領域７０は十分な電界緩和効果を発揮する。
　また、埋込領域７０の単位体積当たりの不純物濃度を厚さ方向（図４の縦方向）に積分した値は、埋込領域７０を形成するためのイオン注入のドーズ量に対応する。このドーズ量は、１×１０12ｃｍ-2以上１×１０15ｃｍ-2以下であることが好ましく、たとえば１×１０-13ｃｍ-2とすることができる。埋込領域７０が有する不純物は、たとえばアルミニウムである。
　≪第２の変形例≫
　図５を参照して、第２の変形例に係る炭化珪素半導体装置５０１を説明する。炭化珪素半導体装置５０１では、トレンチＴＲは底面である底部ＢＴと側壁部ＳＷとの境界に角部ＣＮを有しており、角部ＣＮはｐボディ層８２内に位置している。
　図５に示す炭化珪素半導体装置５０１において、ゲート絶縁膜のうち角部ＣＮに対応する部分は、膜の厚さが薄くなりやすく、とりわけ絶縁破壊の発生しやすい部分である。本変形例では、この角部ＣＮをｐボディ層８２内に設けることにより、角部ＣＮに印加される電界が大幅に緩和されるため、ゲート絶縁膜９１の信頼性が向上し、炭化珪素半導体装置のさらなる高耐圧化が可能となる。
　≪第３の変形例≫
　図６を参照して、第３の変形例に係る炭化珪素半導体装置６０１を説明する。炭化珪素半導体装置６０１では、トレンチＴＲは底面である底部ＢＴと側壁部ＳＷとの境界に角部ＣＮを有しており、角部ＣＮはｎドリフト層８１内に位置している。そして、トレンチＴＲの底面（底部ＢＴ）の位置する深さとｐボディ層８２のうち最も下面Ｐ１側にある部位８２ｂの位置する深さとの差異（図６中のＴ１）と、角部ＣＮとｐボディ層８２との最短距離（図６のＴ２）とが、Ｔ２＜Ｔ１となる関係を満たしている。
　この変形例においては、Ｔ２が大きくなる程、空乏層によるトレンチＴＲの底部ＢＴでの電界緩和効果が小さくなる。他方、Ｔ１が大きくなると、空乏層による電界緩和効果が大きくなり、角部ＣＮに印加される電界が小さくなる。そして、Ｔ２＜Ｔ１となる関係を満たすことにより、角部ＣＮに印加される電界と電界緩和効果とのバランスから、ゲート絶縁膜の信頼性を十分なものとすることができる。
　以上のように本発明の実施の形態について説明を行なったが、上述した各実施の形態の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　４０　マスク層、７０　埋込領域、８０　単結晶基板、８１　ｎドリフト層（第１の層）、８１ａ　注入領域、８２　ｐボディ層（第２の層）、８２ｂ　部位、８３　ｎ＋層（第３の層）、８４　ｐコンタクト層、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９８　ドレイン電極、１０１　炭化珪素層、１１０，１１１　炭化珪素基板、２０１，３０１，４０１，５０１，６０１，７０１　炭化珪素半導体装置、ＴＲ　トレンチ、ＢＴ　底部、ＳＷ　側壁部、ＣＮ　角部、ＣＤ　チャネル方向、Ｐ１　下面（第１の主面）、Ｐ２　上面（第２の主面）、Ｓ１　第１の面、Ｓ２　第２の面、ＳＱ，ＳＲ　複合面。

Claims (11)

  1. 　第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素層を備え、
    　前記炭化珪素層は、前記第１の主面を構成し第１の導電型を有する第１の層と、
    　前記第１の層内に設けられ前記第１の導電型と異なる第２の導電型を有する第２の層と、
    　前記第１の層から隔てられるように前記第２の層上に設けられ前記第２の主面の一部を構成しかつ前記第１の導電型を有する第３の層と、を含み、
    　前記炭化珪素層の前記第２の主面には、前記第２の主面から前記第１の主面に向かう方向の深さを有するトレンチが設けられており、
    　前記トレンチは、前記第２の層と前記第３の層とが表出する側壁部と、前記側壁部と連なり前記第１の層が表出する底部とを有し、さらに、
    　前記側壁部および前記底部の各々を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
    　前記トレンチの深さ方向において前記トレンチの前記底部の位置は、前記第２の層と前記第１の層とが接する領域のうち最も前記第１の主面側にある部位よりも前記第２の主面側に位置するか、または、前記深さ方向において前記部位と同じ深さに位置する、炭化珪素半導体装置。
  2. 　前記側壁部において前記第２の層には、面方位｛０－３３－８｝を有する第１の面を含む表面が設けられている、請求項１に記載の炭化珪素半導体装置。
  3. 　前記トレンチの前記底部は、前記側壁部と交差する方向に伸びる底面を含み、
    　前記トレンチは、前記底面と前記側壁部との境界部に角部を有し、
    　前記角部は、前記第２の層内に位置する、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記トレンチの前記底部は、前記側壁部と交差する方向に伸びる底面を含み、
    　前記トレンチは、前記底面と前記側壁部との境界部に角部を有し、
    　前記角部は、前記第１の層内に位置し、
    　前記底面の位置する深さと前記部位の位置する深さとの差異をＴ１として表わし、前記角部と前記第２の層との最短距離をＴ２として表わした場合に、Ｔ２＜Ｔ１となる関係を満たす、請求項１または請求項２に記載の炭化珪素半導体装置。
  5. 　前記底部を覆う前記ゲート絶縁膜の部分は、前記側壁部を覆う前記ゲート絶縁膜の部分よりも厚い、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記第１の層内に、前記第２の導電型を有する埋込領域を含み、
    　前記埋込領域は、前記第１の層によって前記第２の層から隔てられており、かつ前記トレンチの前記側壁部および前記底部の各々から離れている、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　第１の導電型を有する第１の層と、前記第１の層内に設けられ前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第１の層から隔てられるように前記第２の層上に設けられ前記第１の導電型を有する第３の層とを含む炭化珪素基板を準備する工程と、
    　前記第３の層および前記第２の層の一部を除去することにより、前記第３の層を貫通し前記第２の層に到る側壁部と、前記第２の層の露出面を含む底部とを有するトレンチを形成する工程と、
    　前記第２の層の前記露出面に前記第１の導電型の不純物を注入することにより、前記トレンチの前記底部から前記第１の層にまで伸びる前記第１の導電型を有する注入領域を形成する工程と、を備え、
    　前記注入領域は、前記第１の層と一体となり、さらに、
    　前記トレンチの前記側壁部および前記底部を覆うゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記トレンチ上にゲート電極を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
  9. 　第１の導電型を有する第１の層と、前記第１の層内に離間して設けられ前記第１の導電型とは異なる第２の導電型を有する２つの第２の層と、前記第１の層および前記第２の層上に設けられ前記第１の導電型を有する第３の層とを含む炭化珪素基板を準備する工程と、
    　２つの前記第２の層の間の領域上から、前記第３の層を開口することにより、前記第１の層を露出させ、前記第３の層を貫通し前記第２の層に到る側壁部と、前記第１の層の露出面を含む底部とを有するトレンチを形成する工程と、
    　前記トレンチの前記側壁部および前記底部を覆うゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記トレンチ上にゲート電極を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
  10. 　前記炭化珪素基板を準備する工程は、イオン注入により、前記第１の層内に、前記第２の層と前記第３の層とを形成する工程を含む、請求項８または請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記炭化珪素基板を準備する工程は、エピタキシャル成長により、前記第１の層上に前記第２の層と前記第３の層とを形成する工程を含む、請求項８または請求項９に記載の炭化珪素半導体装置の製造方法。
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