CN110120428A - 半导体元件及其制造方法 - Google Patents

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Abstract

提供高耐压且耐湿性能高的半导体元件。半导体元件具备：第1导电型的半导体基板；配置在半导体基板主面上的第1导电型的碳化硅半导体层；配置在碳化硅半导体层内的第2导电型的终端区域；绝缘膜；配置在碳化硅半导体层上的第1电极；和包围第1电极的密封圈。终端区域配置成从半导体基板的主面的法线方向观察包围碳化硅半导体层的表面的一部分。终端区域包括第2导电型的保护环区域和第2导电型的终端注入区域。密封圈经由配置在绝缘膜(111)的开口形成在终端注入区域(154)之上。

Description

半导体元件及其制造方法
技术领域
本公开涉及半导体元件及其制造方法。
背景技术
碳化硅(シリコンカ一バイド：SiC)与硅(Si)相比是带隙大且硬度高的半导体材料。SiC例如应用于开关元件以及整流元件等半导体元件。使用了SiC的半导体元件与使用了Si的半导体元件相比，例如具有能够降低电力损耗这样的优点。
使用了SiC的代表性的半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)以及肖特基势垒二极管(Schottky-Barrier Diode：SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。此外，结型势垒肖特基二极管(Juction-Barrier Schottky Diode：JBS)是SBD的一种。
使用了SiC的半导体元件(以下，“SiC半导体元件”)具有半导体基板和由配置在半导体基板的主面上的SiC形成的半导体层。在半导体层的上方，作为表面电极配置有与元件外部电连接的电极。在SiC半导体元件的终端或者周边，在半导体层设置用于缓和电场的终端构造。此外，为了提高耐湿性，有时在半导体层的端部的主面上形成环状的层(参照专利文献1)。
专利文献
专利文献1：国际专利公开WO2017/033126号
发明内容
本公开的一方案提供高耐压且耐湿性能高的半导体元件。
为了解决上述课题，本公开的一方案涉及的半导体元件具有以下的结构。即，具备：第1导电型的半导体基板、第1导电型的碳化硅半导体层、第2导电型的终端区域、绝缘膜、第1电极、第2电极、密封圈。半导体基板具有主面以及背面。碳化硅半导体层配置在半导体基板的主面上。第2导电型的终端区域配置在碳化硅半导体层内。绝缘膜覆盖终端区域的至少一部分。第1电极配置在碳化硅半导体层上，且与碳化硅半导体层形成肖特基结。第2电极配置在半导体基板的背面上，且与半导体基板形成欧姆接合。密封圈配置在碳化硅半导体层上，且包围第1电极。终端区域配置成从半导体基板的主面的法线方向观察包围碳化硅半导体层的表面的一部分。终端区域包括：与碳化硅半导体层的表面相接的第2导电型的保护环区域；和配置成与保护环区域分离地包围保护环区域的周围的第2导电型的终端注入区域。第1电极具有与碳化硅半导体层相接的面。第1电极在与碳化硅半导体层相接的面的缘部与保护环区域相接。密封圈经由配置在绝缘膜的开口形成在终端注入区域之上。
发明效果
根据本公开的一方案，提供高耐压且耐湿性能高的半导体元件。
附图说明
图1是表示本公开的实施方式的半导体元件的截面的图。
图2是本公开的实施方式的半导体元件中的形成在漂移层102上的终端区域以及阻挡区域的俯视图。
图3是表示本公开的实施方式的半导体元件中的高加速应力试验的结果的图。
图4是表示现有的半导体元件中的高加速应力试验的结果的比较例的图。
图5是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图6是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图7是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图8是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图9是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图10是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图11是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图12是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图13是表示本公开的实施方式的半导体元件的制造方法的截面示意图。
图14是表示作为本公开的实施方式的变形例的半导体元件的截面的图。
图15是作为本公开的实施方式的变形例的半导体元件中的形成在漂移层上的终端区域以及阻挡区域的俯视图。
图16是表示本公开的实施方式的变形例的半导体元件的截面的图。
图17是作为本公开的实施方式的变形例的半导体元件中的形成在漂移层上的终端区域以及阻挡区域的俯视图。
图18是表示本公开的实施方式的变形例的半导体元件的截面的图。
图19是作为本公开的实施方式的变形例的半导体元件中的形成在漂移层102上的终端区域的俯视图。
图20是表示本公开的实施方式的变形例的半导体元件的截面的图。
图21A是表示本公开的实施方式的变形例的半导体元件的截面的图。
图21B是表示本公开的实施方式的变形例的半导体元件的截面的图。
图22是表示本公开的实施方式的变形例的半导体元件的截面的图。
图23是表示现有的半导体元件的截面的图。
图24是现有的半导体元件中的形成在漂移层上的终端区域以及阻挡区域的俯视图。
符号说明
1000，1005，1010，1020，1030，1040，1050，1060 半导体元件；
101 半导体基板；
102 漂移层；
102B 缓冲层；
110 第2电极；
111 绝缘膜；
111A 内侧；
111B 外侧；
112 表面电极；
113 背面电极；
114 钝化膜
114a 第1钝化膜；
114b 第2钝化膜；
150 终端区域；
151 保护环区域；
152 FLR区域；
153 阻挡区域；
154，1541 终端注入区域；
159 第1电极；
1120 密封圈。
具体实施方式
寻求高耐压且可耐受大电流的使用的可靠性高的半导体元件。但是，在专利文献1公开的现有的SiC半导体元件中，有时耐湿性能并不充分。
本发明者基于以上的研讨，想到了以下的方案涉及的半导体元件及其制造方法。
本公开的一方案涉及的半导体元件具有以下的结构。即，具备：第1导电型的半导体基板、第1导电型的碳化硅半导体层、第2导电型的终端区域、绝缘膜、第1电极、第2电极、密封圈。半导体基板具有主面以及背面。碳化硅半导体层配置在半导体基板的主面上。第2导电型的终端区域配置在碳化硅半导体层内。绝缘膜覆盖终端区域的至少一部分。第1电极配置在碳化硅半导体层上，且与碳化硅半导体层形成肖特基结。第2电极配置在半导体基板的背面上，且与半导体基板形成欧姆接合。密封圈配置在碳化硅半导体层上，且包围第1电极。终端区域配置成从半导体基板的主面的法线方向观察，包围碳化硅半导体层的表面的一部分。终端区域包括：与碳化硅半导体层的表面相接的第2导电型的保护环区域；和配置成与保护环区域分离地包围保护环区域的周围的第2导电型的终端注入区域。第1电极具有与碳化硅半导体层相接的面。第1电极在与碳化硅半导体层相接的面的缘部，与保护环区域相接。密封圈经由配置在绝缘膜的开口形成在终端注入区域之上。
另外，可以是，在从半导体基板的面内的中央朝向端部的方向上，开口中的密封圈的宽度比终端注入区域的宽度小。
此外，可以是，密封圈具备导电膜，密封圈经由导电膜与终端注入区域连接。
此外，可以是，在导电膜在碳化硅半导体层的表面相接的区域整体，配置终端注入区域。
此外，可以是，密封圈与终端注入区域相接。
此外，可以是，在密封圈在碳化硅半导体层的表面相接的区域整体，配置终端注入区域。
此外，可以是，导电膜具有与第1电极相同的结构。
此外，可以是，还具备配置在第1电极上的表面电极。
此外，可以是，表面电极具有与保护环相同的结构。
此外，可以是，终端区域在保护环区域和终端注入区域之间还包括FLR区域，FLR区域包括配置成与保护环区域分离地包围保护环区域的周围的多个第2导电型的环。
此外，可以是，FLR区域与终端注入区域分离配置。
此外，可以是，保护环区域、FLR区域、以及终端注入区域在与半导体基板的主面垂直的方向上具有同一浓度分配。
此外，可以是，保护环区域、FLR区域、以及终端注入区域的碳化硅半导体层中的第2导电型的杂质浓度是1×1020cm-3以上。
此外，可以是，还具备配置在保护环区域的内侧且碳化硅半导体层的表面的第2导电型的阻挡区域。
此外，可以是，还具备配置在保护环区域的内侧且碳化硅半导体层的表面的第2导电型的阻挡区域，阻挡区域、保护环区域、FLR区域、以及终端注入区域在与半导体基板的主面垂直的方向上具有同一浓度分配。
此外，可以是，阻挡区域、保护环区域、FLR区域、以及终端注入区域的碳化硅半导体层中的第2导电型的杂质浓度是1×1020cm-3以上。
此外，本公开的一方案涉及的半导体元件的制造方法包括以下的工序。即，包括准备具有主面以及背面的第1导电型的半导体基板的工序。包括形成配置在半导体基板的主面上的第1导电型的碳化硅半导体层的工序。包括形成配置在碳化硅半导体层内的第2导电型的终端区域的工序。包括形成覆盖终端区域的至少一部分的绝缘膜的工序。包括形成配置在碳化硅半导体层上且与碳化硅半导体层形成肖特基结的第1电极的工序。包括形成配置在半导体基板的背面上且与半导体基板成为欧姆接合的第2电极的工序。包括形成配置在碳化硅半导体层上且包围第1电极的密封圈的工序。这里，终端区域从半导体基板的主面的法线方向观察配置成包围碳化硅半导体层表面的一部分。终端区域包括：与碳化硅半导体层的表面相接的第2导电型的保护环区域；和配置成与保护环区域分离地包围保护环区域的周围的第2导电型的终端注入区域。第1电极具有与碳化硅半导体层相接的面。第1电极在与碳化硅半导体层相接的面的缘部与保护环区域相接。密封圈经由形成在绝缘膜的开口而形成在终端注入区域之上。保护环区域和终端注入区域在同一工序中形成。
另外，可以是，还包括形成FLR区域的工序，该FLR区域位于保护环区域和终端注入区域之间且包括配置成与保护环区域分离地包围保护环区域的周围的第2导电型的多个环，保护环区域、FLR区域、终端注入区域在同一工序中形成。
此外，可以是，还包括形成第2导电型的阻挡区域的工序，该第2导电型的阻挡区域配置在保护环区域的内侧且碳化硅半导体层的表面，阻挡区域、保护环区域、FLR区域、终端注入区域在同一工序中形成。
此外，可以是，密封圈经由导电膜与终端注入区域间接地连接，导电膜与第1电极在同一工序中形成。
此外，可以是，还包括形成在第1电极上配置的表面电极的工序，表面电极与密封圈在同一工序中形成。
以下，说明本公开的更加具体的实施方式。其中，有时省略必要以上的详细的说明。例如，有时省略针对已经广泛知晓的事项的详细说明以及实质相同的结构的重复说明。这是为了避免以下的说明变得不必要地冗长，使本领域技术人员的理解容易。另外，发明者为了使本领域技术人员充分理解本公开而提供附图以及以下的说明，其意图并不是由此对权利要求书记载的主题进行限定。在以下的说明中，对具有同一或者类似功能的结构要素附加相同参照符号。
(实施方式)
以下，参照附图说明本公开的半导体元件的实施方式。在本实施方式中，示出第1导电型为n型且第2导电型为p型的例子，但并不限定于此。在本公开的实施方式中，也可以是，第1导电型为p型且第2导电型为n型。
(半导体元件的构造)
参照图1至图13，说明本实施方式涉及的半导体元件1000。
图1以及图2分别是用于说明本实施方式涉及的半导体元件1000的概况的截面图以及俯视图。半导体元件1000具备：第1导电型的半导体基板101；和作为配置在半导体基板101的主面上的第1导电型的碳化硅半导体层的漂移层102。在图1所示的例子中，半导体元件1000在漂移层102和半导体基板101之间具备缓冲层102B。缓冲层102B被省略也没有关系。在漂移层102内配置第2导电型的终端区域150。第2导电型的终端区域150包括：保护环区域151、包括围绕其周边的多个环的FLR(Field Limiting Ring：场限环)区域152以及终端注入区域154。
在漂移层102上配置第1电极159。第1电极159与漂移层102形成肖特基结。第1电极159在与作为碳化硅半导体层的漂移层102相接的面的缘部与保护环区域151相接。与保护环区域151相接的金属材料可以仅是第1电极159。保护环区域151可以与第1电极159形成非欧姆接合。在第1电极159的表面配置表面电极112。
在漂移层102的表面102S上的一部分配置绝缘膜111。绝缘膜111覆盖终端区域150的一部分。第1电极159的一部分可以覆盖绝缘膜111上。以覆盖绝缘膜111上的一部分的方式配置钝化膜114。钝化膜114可以覆盖表面电极112的一部分。
从半导体基板101的法线方向观察，可以在漂移层102中的位于终端区域150的内侧的区域配置多个第2导电型的阻挡区域153。通过形成阻挡区域153，能够减少对第1电极159以及漂移层102中形成的肖特基结施加了逆偏置的情况下的肖特基漏电流。阻挡区域153形成在漂移层102的表面102S侧。阻挡区域153可以在漂移层102的表面102S与第1电极159相接。
此外，在漂移层102的表面102S上的端部配置密封圈1120。可以在密封圈1120之下配置阻挡金属1590。密封圈1120或者阻挡金属1590在漂移层102的表面102S经由绝缘膜111的开口与第2导电型的终端注入区域154相接。在从半导体基板101的基板中央往端部去的方向上，密封圈1120或者阻挡金属1590与漂移层102的表面102S的接触宽度设计得比终端注入区域154的宽度小。即，密封圈1120或者阻挡金属1590与漂移层102的表面102S相接的面整体处于终端注入区域154上。
在作为与半导体基板101的主面对置的面的背面上配置第2电极110。第2电极110与半导体基板101形成欧姆接合。在第2电极110的下表面、即与半导体基板101相反的一侧的面配置背面电极113。另外，为了降低半导体基板101的背面与第2电极110的欧姆接合的接触电阻，可以对半导体基板101的背面形成第1导电型的注入区域，这一点未图示。
如图1所示，终端区域150可以具备：与第1电极159的一部分相接的第2导电型的保护环区域151；包括配置成包围保护环区域151的、多个第2导电型的环的作为浮置区域的FLR区域152；和终端注入区域154。FLR区域152配置成与保护环区域151不接触。另外，终端区域150只要具备配置成包围漂移层102的表面的一部分的至少一个区域即可，并不限定于例示的结构。例如，作为终端区域150，可以形成使第2导电型的杂质浓度在半导体基板101的面内方向上变化的JTE(Junction Termination Extention，结终端扩展)区域。
接着，图2示出对半导体元件1000的漂移层102的表面102S进行俯视的结构。为使说明简单，这里并不图示漂移层102的表面102S上的构造物。终端区域150的内侧是有效区域102A。电流在漂移层102的表面102S流过有效区域102A。如图2所示，在具有阻挡区域153的结构的情况下，半导体元件1000的正向电流在有效区域102A当中配置有阻挡区域153的区域以外选择性地流过。其中，在相对于第2电极对第1电极施加较大的正向电压的情况下，在阻挡区域153也可以流过正向电流。
在相对于半导体元件1000的第2电极110对第1电极159施加负的电压时，有时因高电场集中在半导体元件1000内而发生耐压降低的情况。为了抑制该耐压降低，设置终端区域150。终端区域150在半导体元件1000的角部如图2所示那样具有曲率地配置。终端区域150例如能够通过其内周以及外周由直线构成的至少两个直线区域和包括曲线的扇形区域来表现。扇形区域配置成将至少两个直线区域的端部相连。在该例子中，直线区域的内周以及外周仅由直线构成，但内周以及外周的一部分也可以不是直线状。此外，与扇形区域相连的两个区域也可以不是直线区域。例如，其内周以及外周也可以由曲率比扇形区域大的曲线构成。
在图2所示的例子中，在配置在半导体元件1000的角部的终端区域150，终端注入区域154的内周以及外周、FLR区域152中的环的内周以及外周、以及保护环区域151的外周具有相同的曲率中心P。
本发明者将本公开的半导体元件1000以及作为比较例而作成的现有的半导体元件9000组装到一般的封装(TO-247)，实施了应力试验。现有的半导体元件9000的截面以及平面的结构分别如图23以及图24所示。与图1以及图2所示的例子相比较，终端注入区域154的有无是不同的。
图3以及图4示出高加速应力试验(Highly-Accelerated Temperature andHumidity Stress Test：HAST)的结果。本发明者通过设温度130℃以及相对湿度85％并相对于背面电极113对表面电极112施加1000V的负电压，从而实施了应力试验。本发明者分别对本公开的半导体元件1000以及现有的半导体元件9000各准备三个元件，对流过表面电极112以及背面电极113之间的反向漏电流始终进行监视，得到图3以及图4所示的结果。另外，在图3以及图4的曲线图中，横轴表示实施了应力试验的时间(单位时间(hour，记号h))(应力时间：Stress Time[h])，纵轴表示施加了1000V的负电压时的反向漏电流的值(单位A)(Ir@1000V[A])。另外，纵轴按对数标度，记号E表示10的幂。例如，1.E-05表示1×10-5。
在图3所示的例子中，本公开的半导体元件1000中的应力试验开始初期的泄露电流在任一个元件中都是10μA以下。之后，在经过了180小时后，也几乎没有从初期的泄露电流发生变化。
在图4所示的例子中，比较例的现有的半导体元件9000中的应力试验开始初期的泄露电流在一个元件中是10μA以上，在两个元件中是10μA以下。在上述一个元件中，在经过了180小时后，泄露电流也几乎没有从初期的值发生变化。另一方面，在上述两个元件中，从经过了140小时左右起在泄露电流(リ一ク電流)观察到变化。此外，在上述两个元件当中的一个元件中，在超过160小时时泄露电流极端地增加，元件受到损坏。在另一个元件中，在即将到180小时时，泄露电流极大化，元件受到损坏。
在180小时的应力试验中，在本公开的半导体元件1000中，三个元件都未受到损坏，在现有的半导体元件9000中，三个元件当中的两个受到了损坏。由此，可明确本公开的半导体元件1000的耐湿性能比现有的半导体元件9000出色。
为了提高半导体元件的耐湿性能，如何保护终端区域150不受外部干扰影响是重要的。为此，配置覆盖终端区域150的绝缘膜111、钝化膜114、以及密封圈1120等。
考虑各种使密封圈提高耐湿性能的主要原因。例如，通过切割从半导体晶片切出成四边形状，由此来制作半导体元件1000、9000。在切割时，对半导体元件端部施加相当的负荷。其结果，在绝缘膜111的端部产生裂纹。若存在这样的裂纹，则水分或者杂质等会从半导体元件端部的裂纹侵入。水分或者杂质等的侵入有时会使半导体元件的耐压劣化，有时会增大泄露电流。但是，在半导体元件1000中，绝缘膜111当中的内侧111A和外侧111B被密封圈1120分割。因此，即使是假设在切割时在绝缘膜111产生了裂纹的情况，裂纹也不会自密封圈1120进展到绝缘膜111的内侧111A。因此，通过密封圈1120，能够抑制因水分或者杂质侵入到绝缘膜111的裂纹而导致的耐压劣化和泄露电流的增大。
另一方面，水分或者杂质不仅有可能从半导体元件的端部而且也可能从半导体元件的表面侵入。为了抑制这些侵入，配置钝化膜114以及绝缘膜111。即使这样，若以长期的观点来看，水分或者杂质仍然会到达终端区域150附近而使耐湿性能劣化。此外，并不是从外部侵入的水分或者杂质，而是钝化膜114以及绝缘膜111中包括的杂质或者离子等、进而是在钝化膜114与绝缘膜111界面、以及绝缘膜111与漂移层102的界面捕获的杂质、离子、或者带电粒子等会因半导体元件动作中的电场而移动。因此，有时半导体元件的耐湿性能会劣化。
因此，本发明者发现，通过对密封圈1120给出与漂移层102不同的电位，从而使对终端区域150附近给出影响的水分或者杂质的行为变化，提高耐湿性能。具体来说，如本公开的半导体元件1000的结构所示，在第1导电型的漂移层102的表面102S形成第2导电型的终端注入区域154，按照不从该终端注入区域154突出的方式配置导电性的密封圈1120。由此，第1导电型的漂移层102和密封圈1120由第2导电型的终端注入区域154分开。换言之，第1导电型的漂移层102当中的未形成第2导电型的终端注入区域154的区域和密封圈1120不相接。
通过第1导电型的漂移层102和第2导电型的终端注入区域154之间的pn结，第2导电型的终端注入区域154的电位上升。与第2导电型的终端注入区域154直接或者间接地相接的密封圈1120的电位也上升。由此，同密封圈1120与漂移层102直接相接的结构比较，密封圈1120和漂移层102之间的电位差扩大。因此，第1电极159和密封圈1120之间的电位差缩小。换言之，在第1电极159和密封圈1120之间产生的电场的强度减少。其结果，钝化膜114以及绝缘膜111中包括的水分、杂质或者离子等、进而在钝化膜114与绝缘膜111的界面、以及绝缘膜111与漂移层102的界面捕获的水分、杂质、离子、或者带电粒子等的移动得到缓和。其结果，能够进一步抑制耐湿性能的劣化。即，由第2导电型的终端注入区域154导致的第1导电型的漂移层102与密封圈1120的分开可提高半导体元件1000的耐湿性能。
另外，在上述的说明中省略了阻挡金属1590的说明。具有导电性的阻挡金属1590不会抑制上述的电位差的扩大。因此，阻挡金属1590可以根据制造上的方便配置，也可以不配置。
(半导体元件的制造方法)
接着，使用图5至图13来说明本实施方式涉及的半导体元件1000的制造方法。图5至图13是表示本实施方式涉及的半导体元件1000的制造方法的一部分的截面图。
首先，准备半导体基板101。半导体基板101例如是电阻率为0.02Ωcm程度的低电阻的第1导电型(n型)4H-SiC(0001)且在<11-20>方向上例如进行了4度裁切的基板。
如图5所示，在半导体基板101上，通过外延生长形成高电阻且n型的漂移层102。在形成漂移层102之前，可以在半导体基板101上，沉积n型且由高杂质浓度的SiC构成的缓冲层102B。缓冲层的杂质浓度例如为1×1018cm-3，缓冲层的厚度例如为1μm。漂移层102例如由n型4H-SiC构成，杂质浓度以及厚度例如分别为6×1015cm-3以及11μm。杂质浓度以及厚度为了得到必要的耐压而适当选择。因此，并不限定于该数值。
接着，如图6所示，在漂移层102之上形成例如由SiO2构成的掩模1600后，例如将A1离子注入到漂移层102。由此，在漂移层102形成离子注入区域1510、1520。离子注入区域1510、1520分别在以后成为保护环区域151、以及FLR区域152。此外，此时，也可以同时形成以后成为终端注入区域154的离子注入区域1540、以及以后成为阻挡区域153的离子注入区域1530。在未形成离子注入区域1530、1540的相应部分，仅形成掩模1600的开口即可。由此，能够与离子注入区域1510、1520同时形成离子注入区域1530，1540。即，并不需要为了形成终端注入区域154而另外增加工序。其结果，能够使制造工序简化。
此外，在该情况下，离子注入区域1510、1520、1530、1540相对于与漂移层102的表面102S垂直的方向具有相同的浓度分配。另外，阻挡区域153并不一定必须配置。阻挡区域153可以根据半导体元件1000中的泄露电流的减少的必要性而适当配置。另外，这里，所谓浓度分配指浓度分布。
另外，通过根据需要而对半导体基板101的背面侧注入例如磷或者氮等第1导电型的杂质，从而可以进一步提高背面侧的第1导电型的浓度，这一点未图示。
接着，如图7所示，在除去掩模1600后，通过在1500℃至1900℃程度的温度下进行热处理，从而从离子注入区域1510、1520、1530、1540分别形成第2导电型、即p型的保护环区域151、FLR区域152、阻挡区域153、以及终端注入区域154。此时，第2导电型的杂质浓度可以设为1×1020cm-3以上。这样，通过提高第2导电型的杂质浓度，在阻挡区域153和形成在其表面上的第1电极之间、以及终端注入区域154和形成在其表面上的密封圈或者阻挡金属之间产生的耗尽层的宽度就变小。其结果，能够降低接触电阻。另外，也可以在热处理实施前在漂移层102的表面沉积碳膜，在热处理后将碳膜除去。此外，之后，也可以在漂移层102表面形成热氧化膜后，通过蚀刻将该热氧化膜除去，由此清洁漂移层102表面。
在图1所示的例子中，漂移层102的表面102S的面内方向的保护环区域151的宽度例如为15μm。FLR区域152围绕保护环区域151地包括多个环、即FLR。形成多个FLR的每一个FLR时的注入区域的宽度例如为1μm至2μm，间隔为0.7μm至5μm程度。FLR的宽度以及各FLR间的间隔可以是固定值，也可以为了实现半导体元件1000的期望耐压而使其变化。FLR区域152中的FLR的个数在本实施方式中是10个左右。该个数也可以为了实现期望耐压而变更，例如是25个程度。在包括保护环区域151以及FLR区域152的终端区域150中，第2导电型的杂质的最大浓度例如为2×1020cm-3程度，深度例如为1μm。
第2导电型的杂质的深度如以下那样定义。终端区域150例如通过离子注入来形成。此时，若从表面沿深度方向对第2导电型的杂质浓度进行标绘，则该浓度在到某深度为止具有由离子注入条件规定的值。被规定的值比漂移层102的第1导电型的杂质浓度高。另一方面，在深的区域中注入离子达不到。因此，其浓度在深的区域中会减少。这里，漂移层102的第1导电型的浓度在深度方向上是固定的，例如为1×1016cm-3。在第2导电型的杂质浓度在某深度处与第1导电型的杂质浓度相同(1×1016cm-3)且在比这深的区域未超过第1导电型的杂质浓度(1×1016cm-3)的情况下，将该深度定义为第2导电型的杂质的深度。
此外，在图1所示的例子中，漂移层102的表面102S的面内方向的阻挡区域153的宽度例如为3μm，可以以3μm至6μm程度的间隔来配置。阻挡区域的形状以及配置间隔为了实现半导体元件的期望的特性而适当选择。进而，在图1所示的例子中，漂移层102的表面102S的面内方向的终端注入区域154的宽度例如为15μm，与FLR区域152分离配置。
接着，如图8所示，在漂移层102的表面102S仅形成例如500nm的由例如SiO2构成的绝缘膜111而将表面保护后，在半导体基板101的背面例如沉积200nm程度的Ni后，通过在约1000℃下进行热处理而形成第2电极110。第2电极110与半导体基板101的背面形成欧姆接合。电极种并不限定于Ni，例如可以选择Ti或者Mo等。
接着，形成基于光致抗蚀剂的掩模，例如通过湿蚀刻，使保护环区域151的一部分、保护环区域151的内侧的漂移层102、以及终端注入区域154的一部分露出。之后，将掩模除去。这样，如图9所示，得到具有开口的绝缘膜111。
接着，如图10所示，按照覆盖具有开口的绝缘膜111以及在开口露出的漂移层102的整面的方式沉积第1电极用导电膜159F。第1电极用导电膜159F只要是能够对漂移层102形成肖特基势垒的金属即可。第1电极用导电膜159F例如为Ti、Ni或者Mo，其厚度例如为200nm。在第1电极用导电膜159F的沉积后，对具有第1电极用导电膜159F的半导体基板101在100℃以上700℃以下的温度下进行热处理。由此，第1电极用导电膜159F相对于未形成阻挡区域153以及终端注入区域154的漂移层102形成肖特基结。
接着，在第1电极用导电膜159F的上方沉积表面电极用导电膜。表面电极用导电膜例如为包括Al的4μm程度的金属膜。通过在表面电极用导电膜上形成掩模来对不需要的部分进行蚀刻，从而可将第1电极用导电膜159F的一部分也除去，使绝缘膜111的一部分露出。通过对表面电极用导电膜和第1电极用导电膜159F的一部分进行蚀刻后将掩模除去，从而形成如图11所示那样的表面电极112以及被进行了图案形成的第1电极159。进而，形成密封圈1120以及阻挡金属1590。此时的蚀刻，可以是湿蚀刻或者干蚀刻。通过这样来形成，第1电极159和阻挡金属1590具有相同的结构、即相同的材料。例如，若第1电极159是以Ti为主的金属薄膜，则阻挡金属1590也成为以Ti为主的金属薄膜。
接着，根据需要形成图12所示的钝化膜114。首先，形成露出的绝缘膜111以及表面电极112，进而在密封圈1120的上方，形成由SiN或者聚酰亚胺等有机膜构成的钝化膜用绝缘膜。之后，准备具有使钝化膜用绝缘膜当中形成在表面电极112的一部分之上的部分和形成在绝缘膜111的外侧111B的端部之上的部分暴露这样的开口的掩模。通过对该掩模使用的干蚀刻、湿蚀刻、或者显影等，对钝化膜用绝缘膜的一部分进行蚀刻，使表面电极112的一部分和绝缘膜111的外侧111B的端部露出。之后，将掩模除去。由此，如图12所示，得到使表面电极112的一部分和绝缘膜111的外侧111B的端部被开口的钝化膜114。钝化膜114只要是绝缘体即可，例如可以是SiO2膜，也可以是聚苯并噁唑等有机膜。进而，钝化膜114可以由各种绝缘膜的组合来形成。
接着，如图13所示，根据需要形成背面电极113。背面电极113的形成过程可以在上述的钝化膜114的形成工序之前，也可以在表面电极112的形成工序之前。背面电极113例如从与第2电极110相接的一侧按照Ti、Ni以及Ag的顺序来沉积。Ti、Ni以及Ag的厚度例如分别为0.1μm、0.3μm以及0.7μm。经过以上的工序形成半导体元件1000。
(变形例)
以下，说明本实施方式的半导体元件的变形例。
图14以及图15分别示出相对于本公开的半导体元件1000使终端注入区域154扩展到元件端部附近为止得到的半导体元件1010的截面图以及俯视图。在图14以及图15所示的例子中，由1541的符号表示的区域是终端注入区域。在该例子中，终端注入区域1541虽然扩展到半导体元件1010的元件端部附近，但并未到达元件端部。此外，第1导电型的漂移层102和密封圈1120由第2导电型的终端注入区域1541分开。换言之，第1导电型的漂移层102当中未形成第2导电型的终端注入区域154的区域和密封圈1120并不相接。
通过第1导电型的漂移层102和第2导电型的终端注入区域154之间的pn结，第2导电型的终端注入区域154的电位上升。与第2导电型的终端注入区域154直接或者间接相接的密封圈1120的电位也上升。由此，同密封圈1120直接与漂移层102相接的情况比较，密封圈1120和漂移层102之间的电位差扩大。因此，第1电极159和密封圈1120之间的电位差缩小。换言之，在第1电极159和密封圈1120之间产生的电场的强度减少。其结果，能够进一步抑制因钝化膜114以及绝缘膜111中包括的水分、杂质或者离子等、进而在钝化膜114与绝缘膜111的界面、以及绝缘膜111与漂移层102的界面捕获的水分、杂质、离子、或者带电粒子等导致的耐湿性能的劣化。即，因第2导电型的终端注入区域154导致的第1导电型的漂移层102和密封圈1120的分离使半导体元件1000的耐湿性能提高。
本公开的半导体元件1000是具有阻挡区域153的JBS构造，但如图16以及图17所示，也可以变更阻挡区域153的形状。例如，在半导体元件1005中，阻挡区域153不是具有四边形状，而是具有在一个方向上延伸的条纹状的形状。在该情况下，也能够提高耐湿性能。
此外，如图18以及图19所示，也可以是不配置阻挡区域153的半导体元件1030。在该情况下，也能够提高耐湿性能。
此外，如图20所示，也可以不在密封圈1120之下配置阻挡金属1590，而是密封圈1120与终端注入区域154直接相接的半导体元件1040。
此外，如图21A以及图21B所示，钝化膜114可以是多层构造。在图21A所示的半导体元件1050中，钝化膜114包括第1钝化膜114a以及第2钝化膜114b。第1钝化膜114a例如是有机保护膜且由聚酰亚胺形成，第2钝化膜114b例如由SiN形成。此外，如图21B那样，第2钝化膜114b的端部也可以配置在第1钝化膜114a的内侧。
进而，如图22所示，第2钝化膜114b可以配置得比第1钝化膜114a小。在该结构下，第2钝化膜114b可以隔着绝缘膜111而覆盖终端区域150的至少一部分。此外，第2钝化膜114b可以覆盖表面电极112的上表面的一部分或者端面。
此外，在本公开的半导体元件中，作为终端构造的一部分而形成了FLR区域，但是并不限定于此。例如，可以取代配置FLR区域，而置换成随着从半导体基板的面内的中心朝向端部而第2导电型的浓度变低的JTE区域。在该情况下，JTE区域可以与内侧的保护环区域相接，也可以与外侧的终端注入区域相接。
本公开的半导体元件的结构以及各结构要素的材料并不限定于上述例示的结构以及材料。例如，第1电极159的材料并不限定于上述例示的Ti、Ni以及Mo。第1电极159可以使用从由与漂移层102进行肖特基接合的其他金属、以及它们的合金以及化合物构成的群中选择出的材料。
此外，可以在第1电极159和表面电极112之间形成例如包括TiN的阻挡膜。阻挡膜的厚度例如为50nm。
此外，在本公开的实施方式中，说明了碳化硅为4H-SiC的例子，但是碳化硅也可以是6H-SiC、3C-SiC或者15R-SiC等其他多型。此外，在本公开的实施方式中，说明了SiC基板的主面是从(0001)面裁切出的面的例子，但是SiC基板的主面也可以是(11-20)面、(1-100)面、(000-1)面、或者它们的裁切面。此外，作为半导体基板101，可以使用Si基板。可以在Si基板上形成3C-SiC漂移层。在该情况下，可以在Si基板的熔点以下的温度下实施用于使注入到3C-SiC的杂质离子活性化的退火。
工业可利用性
本公开例如可用于搭载于民生用、车载用或者工业设备用的电力变换器的功率半导体器件。

Claims (21)

1.一种半导体元件，具备：
具有主面以及背面的第1导电型的半导体基板；
配置在所述半导体基板的所述主面上的第1导电型的碳化硅半导体层；
配置在所述碳化硅半导体层内的第2导电型的终端区域；
覆盖所述终端区域的至少一部分的绝缘膜；
配置在所述碳化硅半导体层上且与所述碳化硅半导体层形成肖特基结的第1电极；
配置在所述半导体基板的所述背面上且与所述半导体基板形成欧姆接合的第2电极；和
配置在所述碳化硅半导体层上且包围所述第1电极的密封圈，
所述终端区域配置成从所述半导体基板的所述主面的法线方向观察包围所述碳化硅半导体层的表面的一部分，
所述终端区域包括：与所述碳化硅半导体层的所述表面相接的第2导电型的保护环区域；和配置成与所述保护环区域分离地包围所述保护环区域的周围的第2导电型的终端注入区域，
所述第1电极具有与所述碳化硅半导体层相接的面，
所述第1电极在与所述碳化硅半导体层相接的所述面的缘部与所述保护环区域相接，
所述密封圈经由配置在所述绝缘膜的开口形成在所述终端注入区域之上。
2.根据权利要求1所述的半导体元件，其中，
在从所述半导体基板的面内的中央朝向端部的方向上，所述开口中的所述密封圈的宽度比所述终端注入区域的宽度小。
3.根据权利要求1所述的半导体元件，其中，
所述密封圈具备导电膜，
所述密封圈经由所述导电膜与所述终端注入区域连接。
4.根据权利要求3所述的半导体元件，其中，
在所述导电膜在所述碳化硅半导体层的所述表面相接的区域整体，配置所述终端注入区域。
5.根据权利要求1所述的半导体元件，其中，
所述密封圈与所述终端注入区域相接。
6.根据权利要求5所述的半导体元件，其中，
在所述密封圈在所述碳化硅半导体层的所述表面相接的区域整体，配置所述终端注入区域。
7.根据权利要求3所述的半导体元件，其中，
所述导电膜具有与所述第1电极相同的结构。
8.根据权利要求1所述的半导体元件，其中，
所述半导体元件还具备配置在所述第1电极上的表面电极。
9.根据权利要求8所述的半导体元件，其中，
所述表面电极具有与所述保护环区域相同的结构。
10.根据权利要求1所述的半导体元件，其中，
所述终端区域在所述保护环区域和所述终端注入区域之间还包括FLR区域，
所述FLR区域包括配置成与所述保护环区域分离地包围所述保护环区域的周围的多个第2导电型的环。
11.根据权利要求10所述的半导体元件，其中，
所述FLR区域与所述终端注入区域分离地配置。
12.根据权利要求11所述的半导体元件，其中，
所述保护环区域、所述FLR区域以及所述终端注入区域在与所述半导体基板垂直的方向上具有同一浓度分配。
13.根据权利要求12所述的半导体元件，其中，
所述保护环区域、所述FLR区域以及所述终端注入区域的所述碳化硅半导体层中的第2导电型的杂质浓度为1×1020cm-3以上。
14.根据权利要求1所述的半导体元件，其中，
所述半导体元件还具备第2导电型的阻挡区域，该第2导电型的阻挡区域配置在所述保护环区域的内侧且所述碳化硅半导体层的所述表面。
15.根据权利要求10所述的半导体元件，其中，
所述半导体元件还具备第2导电型的阻挡区域，该第2导电型的阻挡区域配置在所述保护环区域的内侧且所述碳化硅半导体层的所述表面，
所述阻挡区域、所述保护环区域、所述FLR区域以及所述终端注入区域在与所述半导体基板垂直的方向上具有同一浓度分配。
16.根据权利要求15所述的半导体元件，其中，
所述阻挡区域、所述保护环区域、所述FLR区域以及所述终端注入区域的所述碳化硅半导体层中的第2导电型的杂质浓度为1×1020cm-3以上。
17.一种半导体元件的制造方法，包括：
准备具有主面以及背面的第1导电型的半导体基板的工序；
形成配置在所述半导体基板的所述主面上的第1导电型的碳化硅半导体层的工序；
形成配置在所述碳化硅半导体层内的第2导电型的终端区域的工序；
形成覆盖所述终端区域的至少一部分的绝缘膜的工序；
形成配置在所述碳化硅半导体层上且与所述碳化硅半导体层形成肖特基结的第1电极的工序；
形成配置在所述半导体基板的所述背面上且相对于所述半导体基板成为欧姆接合的第2电极的工序；和
形成配置在所述碳化硅半导体层上且包围所述第1电极的密封圈的工序，
所述终端区域配置成从所述半导体基板的所述主面的法线方向观察包围所述碳化硅半导体层的表面的一部分，
所述终端区域包括：与所述碳化硅半导体层的表面相接的第2导电型的保护环区域；和配置成与所述保护环区域分离地包围所述保护环区域的周围的第2导电型的终端注入区域，
所述第1电极具有与所述碳化硅半导体层相接的面，
所述第1电极在与所述碳化硅半导体层相接的所述面的缘部与所述保护环区域相接，
所述密封圈经由形成在所述绝缘膜的开口形成在所述终端注入区域之上，
所述保护环区域和所述终端注入区域在同一工序中形成。
18.根据权利要求17所述的半导体元件的制造方法，其中，
所述半导体元件的制造方法还包括形成FLR区域的工序，该FLR区域位于所述保护环区域和所述终端注入区域之间且包括配置成与所述保护环区域分离地包围所述保护环区域的周围的第2导电型的多个环，
所述保护环区域、所述FLR区域、所述终端注入区域在同一工序中形成。
19.根据权利要求18所述的半导体元件的制造方法，其中，
所述半导体元件的制造方法还包括形成第2导电型的阻挡区域的工序，该第2导电型的阻挡区域配置在所述保护环区域的内侧且所述碳化硅半导体层的表面，
所述阻挡区域、所述保护环区域、所述FLR区域、所述终端注入区域在同一工序中形成。
20.根据权利要求17所述的半导体元件的制造方法，其中，
所述密封圈经由导电膜与所述终端注入区域间接地连接，
所述导电膜与所述第1电极在同一工序中形成。
21.根据权利要求17所述的半导体元件的制造方法，其中，
所述半导体元件的制造方法还包括形成在所述第1电极上配置的表面电极的工序，
所述表面电极与所述密封圈在同一工序中形成。
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