JP2005012206A - 窒化物系半導体素子およびその製造方法 - Google Patents
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Abstract
【解決手段】ウエハー基板1上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層S1を少なくとも内部に有する積層体Sを形成し、各素子部の外周を取り巻く区画溝2を形成する。該区画溝は、隣接する素子部同士が1本の溝を共有するように、または、各素子部が個別に溝を保有するものとする。区画溝が前者の場合は、区画溝の内部を通過する割溝、区画溝が後者の場合は、区画溝の外側を通過する割溝を形成し、該割溝で分断する。
【選択図】図1
Description
以下、「窒化物系半導体」を「GaN系」と略し、例えば「窒化物系半導体素子」であれば「GaN系素子」と呼んで、従来技術および本発明を説明する。
結晶基板には、安価で入手し易く、かつ、GaN系結晶の成長温度に耐え得る点から、サファイア基板が用いられる場合が多い。
本明細書では、図8(a)、(b)に示すような、ウエハー基板上に多数の素子部が配置された分断前のウエハーサイズのものを「半導体ウエハー」と呼び、分断後の個々の素子を「チップ」と呼ぶ。
ダイサーは、丸鋸の如き円板状のダイシングソーによって、半導体ウエハーをサイの目状に切断する装置である。ダイシングソーによる切り込み方としては、フルカットやハーフカットなど種々のパターンがある。
スクライバーは、先端をダイヤモンドとする針状工具によってケガキ線のような割溝を形成し、外力を作用させて割溝から亀裂を生じさせてチップへと割る装置である。割溝は、亀裂を誘発させるための切欠き溝であって、分断を意図する線をなぞって形成される。
レーザー装置は、一般には紫外線領域のレーザー光を照射し、割溝の形成を行うものである。
また、サファイア基板およびGaN系結晶は、共に六方晶系であるために、四角形や長方形のチップを切り出す場合、4つの側面のうちの対向する2面を劈開面としても、残る2面はへき開面にはならない。しかも、サファイア基板上にGaN系結晶を成長させると、両者のa軸方向の結晶方位が互いに一致しないという独特の積層構造となるために、両者の劈開面も異なり、積層構造全体としての劈開性はより劣悪となる。
従って、仮に割溝が形成できたとしても、劈開を行う際には、図8(b)に示すように、亀裂d1の進行方向が制御できず、素子の部分が割れてしまい(チッピング)、良品のチップが得られないという問題が生じていた。
特許文献3、4の発明も、割溝を深く掘って劈開するという点では、特許文献2の発明と同様である。
しかしながら、上記したように、サファイア基板の劈開面とGaN系結晶の劈開面は一致しないため、割溝の幅を多少広くしたぐらいでは、チッピングをその範囲内に収めることは困難である。また、割溝の幅を充分に広くすれば、1枚のウエハー上に形成される素子部数は減少し、量産性が低下する。
(1)(A1)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B1)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C1)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、隣接する素子部同士がそれらの間に1本の溝を共有するように、積層体上面から形成する工程と、
(D1)前記区画溝の溝内を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
(E1)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
(2)上記(B1)の工程における積層体上面からの電極用凹部の形成、および、上記(C1)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記(1)記載の製造方法。
(3)上記(B1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、上記(1)または(2)記載の製造方法。
(4)上記(C1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の側壁面を、パッシベーション膜で被覆する工程である、上記(1)〜(3)のいずれかに記載の製造方法。
(5)上記(B1)の工程および上記(C1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の側壁面を、パッシベーション膜で被覆する工程である、上記(1)〜(4)のいずれかに記載の製造方法。
(6)上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである上記(5)記載の製造方法。
(7)上記(B1)の工程と、上記(C1)の工程とを同時に行うものである、上記(1)〜(5)のいずれかに記載の製造方法。
(8)(A2)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B2)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C2)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
(D2)各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
(E2)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
(9)上記(B2)の工程における積層体上面からの電極用凹部の形成、および、上記(C2)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記(8)記載の製造方法。
(10)上記(B2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、上記(8)または(9)記載の製造方法。
(11)上記(C2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記(8)〜(10)のいずれかに記載の製造方法。
(12)上記(B2)の工程および上記(C2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記(8)〜(11)のいずれかに記載の製造方法。
(13)上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである上記(12)記載の製造方法。
(14)上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである上記(11)〜(13)のいずれかに記載の製造方法。
(15)上記(B2)の工程と、上記(C2)の工程とを同時に行うものである、上記(8)〜(12)のいずれかに記載の製造方法。
(16)(A3)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B3)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C3)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通するように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
(D3)各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に沿って、スクライバーまたはレーザー装置によって割溝を形成する工程と、
(E3)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
(17)上記(B3)の工程における積層体上面からの電極用凹部の形成、および、上記(C3)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記(16)記載の製造方法。
(18)上記(B3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面をパッシベーション膜で被覆する工程である、上記(16)または(17)記載の製造方法。
(19)上記(C3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記(16)〜(18)のいずれかに記載の製造方法。
(20)上記(B3)の工程および上記(C3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記(16)〜(19)のいずれかに記載の製造方法。
(21)上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである上記(19)または(20)記載の製造方法。
(22)上記(B3)の工程と、上記(C3)の工程とを同時に行うものである、上記(16)〜(20)のいずれかに記載の製造方法。
(23)上記上記(1)〜(22)のいずれかに記載の製造方法によって製造された窒化物系半導体素子。
本発明の製造方法における上記(8)の態様の重要な特徴の1つも、後述するように、区画溝と電極用凹部である。当該態様では、区画溝と電極用凹部とがあいまって、分断の際に生じる亀裂が下部電極に到達し難くなるだけでなく、発光層にも到達し難くなり、電気特性の低下を防ぐことが可能となる。これによって、当該態様では、よりチッピングが抑制され、歩留まりが更に向上する。
本発明の製造方法における上記(16)の態様では、後述するように、電極用凹部と区画溝との間に隔壁が無い。このような態様において、分断手段をスクライバーまたはレーザー装置とすることによって、分断の際に生じる振動がなくなる、切削水の残留による汚染がないなどの利点が得られる。その結果、電極用凹部と区画溝との間に隔壁が無い態様であっても、分断の際に生じる亀裂による電気特性の低下を防ぐことが可能となり、歩留まりが更に向上する。
以下に、GaN系発光素子の製造工程を例として用い、これらの態様(1)〜態様(3)を順次説明する。
(A1)図1(a)に示すように、ウエハー基板1上に、GaN系結晶層を順次エピタキシャル成長させてなる積層体Sを形成する工程。
該積層体Sの構造は、GaN系素子の基本的な構造であればよい。本発明では、下部電極形成用のコンタクト層S1を少なくとも積層体Sの内部の層として有する素子を取り扱う。
図1(a)はGaN系発光素子を例示しており、積層体Sの構成として、下層側からコンタクト層(一般的には基板側がn型)S1、クラッド層S2、発光層S3、クラッド層S4、上部電極形成用のコンタクト層(一般的にはp型)S5を有する積層構造が挙げられる。コンタクト層はクラッド層と兼用してもよく、発光層は、多重量子井戸構造のような積層構造となっていてもよい。また、必要に応じてさらなるGaN系結晶層が加えられてもよい。また、該積層体Sは、GaN系材料以外の材料からなる構造(後述のSiO2マスクパターンなど)を部分的に含んでいてもよい。
該区画溝2は、各素子部の外周を取り巻いて、積層体部分の外形を決定付ける溝である。本態様では、区画溝を、隣接する素子部同士が1本の溝を共有するパターンとして形成する。即ち、図2に示すように、全体として格子状(網の目状)パターンとなる。
工程数を省略するためには、上記(B1)、(C1)の工程を同一工程とし、1回の加工(特にエッチング加工)によって、区画溝2と電極用凹部3とを同時に形成することが好ましい。
電極は、素子の種類、機能に応じて、オーミック電極やショットキー電極などであってよく、光透過性電極、クシ型電極、格子状電極、ドット状電極など種々の形態としてよい。これら細部の工程については、従来技術を参照してよく、詳しい説明や図示は省略する。
(D1)、(E1)の工程における、割溝の形成技術自体、および割溝における分断技術自体は、従来技術の説明で挙げたとおり、ダイサー、スクライバー、レーザー装置など、従来公知の技術を用いてよい。
図2に斜視図として示すように、素子部の配列に従って格子状のパターンを呈する区画溝2が形成され、該区画溝2と各素子部の電極用凹部3とは、互いに連通しないように形成される。区画溝2と電極用凹部3とを形成する際に隔壁4が残っており、該隔壁4によって区画溝2と電極用凹部3とが互いに隔てられる。この区画溝において素子への分断が行われるので、分断の際に生じる亀裂が下部電極に到達し難くなり、チッピングが抑制されて、歩留まりが向上する。
なかでも、サファイア基板は、従来技術の説明において述べたとおり、GaN系結晶層とはa軸方向の結晶方位が一致せず、全体としての劈開性が劣悪になるために、チッピング等が増加するという問題を有している。従って、ウエハー基板として特にサファイア基板を用いる際に、本発明の利点がより顕著となる。即ち、従来、サファイア基板を用いる際に特に顕著となる問題であった〔亀裂が下部電極まで到達し、電気特性が悪くなる〕という問題が、本発明によって充分に抑制される。広義に言い換えれば、サファイア基板を用いる際には、本発明のチッピング抑制の利点がより顕著となる。
ウエハー基板上に高品質なGaN系結晶層を成長させるために必要となる手法、構造、技術などは適宜用いてよい。例えば、図1に示すように、結晶基板とGaN系結晶層S1との間にバッファ層(特に、GaN系低温成長バッファ層)1bを介在させる技術、結晶基板面にSiO2マスクパターンや凹凸を形成し、GaN系結晶をラテラル成長やファセット成長させて転位密度を低下させる技術などが挙げられる。
また、区画溝の幅は、例えば、2インチのウエハー基板に0.35mm角の素子部をマトリクス状に形成する場合、素子サイズを小さくしない点、および/または割溝を形成しやすくする点の点から、1μm〜100μmが好ましく、特に10μm〜50μmがより好ましい範囲である。
また、図2、4、5、6の例では、各素子の積層体相対部分の外形が方形である場合を例としており、電極用凹部はその角部に位置しているが、図7(b)に示すように、方形の辺の中央に凹部が位置する態様であってもよい。
電極用凹部の開口形状と形成位置との組合わせは、その後の素子組み立てのしやすさや、光取り出し効率、発光面積などを考慮して自由に決定してよい。
一例として挙げるならば、図2に示すように、区画溝によって規定される素子外形を200μm×200μmの方形として、電極用凹部の開口形状を方形として、電極用凹部の開口の寸法は、(50μm×50μm)〜(150μm×150μm)程度のものが挙げられる。ただし、この寸法はあくまで一例であって、発光部の大きさ、電極の大きさなどから、適当な形状、寸法、位置を決定すればよい。
また、区画溝を形成する方法にも限定はなく、例えば、ドライエッチング、ウェットエッチングなどのエッチングの他に、ダイシングやレーザースクライブなど、公知の溝加工技術を用いてよい。
区画溝を形成する方法のなかでも、ダイシングはブレードの消耗が著しいという欠点を有する。ブレードを頻繁に交換しないと、使用につれてブレードのエッジが鈍くなってきて、区画溝の深さと幅を一定に制御することが難しい。これに対して、区画溝をエッチングで形成すれば、深さや幅の再現性が極めて高くなる。
また、後述のパッシベーション膜を形成するに際しては、該パッシベーション膜を形成すべきGaN系結晶層の端面(区画溝内に露出する積層体の側壁面)の状態は、亀裂等が無く、平滑な状態であることが好ましい。
これらの点から、区画溝の形成方法はエッチングが好ましく、特に、エッチング液による汚染の恐れがなく、工程が単純化できる点、また、エッチング溝の形状の制御が容易である点から、ウェットエッチングよりもドライエッチングが好ましい。
割溝の形成前に、エッチングによって区画溝を発光層の下層に達する深さに形成しておくと、割溝の形成やそれに続く分断の分断の時点では、割溝を形成するライン(分断ラインでもある)上の発光層が除去されているために、発光層の破壊を伴うことなく割溝の形成(GaN系結晶を積層した側に割溝を形成する場合)や分断を行うことが可能となり、発光層が損傷を受けることを回避できる。更に、区画溝内に露出した発光層の端面に、後述するパッシベーション膜を形成すると、割溝形成や分断の工程での衝撃や振動から発光層を保護するうえでより好ましい。
図1、図3の例では、割溝を表裏両方に形成した例を示しているが、割溝を区画溝側のみに形成する態様、ウエハー基板の裏面のみに形成する態様など、それぞれの利点に応じて選択すればよい。
態様(2)は、態様(1)の工程のうちの(C1)、(D1)を、それぞれ下記の(C2)、(D2)に変更したものである。
従って、態様(2)は、(A2(=A1))、(B2(=B1))、(C2)、(D2)、(E2(=E1))の工程を少なくとも有する。
積層体Sは、上記(A1)の工程に従って、ウエハー基板1上にGaN系結晶層を積層成長させたものである。
区画溝が素子を取り巻くとは、発光部や電流経路となっている素子の実質的な本体部分(例えば、図4ではe1、e2)を取り巻くことを意味する。図4に示すように、この態様では分断後に区画溝の外側に凸尾根部分8の一部が残る場合があるが、このような余分な部分は分断で生じた残骸であって、素子本体部分ではない。
また、上記態様(1)の場合と同様、区画溝によって定められた積層体部分の外形は、方形には限定されず、図7(c)にSで示すとおり、円形など、任意の形状であってもよい。また、区画溝の幅は一定である必要はなく、図7(c)に示すとおり、区画溝21の外側の側壁は方形を描きながら、内側の側壁が積層体部分Sの外形として円形を描くなどのパターンであってもよい。
これに対して態様(1)では、図2に表れているように、隣り合った素子間には、それぞれの素子e1、e2が共有する1本の区画溝2が存在する。
割溝は、図3(b)に示すように、ウエハー基板1の裏面において、前記割溝51に対応する経路に割溝61として形成してもよいし、表裏両方に形成してもよい。
また、各区画溝の間に生じる凸尾根部分8(図3(a))の幅は、限定はされないが、例えば、2インチのウエハー基板に350mm角の素子部をマトリクス状に形成する場合、0.1μm〜100μmが好ましく、特に1μm〜50μmがより好ましい範囲である。
電極用凹部の特徴は、態様(1)と同様であって、この特徴によって、分断の際に生じる亀裂が下部電極に到達し難くなる。この特徴に加えて、態様(2)では、区画溝を各素子個別に形成し、それぞれの区画溝よりも外側に割溝を形成して分断している。
電極用凹部と前記区画溝とがあいまって、態様(2)では、分断の際に生じる亀裂が下部電極に到達し難くなるだけでなく、発光層にも到達し難くなり、電気特性の低下を防ぐことが可能となる。これによって、態様(2)では、よりチッピングが抑制され、歩留まりが更に向上する。
態様(3)は、上記態様(2)の工程(A1)、(B1)、(C2)、(D2)、(E1)のうち、(C2)、(D2)を、それぞれ下記の(C3)、(D3)に変更したものである。
従って、態様(3)は、(A3(=A1))、(B3(=B1))、(C3)、(D3)、(E3(=E1))の工程を少なくとも有する。
態様(3)では、態様(2)と同様、区画溝は、各素子部に対して個別に形成するが、電極用凹部と区画溝とが連通している。電極用凹部と区画溝との間の隔壁は、完全に無いことが好ましいが、部分的に残っていてもよい。
これに対して、分断手段をスクライバーまたはレーザー装置とすることによって、分断の際に生じる振動がなくなる、切削水の残留による汚染がないなどの利点が得られる。その結果、電極用凹部と区画溝との間に隔壁が無い態様であっても、分断の際に生じる亀裂による電気特性の低下を防ぐことが可能となり、歩留まりが更に向上する。
パッシベーション膜は、次の(i)、(ii)を目的として設ける。
(i)GaN系結晶層を化学的劣化や機械的外傷から保護すること。
(ii)電気的な短絡を防止すること。
ここでいう発光層とは、単純なホモ接合型あるいはシングルヘテロ型のpn接合構造であればその接合界面付近に生じる層であり、ダブルヘテロ型などではp型層とn型層の接合部位に設けられる、相対的にバンドギャップの小さい層(SQWやMQWの場合は障壁層と井戸層とからなる)など、発光に係る層である。
従って、少なくとも区画溝内の素子部本体側の側壁面および/または電極用凹部内の側壁面を、パッシベーション膜で被覆することが好ましい。特に、電極用凹部や区画溝を、発光層端面が露出する深さに形成し、電極用凹部や区画溝内に露出した発光層端面にパッシベーション膜を形成しておくと、その後の分断の際に、新たに発光層端面が露出することがないので好ましい。また、割溝の形成や分断時の衝撃が、発光層に及び難くなるという利点もある。
例えば、区画溝を基板に達する深さに形成し、その区画溝内に露出したGaN系結晶層の端面にパッシベーション膜を形成しておくと、その後の分断工程によってGaN系結晶の露出面が新たに形成されることがない点で、好ましい。
ボンディング材としてハンダを用いる場合、少なくとも両電極のボンディング部位同士の間の領域にパッシベーション膜を形成すれば、ハンダが該領域を乗り越え難くなるために、効果的である。これは、無機膜(=パッシベーション膜)に対するハンダの濡れ性が悪いという性質を利用したものである。
パッシベーション膜の厚さは、目的とする絶縁機能が得られるのであれば特に問わず、好適には500〜5000Åである。
パッシベーション膜の形成方法としては、プラズマCVD、熱CVD、スパッタリング、電子ビーム蒸着法などの気相法が挙げられる。
別途説明する研磨工程を加える場合、研磨工程後は基板の反りが大きくなり、マスクプロセスが困難となることから、研磨工程の前にパッシベーション膜の形成を行うことが望ましい。
既に述べたとおり、パッシベーション膜を形成すべきGaN系結晶層の表面状態、特にGaN系結晶層の端面を露出させる加工を施した後のその端面の表面状態は、亀裂等がなく、より平滑であることが好ましい。この点からは、区画溝や電極用凹部の形成はエッチング、特にドライエッチングによって行うことが好ましい。
態様(1)においては、パッシベーション膜を、区画溝の底面の中央部付近まで延在させることによっても同様の効果が得られる。
パッシベーション膜を、先に形成した電極の表面上に延在するように形成する場合、金属材料と無機材料の界面では接着性が低くなる場合がある。このような場合、パッシベーション膜を前記のように凹凸に沿って延在させることによって得られる剥離抑制の作用効果が、特に有用となる。
以上のように、電極用凹部や区画溝の形成に伴ってできる、隔壁4(図1(b))、凸尾根部分8(図3(a))、区画溝の底面などは、素子の機能部としては利用されないが、パッシベーション膜の剥離を抑制するために利用できる。
分断時にパッシベーション膜の部分で割れると、パッシベーション膜にクラックが入り、保護機能が劣化する傾向があるからである。
例えば、割溝形成用経路を包含する幅10μmの帯状領域は、パッシベーション膜を形成しない帯状の露出領域としてもよい。
上記のように、分断を考慮し割溝に沿った帯状の露出領域を設ける場合、態様(1)においてパッシベーション膜を区画溝の底面に延在させる際の区画溝の幅、態様(2)、(3)においてパッシベーション膜を凸尾根部分の上面に延在させる際の凸尾根部分の幅は、それぞれ12μm〜50μmが好ましい値となる。
発光層で発生する光をGaN系結晶層側から取り出す構成とする場合には、パッシベーション膜を無反射膜(多層膜型、単層膜型)としてもよい。
パッシベーション膜を電極より先に形成することもできる。この場合、電極とGaN系結晶層とのコンタクトのための開口部をパッシベーション膜に設けておけばよい。
本発明のGaN系発光素子では、前記文献6のような特殊な素子構造はとらず、積層体を上方から見たときの全体の領域のうち、外周縁に偏った位置に電極用凹部を設ける。例えば、積層体を上方から見たときの全体の領域が方形であれば、本願の図2、図4、図6などに示すような角部に偏った位置や、図7(b)に示すような外形の一辺に偏った位置に、あるいは積層体の外周を取り巻くように、電極用凹部を設ける。
本発明の態様(1)、(2)では、隔壁を残しているために、態様(3)や、従来の態様のように、電極用凹部が積層体の側面の方向へは開口していない。
しかし、本発明の態様(1)、(2)で残している隔壁は、チッピングの問題を軽減するためだけの付帯的な部位であって、素子の機能部(発光に係る部位や電流経路など)ではない。上記特許文献6の発光素子では、電極用凹部を取り巻く積層体は、全周が素子の機能部そのものである。
このような問題が生じないように、下部電極は、本発明のように、素子の周辺部に配置することが望ましい。
言い換えると、この隔壁が代わりに損傷を受けることによって、下部電極形成面が保護される。従って、障壁の領域を機能部(例えば発光素子の発光部)として利用すると、素子の効率(発光素子であれば発光効率)が低下する可能性がある。
そのため、隔壁の部位には、例えば上部電極を形成しないことによって通電が行われないようにし、機能部として作用しないようにする。
しかしながら、研磨によって基板が薄くなると、基板と半導体層との間の熱膨張係数差に起因して、基板の反りが大きくなるので、マスクプロセスを伴う工程(エッチング、電極形成、パッシベーション膜形成など)における該マスクプロセスでの位置合わせや焦点合わせが困難となる。
従って、本発明では、基板を裏面から研磨し薄くする工程を追加する場合には、マスクプロセスを伴う加工工程よりも後工程であって、かつ素子分断工程より前工程として追加することを推奨する。
素子の種類に限定はなく、発光素子、受光素子、パワーデバイスなど、種々の素子であってよい。
本実施例では、上記態様(1)に従って、実際にGaN系LED(近紫外発光素子)を製作した。
工程(A1):積層体の成長
直径2インチのC面サファイアウエハー基板を、MOVPE装置に装着し、水素雰囲気下で1100℃まで昇温し、サーマルエッチングを行った。
温度を300℃まで下げ、3族原料としてトリメチルガリウム(以下TMG)を、N原料としてアンモニアを流し、厚さ15nmのAlN低温バッファ層を成長させた。
続いて温度を1000℃に昇温し、原料としてTMG、アンモニアを流し、アンドープのGaN結晶層1を2μm成長させた後、SiH4を流し、Siドープのn型GaNコンタクト層を3μm成長させた。
続いて、温度を800℃に低下させた後、Siを5×1017cm−3添加したGaN障壁層(厚さ10nm)と、InGaN井戸層(発光波長380nm、In組成は0.03、厚さ3nm)とのペアを、6周期作製した。
成長温度を1000℃に昇温後、厚さ30nmのp型AlGaNクラッド層4、厚さ50nmのp型GaNコンタクト層を順に形成し、発光波長380nmの紫外LEDウエハーとした。
工程(C1):区画溝のエッチング
本実施例では、区画溝と電極用凹部とを1つのエッチング工程において同時に形成した。
後述の分断によって予定される素子全体の外形は、一辺350μmの正方形であり、区画溝によって囲まれる素子本体部分の外形は、それよりも小さく、一辺300μmの正方形である。
区画溝の幅は50μmである。
電極用凹部の開口形状は、一辺100μmの正方形であり、区画溝との隔壁の厚さは5μmである。
積層体の上面全面にフォトレジストを塗布した後、区画溝および電極用凹部の形成パターンに沿ってレジストが除去されるように露光・現像を行い、レジストのパターニングを完了した。その後、ウエハー全体をRIE装置に設置し、上面から露出部に対して0.5μmエッチングを施し、区画溝、電極用凹部(該凹部の底部にn型コンタクト層が表出している)を同時に形成した。
工程(E1):素子分断
本実施例では、スクライバーを用いて、割溝を形成し、素子分断を行った。
図1(c)に示すように、該区画溝2の内部中央を通過する経路に割溝5を形成し、ウエハー基板1の裏面において前記経路に対応する経路に割溝6を形成し、該割溝において個々の素子へと分断した。
本実施例では、上記態様(2)に従って、GaN系LEDを製作した。
素子の積層体構造および形成工程(A1)は、実施例1と同様である。
工程(C2):区画溝のエッチング
実施例1と同様、区画溝と電極用凹部とを1つのエッチング工程において同時に形成した。
分断によって得るべき素子全体の外形は、一辺350μmの正方形であり、区画溝によって囲まれる素子本体部分の外形は、一辺280μmの正方形である。
個々の区画溝のパターンは、図4に示すように、個々の素子を取り巻いて素子毎に閉じているパターンである。区画溝の幅は10μmである。
2つの区画溝21に挟まれた凸尾根部分8の幅は50μmである。
電極用凹部3の開口形状は、一辺100μmの正方形であり、区画溝との隔壁4の厚さは5μmである。
加工手順自体は、実施例1と同様である。
工程(E1):素子分断
実施例1と同様、スクライバーを用いて、割溝を形成し、素子分断を行った。
図3(b)に示すように、凸尾根部分の中央を通過する経路に割溝51を形成し、ウエハー基板1の裏面において前記経路に対応する経路に割溝61を形成し、該割溝において個々の素子へと分断した。
本実施例では、上記態様(3)に従って、GaN系LEDを製作した。
素子の積層体構造および形成工程(A1)は、実施例1、2と同様である。
工程(C3):区画溝のエッチング
実施例1、2と同様、区画溝と電極用凹部とを1つのエッチング工程において同時に形成した。
分断によって得るべき素子全体の外形は、一辺350μmの正方形であり、区画溝によって囲まれる素子本体部分の外形は、一辺280μmの正方形である。
個々の区画溝のパターンは、図6に示すように、個々の素子を取り巻いて素子毎に閉じているパターンであり、電極用凹部とは隔壁を持たず連通している。
区画溝の幅は10μmである。
2つの区画溝21に挟まれた凸尾根部分8の幅は5μmである。
区画溝を差し引いた電極用凹部3の開口形状は、一辺100μmの正方形である。
加工手順自体は、実施例1、2と同様である。
工程(E1):素子分断
実施例2と同様、スクライバーを用いて、凸尾根部分の中央を通過する経路、およびウエハー基板1の裏面において前記経路に対応する経路に割溝を形成し、該割溝において個々の素子へと分断した。
d 割溝形成用の経路
1 ウエハー基板
2 区画溝
3 電極用凹部
4 隔壁
5、6 割溝
Claims (23)
- (A1)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B1)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C1)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、隣接する素子部同士がそれらの間に1本の溝を共有するように、積層体上面から形成する工程と、
(D1)前記区画溝の溝内を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
(E1)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。 - 上記(B1)の工程における積層体上面からの電極用凹部の形成、および、上記(C1)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項1記載の製造方法。
- 上記(B1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、請求項1または2記載の製造方法。 - 上記(C1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の側壁面を、パッシベーション膜で被覆する工程である、請求項1〜3のいずれかに記載の製造方法。 - 上記(B1)の工程および上記(C1)の工程よりも後であってかつ上記(E1)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の側壁面を、パッシベーション膜で被覆する工程である、請求項1〜4のいずれかに記載の製造方法。 - 上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである請求項5記載の製造方法。
- 上記(B1)の工程と、上記(C1)の工程とを同時に行うものである、請求項1〜5のいずれかに記載の製造方法。
- (A2)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B2)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C2)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
(D2)各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
(E2)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。 - 上記(B2)の工程における積層体上面からの電極用凹部の形成、および、上記(C2)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項8記載の製造方法。
- 上記(B2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、請求項8または9記載の製造方法。 - 上記(C2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項8〜10のいずれかに記載の製造方法。 - 上記(B2)の工程および上記(C2)の工程よりも後であってかつ上記(E2)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項8〜11のいずれかに記載の製造方法。 - 上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである請求項12記載の製造方法。
- 上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである請求項11〜13のいずれかに記載の製造方法。
- 上記(B2)の工程と、上記(C2)の工程とを同時に行うものである、請求項8〜12のいずれかに記載の製造方法。
- (A3)ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
(B3)分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
(C3)前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通するように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
(D3)各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および/または、ウエハー基板の裏面において前記経路に対応する経路に沿って、スクライバーまたはレーザー装置によって割溝を形成する工程と、
(E3)該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。 - 上記(B3)の工程における積層体上面からの電極用凹部の形成、および、上記(C3)の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項16記載の製造方法。
- 上記(B3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面をパッシベーション膜で被覆する工程である、請求項16または17記載の製造方法。 - 上記(C3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項16〜18のいずれかに記載の製造方法。 - 上記(B3)の工程および上記(C3)の工程よりも後であってかつ上記(E3)の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項16〜19のいずれかに記載の製造方法。 - 上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである請求項19または20記載の製造方法。
- 上記(B3)の工程と、上記(C3)の工程とを同時に行うものである、請求項16〜20のいずれかに記載の製造方法。
- 上記請求項1〜22のいずれかに記載の製造方法によって製造された窒化物系半導体素子。
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