DE102011081462B4 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

Halbleitervorrichtung und verfahren zum herstellen derselben Download PDF

Info

Publication number
DE102011081462B4
DE102011081462B4 DE102011081462.0A DE102011081462A DE102011081462B4 DE 102011081462 B4 DE102011081462 B4 DE 102011081462B4 DE 102011081462 A DE102011081462 A DE 102011081462A DE 102011081462 B4 DE102011081462 B4 DE 102011081462B4
Authority
DE
Germany
Prior art keywords
trench
layer
insulating layer
gate insulating
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102011081462.0A
Other languages
English (en)
Other versions
DE102011081462A1 (de
Inventor
Masakiyo Sumitomo
Yasushi Higuchi
Shigemitsu Fukatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE102011081462A1 publication Critical patent/DE102011081462A1/de
Application granted granted Critical
Publication of DE102011081462B4 publication Critical patent/DE102011081462B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0839—Cathode regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Halbleitervorrichtung, die aufweist:eine Driftschicht (3) eines ersten Leitungstyps;eine Basisschicht (4) eines zweiten Leitungstyps auf einer Vorderseite der Driftschicht (3);mehrere Grabengatestrukturen (8), wobei jede Grabengatestruktur (8) einen Graben (5), der die Driftschicht (3) erreicht, indem er die Basisschicht (4) durchdringt, eine Gateisolierschicht (6) auf einer Wandfläche des Grabens (5) und eine Gateelektrode (7) auf der Gateisolierschicht (6) enthält, wobei die Grabengatestruktur (8) eine Längenrichtung parallel zu einer Ebenenrichtung der Driftschicht (3), eine Breitenrichtung parallel zu der Ebenenrichtung der Driftschicht (3) und senkrecht zu der Längenrichtung und eine Tiefenrichtung senkrecht zu der Ebenenrichtung der Driftschicht (3) aufweist;eine Emitterschicht (9) des ersten Leitungstyps, die in einem Oberflächenabschnitt der Basisschicht (4) und benachbart zu der Grabengatestruktur (8) angeordnet ist; undeine Kollektorschicht (1) des zweiten Leitungstyps, die von der Emitterschicht (9) quer über die Driftschicht (3) angeordnet ist, wobeidie Grabengatestruktur (8) einen Bodenabschnitt und einen Öffnungsabschnitt aufweist, wobei der Bodenabschnitt einen Boden der Grabengatestruktur (8) definiert, wobei der Öffnungsabschnitt auf einer dem Bodenabschnitt in der Tiefenrichtung gegenüberliegenden Seite der Grabengatestruktur (8) angeordnet ist,der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt, so dass ein Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) kleiner als ein Abstand (L2) zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist, undeine Dicke der Gateisolierschicht (6) auf der Wandfläche des Grabens (5) des Bodenabschnitts größer als eine Dicke der Gateisolierschicht (6) auf der Wandfläche des Grabens (5) des Öffnungsabschnitts ist,gekennzeichnet durcheine Kontaktschicht (10) des zweiten Leitungstyps, die in dem Oberflächenabschnitt der Basisschicht (4) und zwischen benachbarten Grabengatestrukturen (8) quer über die Emitterschicht (9) angeordnet ist, wobeidie Kontaktschicht (10) derart angeordnet ist, dass sie der Driftschicht (3) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) gegenüberliegt,eine Tiefe der Kontaktschicht (10) größer als eine Tiefe der Emitterschicht (9) von einer Oberfläche der Basisschicht (4) in der Tiefenrichtung ist, undeine Breite (L3) der Kontaktschicht (10) größer als der Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die einen Bipolartransistor mit isoliertem Gate (IGBT) aufweist, und betrifft ebenfalls ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Eine Halbleitervorrichtung, die einen IGBT aufweist, ist als ein Energie- bzw. Leistungswandler bekannt, der in einer elektronischen Vorrichtung wie beispielsweise einem Industriemotor verwendet wird. Eine typische Struktur einer derartigen Halbleitervorrichtung ist die folgende.
  • Eine N--Driftschicht ist auf einem P+-Halbleitersubstrat als eine Kollektorschicht ausgebildet. Eine P-Basisschicht ist in einem Oberflächenabschnitt der N--Driftschicht ausgebildet. Eine N+-Emitterschicht ist in einem Oberflächenabschnitt der P-Basisschicht ausgebildet. Gräben, die die P-Basisschicht und die N+-Emitterschicht durchdringen und die N--Driftschicht erreichen, sind in einem Streifenmuster angeordnet. Eine Gateisolierschicht und eine Gateelektrode sind auf einer Wand eines jeweiligen Grabens ausgebildet, so dass eine Grabengatestruktur ausgebildet wird. Eine Emitterelektrode ist auf der P-Basisschicht und der N+-Emitterschicht durch eine dazwischen liegende dielektrische Zwischenschicht ausgebildet. Die Emitterelektrode ist mit der P-Basisschicht und der N+-Emitterschicht durch ein Kontaktloch, das in der dielektrischen Zwischenschicht ausgebildet ist, elektrisch verbunden. Eine Kollektorelektrode ist auf einer rückseitigen Fläche der Kollektorschicht ausgebildet und mit der Kollektorschicht elektrisch verbunden.
  • In einer derartigen Halbleitervorrichtung wird, wenn eine vorbestimmte Gatespannung an eine Gateelektrode angelegt wird, eine Inversionsschicht in einem Abschnitt der P-Basisschicht in Kontakt zu der Gateisolierschicht ausgebildet, und es wird eine Elektronenakkumulationsschicht in einem Abschnitt der N--Driftschicht in Kontakt zu der Gateisolierschicht ausgebildet. Dann fließen Elektronen von der N+-Emitterschicht zu der N--Driftschicht durch die Inversionsschicht und die Akkumulationsschicht, und es fließen Löcher von der Kollektorschicht zu der N--Driftschicht. Somit verringert sich ein Widerstand aufgrund der Leitfähigkeitsmodulation bzw. -änderung, so dass die Halbleitervorrichtung eingeschaltet bzw. leitend werden kann.
  • Obwohl eine EIN-Spannung bzw. Durchlassspannung der Halbleitervorrichtung, die einen derartigen IGBT aufweist, kleiner als diejenige einer Halbleitervorrichtung ist, die einen Metalloxidhalbleiterfeldeffekttransistor (MOSFET) aufweist, bestand ein starker Bedarf, die EIN-Spannung weiter zu verringern.
  • In der Halbleitervorrichtung, die in der US 2007 / 0 001 263 A1 , die der JP 2007-43 123 A entspricht, beschrieben ist, wird der Abstand zwischen benachbarten Gateelektroden auf einen sehr kleinen Wert, der von 0,55nm bis 0,3µm reicht, festgelegt.
  • In der Halbleitervorrichtung, die in der JP 2008 - 153 389 A beschrieben ist, ist die Breite des Bodens der Grabengatestruktur größer als die Breite des anderen Abschnitts der Grabengatestruktur, so dass der Abstand zwischen den Böden benachbarter Grabengatestrukturen kleiner als der Abstand zwischen den anderen Abschnitten der Grabengatestrukturen ist.
  • In einer derartigen Halbleitervorrichtung, die in der US 2007 / 0 001 263 A1 oder der JP 2008- 153 389 A beschrieben ist, ist es weniger wahrscheinlich, dass Löcher, die in die N--Driftschicht fließen, durch einen Zwischenraum zwischen benachbarten Grabengatestrukturen zu der P-Basisschicht fließen. Somit können sich viele Löcher in der N--Driftschicht ansammeln bzw. akkumulieren. Somit wird die Menge an Elektronen, die von der Emitterschicht durch die Inversionsschicht und die Akkumulationsschicht in die N--Driftschicht injiziert werden, erhöht. Da die Elektronenmobilität größer als die Lochmobilität ist, kann die EIN-Spannung weiter verringert werden.
  • Außerdem bestand ein verstärkter Bedarf, ein Lastkurzschlussvermögen einer Halbleitervorrichtung zu verbessern, während eine EIN-Spannung der Halbleitervorrichtung verringert wird.
  • Das heißt, wenn eine Last kurzgeschlossen wird, fließt ein großer Sättigungsstrom, so dass eine Joulewärme proportional zu dem Sättigungsstrom erzeugt wird. Als Ergebnis kann eine Temperatur der Halbleitervorrichtung auf größer als die maximal erlaubte Temperatur erhöht werden.
  • Die JP 2001 - 230 414 A beschreibt einen vertikalen MOS-Feldeffekttransistor, in dem eine vergrabene Elektrode in einen Graben eingegraben ist. Ein selektiver Oxidfilm, der durch ein selektives Oxidationsverfahren gebildet wird, befindet sich an der Seitenwand des Grabens, wodurch eine Breite eines n-Typ-Driftbereichs, der sich zwischen jeweiligen Gräben befindet, im Vergleich zu einem Abstand zwischen jeweiligen Gräben in einem n+-Typ-Sourcebereich verringert wird.
  • Die DE 10 2007 003 812 A1 beschreibt ein Halbleiterbauelement, das aufweist, ein erstes Halbleitergebiet und ein zweites Halbleitergebiet, ein Halbleiter-Bodygebiet zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet, wobei eine Dotiercharakteristik des Halbleiter-Bodygebiets entgegengesetzt zu einer Dotiercharakteristik des ersten Halbleitergebiets und des zweiten Halbleitergebiets ist, einen Graben, der sich benachbart zum Halbleiter-Bodygebiet von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet erstreckt, und ein in dem Graben angeordnetes, vom Halbleiterkörper durch eine Isolationsschicht getrenntes Gate, wobei der Graben einen oberen Grabenteil aufweist, der sich von der Halbleiteroberfläche zumindest bis zu einer Tiefe, die größer als eine Tiefe des ersten Halbleitergebiets ist, erstreckt, wobei der Graben ferner einen unteren Grabenteil aufweist, der sich anschließend an den oberen Grabenteil zumindest bis zu dem zweiten Halbleitergebiet erstreckt, und wobei laterale Dimension des oberen Grabenteils kleiner als die laterale Dimension des unteren Grabenteils ist.
  • Die US 7 183 610 B2 beschreibt einen Graben-MOSFET, bei dem der untere Teil eine vergrabene Source-Elektrode enthält, die von der Epitaxieschicht und dem Halbleitersubstrat isoliert ist, aber in elektrischem Kontakt mit dem Source-Bereich steht. Eine Kontaktschicht ist zwischen benachbarten Grabengatestrukturen mit Sourceelektroden angeordnet.
  • Im Hinblick darauf ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die eine niedrige EIN-Spannung und ein verbessertes Lastkurzschlussvermögen aufweist. Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen der Halbleitervorrichtung zu schaffen.
  • Die Aufgaben werden mit den Merkmalen der unabhängigen Ansprüche gelöst. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der Erfindung gerichtet.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Driftschicht eines ersten Leitungstyps, eine Basisschicht eines zweiten Leitungstyps auf einer Vorderseite der Driftschicht, Grabengatestrukturen, eine Emitterschicht des ersten Leitungstyps, die in einem Oberflächenabschnitt der Basisschicht und benachbart zu der Grabengatestruktur angeordnet ist, und eine Kollektorschicht des zweiten Leitungstyps, die von der Emitterschicht quer über der Driftschicht angeordnet ist. Jede Grabengatestruktur enthält einen Graben, der die Driftschicht durch Durchdringen der Basisschicht erreicht, eine Gateisolierschicht auf einer Wandfläche des Grabens und eine Gateelektrode auf der Gateisolierschicht. Die Grabengatestruktur weist eine Längenrichtung parallel zu einer Ebenenrichtung der Driftschicht, eine Breitenrichtung parallel zu der Ebenenrichtung der Driftschicht und senkrecht zu der Längenrichtung und eine Tiefenrichtung senkrecht zu der Ebenenrichtung der Driftschicht auf. Die Grabengatestruktur weist einen Bodenabschnitt und einen Öffnungsabschnitt auf. Der Bodenabschnitt definiert einen Boden der Grabengatestruktur. Der Öffnungsabschnitt ist in der Tiefenrichtung auf einer dem Bodenabschnitt gegenüberliegenden Seite der Grabengatestruktur angeordnet. Der Bodenabschnitt ist in der Driftschicht angeordnet und erstreckt sich in der Breitenrichtung, so dass ein Abschnitt zwischen den Bodenabschnitten benachbarter Grabengatestrukturen kleiner als ein Abstand zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen in der Breitenrichtung ist. Eine Dicke der Gateisolierschicht auf der Wandfläche des Grabens des Bodenabschnitts ist größer als eine Dicke der Gateisolierschicht auf der Wandfläche des Grabens des Öffnungsabschnitts.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält ein erstes Verfahren zum Herstellen der Halbleitervorrichtung: Herstellen eines Substrats, das die Kollektorschicht, die Driftschicht auf der Kollektorschicht und die Basisschicht auf der Driftschicht enthält. Das erste Verfahren enthält außerdem: Ausbilden eines ersten Grabens in der Basisschicht durch einen anisotropen Ätzprozess, Ausbilden einer ersten Gateisolierschicht in dem ersten Graben, Ausbilden einer sauerstoffundurchlässigen Schutzschicht auf der ersten Gateisolierschicht in dem ersten Graben, Ausbilden eines zweiten Grabens, der mit dem ersten Graben kommuniziert, durch Entfernen der Schutzschicht auf einem Boden des ersten Grabens mittels eines anisotropen Ätzprozesses derart, dass der zweite Graben einen Boden in der Driftschicht aufweist, Ausbilden einer zweiten Gateisolierschicht, die dicker als die erste Gateisolierschicht ist, in dem zweiten Graben durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur in der Driftschicht angeordnet ist und sich in der Breitenrichtung erstreckt.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung enthält ein zweites Verfahren zum Herstellen der Halbleitervorrichtung: Herstellen eines Substrats, das die Kollektorschicht, die Driftschicht auf der Kollektorschicht und die Basisschicht auf der Driftschicht enthält. Das zweite Verfahren enthält außerdem: Ausbilden eines ersten Grabens in der Basisschicht durch einen anisotropen Ätzprozess, Ausbilden einer ersten Isolierschicht in dem ersten Graben, Ausbilden eines zweiten Grabens, der mit dem ersten Graben kommuniziert, durch Entfernen der ersten Isolierschicht auf einem Boden des ersten Grabens mittels eines anisotropen Ätzprozesses derart, dass der zweite Graben einen Boden in der Driftschicht aufweist, Ausbilden einer zweiten Gateisolierschicht in dem zweiten Graben durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur in der Driftschicht angeordnet ist und sich in der Breitenrichtung erstreckt, Füllen des ersten Grabens und des zweiten Grabens mit einem ersten leitenden Material, um die Gateelektrode auszubilden, Entfernen des ersten leitenden Materials in dem ersten Graben, Entfernen der ersten Isolierschicht auf einer Seitenwand des ersten Grabens, Ausbilden einer zweiten Isolierschicht auf dem ersten leitenden Material in dem zweiten Graben derart, dass die erste Gateisolierschicht, die dünner als die zweite Gateisolierschicht ist, auf einer Seitenwand des ersten Grabens ausgebildet wird, und Füllen des ersten Grabens mit einem zweiten leitenden Material, um die Gateelektrode auszubilden.
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung enthält ein drittes Verfahren zum Herstellen der Halbleitervorrichtung: Herstellen eines Substrats, das die Driftschicht und die Basisschicht auf einer Vorderseite der Driftschicht enthält. Das dritte Verfahren enthält außerdem: Ausbilden eines ersten Grabens in der Basisschicht durch einen anisotropen Ätzprozess, Ausbilden einer ersten Gateisolierschicht in dem ersten Graben, Ausbilden einer sauerstoffundurchlässigen Schutzschicht auf der ersten Gateisolierschicht in dem ersten Graben, Ausbilden eines zweiten Grabens, der mit dem ersten Graben kommuniziert, durch Entfernen der Schutzschicht auf einem Boden des ersten Grabens mittels eines anisotropen Ätzprozesses derart, dass der zweite Graben einen Boden in der Driftschicht aufweist, Ausbilden einer zweiten Gateisolierschicht, die dicker als die erste Gateisolierschicht ist, in dem zweiten Graben durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur in der Driftschicht angeordnet ist und sich in der Breitenrichtung erstreckt, und Ausbilden der Kollektorschicht durch Ionenimplantation von Verunreinigungen in das Substrat und Ausglühen des Substrats.
  • Gemäß einem fünften Aspekt der vorliegenden Erfindung enthält ein viertes Verfahren zum Herstellen der Halbleitervorrichtung: Herstellen eines Substrats, das die Driftschicht und die Basisschicht auf einer Vorderseite der Driftschicht enthält. Das vierte Verfahren enthält außerdem: Ausbilden eines ersten Grabens in der Basisschicht durch einen anisotropen Ätzprozess, Ausbilden einer ersten Isolierschicht in dem ersten Graben, Ausbilden eines zweiten Grabens, der mit dem ersten Graben kommuniziert, durch Entfernen der ersten Isolierschicht auf einem Boden des ersten Grabens durch einen anisotropen Ätzprozess derart, dass der zweite Graben einen Boden in der Driftschicht aufweist, Ausbilden einer zweiten Gateisolierschicht in dem zweiten Graben durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur in der Driftschicht angeordnet ist und sich in der Breitenrichtung erstreckt, Füllen des ersten Grabens und des zweiten Grabens mit einem ersten leitenden Material, um die Gateelektrode auszubilden, Entfernen des ersten leitenden Materials in dem ersten Graben, Entfernen der ersten Isolierschicht auf einer Seitenwand des ersten Grabens, Ausbilden einer zweiten Isolierschicht auf dem ersten leitenden Material in dem zweiten Graben derart, dass die erste Gateisolierschicht, die dünner als die zweite Gateisolierschicht ist, auf einer Seitenwand des ersten Grabens ausgebildet wird, Füllen des ersten Grabens mit einem zweiten leitenden Material, um die Gateelektrode auszubilden, und Ausbilden der Kollektorschicht durch Ionenimplantation von Verunreinigungen in das Substrat und durch Ausglühen des Substrats.
  • Die obigen und weiteren Aufgaben, Merkmale und Vorteile werden anhand der folgenden Beschreibungen und Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, deutlich. Es zeigen:
    • 1 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt;
    • 2A-2D Diagramme, die Prozesse zum Herstellen der Halbleitervorrichtung der 1 darstellen;
    • 3A-3D Diagramme, die Prozesse darstellen, die den Prozessen der 2A-2D folgen;
    • 4A-4C Diagramme, die eine Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung in der Nähe einer Grabengatestruktur darstellen, der durch jeweiliges Ändern einer Oxidationszeit für eine Isolierschicht in einem zweiten Graben der Grabengatestruktur ausgebildet wird;
    • 5A ein Ergebnis einer Simulation, die durchgeführt wurde, um eine Beziehung zwischen einer Kollektor-Emitter-Spannung und einer Kollektor-Emitter-Stromdichte in der Halbleitervorrichtung, die in den 4A-4C gezeigt ist, in dem Fall zu messen, in dem eine Last kurzgeschlossen ist, und 5B ein Ergebnis einer Simulation, die durchgeführt wurde, um eine Beziehung zwischen einer Kollektor-Emitter-Spannung und einer Kollektor-Emitter-Stromdichte in der Halbleitervorrichtung, die in den 4A-4C gezeigt ist, in dem Fall zu messen, in dem die Last nicht kurzgeschlossen ist;
    • 6 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
    • 7A-7D Diagramme, die Prozesse zum Herstellen der Halbleitervorrichtung der 6 darstellen;
    • 8A-8D Diagramme, die Prozesse darstellen, die den Prozessen der 7A-7D folgen;
    • 9A-9D Diagramme, die Prozesse darstellen, die den Prozessen der 8A-8D folgen; und
    • 10 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt.
  • (Erste Ausführungsform)
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung mit Bezug auf 1 beschrieben. 1 ist ein Diagramm, das eine Querschnittsansicht der Halbleitervorrichtung darstellt.
  • Wie es in 1 gezeigt ist, ist eine N+-Pufferschicht 2 auf einer Hauptfläche eines Halbleitersubstrats, das eine P+-Kollektorschicht 1 bereitstellt, ausgebildet. Eine N--Driftschicht 3 ist auf der N+-Pufferschicht 2 ausgebildet. Eine P-Basisschicht 4 ist in einem Oberflächenabschnitt der N--Driftschicht 3 ausgebildet.
  • Gräben 5 durchdringen die P-Basisschicht 4 und erreichen die N--Driftschicht 3. Die Gräben 5 erstrecken sich in einer ersten Richtung parallel zu der Hauptfläche des Halbleitersubstrats und sind in einem Streifenmuster angeordnet. Gemäß der ersten Ausführungsform ist die erste Richtung senkrecht zu einer Fläche des Zeichnungsblattes, das die 1 enthält. Eine Gateisolierschicht 6 ist auf einer Wandfläche jedes Grabens 5 ausgebildet. Eine Gateelektrode 7 ist auf der Gateisolierschicht 6 ausgebildet, so dass der Graben 5 mit der Gateisolierschicht 6 und der Gateelektrode 7 gefüllt ist. Somit bilden der Graben 5, die Gateisolierschicht 6 und die Gateelektrode 7 eine Grabengatestruktur 8.
  • Ein Bodenabschnitt jeder Grabengatestruktur 8 ist zumindest in der N--Driftschicht 3 angeordnet und erstreckt sich in einer zweiten Richtung senkrecht zu der Hauptfläche des Halbleitersubstrats (d. h. parallel zu einer Ebenenrichtung der N--Driftschicht 3). Die zweite Richtung ist senkrecht zu der ersten Richtung. Somit ist, wie es in 1 gezeigt ist, in der zweiten Richtung ein erster Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner als ein zweiter Abstand L2 zwischen Öffnungsabschnitten benachbarter Grabengatestrukturen 8. Der erste Abstand L1 kann beispielsweise 0,5 Mikrometer (µm) betragen, und der zweite Abstand L2 kann etwa 1,5µm betragen.
  • Mit anderen Worten gibt der zweite Abstand L2 eine Breite eines Oberflächenabschnitts der P-Basisschicht 4 zwischen benachbarten Grabengatestrukturen 8 an. Gemäß der ersten Ausführungsform ist, wie es in 1 gezeigt ist, der Bodenabschnitt der Grabengatestruktur 8 quer über eine Zwischenfläche bzw. Grenzfläche zwischen der N--Driftschicht 3 und der P-Basisschicht 4 angeordnet. Das heißt, der Bodenabschnitt der Grabengatestruktur 8 ist sowohl in der N--Driftschicht 3 als auch in der P-Basisschicht 4 angeordnet.
  • Man beachte, dass eine Schwellenspannung Vt eines MOS-Bereiches, der mit der P-Basisschicht 4, der Gateisolierschicht 6, der Gateelektrode 7 und einer N+-Emitterschicht 9 aufgebaut ist, von einem maximalen Wert einer Verunreinigungskonzentration der P-Basisschicht 4 abhängt. Der Bodenabschnitt der Grabengatestruktur 8 erstreckt sich zu der N--Driftschicht 3 von einem ersten Abschnitt der P-Basisschicht 4 durch die Zwischenfläche zwischen der N--Driftschicht 3 und der P-Basisschicht 4. Der erste Abschnitt der P-Basisschicht 4 ist näher bei der N--Driftschicht 3 als ein zweiter Abschnitt der P-Basisschicht 4 angeordnet. Die P-Basisschicht 4 weist den maximalen Wert der Verunreinigungskonzentration an dem zweiten Abschnitt auf. Das heißt, der Bodenabschnitt der Grabengatestruktur 8 erstreckt sich zu der N--Driftschicht 3 von dem ersten Abschnitt der P-Basisschicht 4, der die Schwellenspannung Vt des MOS-Bereiches nicht beeinflusst. Alternativ kann der Bodenabschnitt der Grabengatestruktur 8 nur in der N--Driftschicht 3 angeordnet sein.
  • Gemäß der ersten Ausführungsform enthält der Graben 5 der Grabengatestruktur 8 einen ersten Graben 5a und einen zweiten Graben 5b. Der erste Graben 5a ist in der P-Basisschicht 4 angeordnet und erstreckt sich in einer Richtung senkrecht zu der Hauptfläche des Halbleitersubstrats. Der zweite Graben 5b kommuniziert mit dem ersten Graben 5a und erstreckt sich von der Nähe der Zwischenfläche zwischen der N--Driftschicht 3 und der P-Basisschicht 4 zu der N--Driftschicht 3. Ein Abstand zwischen gegenüberliegenden Punkten auf einer Seitenwand des zweiten Grabens 5b ist größer als ein Abstand zwischen gegenüberliegenden Punkten auf einer Seitenwand des ersten Grabens 5a. Mit anderen Worten ist eine Breite einer Öffnung des zweiten Grabens 5b größer als eine Breite einer Öffnung des ersten Grabens 5a, so dass der Graben 5 eine Vasenform aufweist. Der erste Graben 5a, die Gateisolierschicht 6, die auf einer Wandfläche des ersten Grabens 5a ausgebildet ist, und die Gateelektrode 7, die den ersten Graben 5a füllt, definieren den Öffnungsabschnitt der Grabengatestruktur 8. Der zweite Graben 5b, die Gateisolierschicht 6, die auf einer Wandfläche des zweiten Grabens 5b ausgebildet ist, und die Gateelektrode 7, die den zweiten Graben 5b füllt, definieren den Bodenabschnitt der Grabengatestruktur 8. Der Graben 5 weist einen Verbindungsabschnitt auf, der den ersten Graben 5a mit dem zweiten Graben 5b verbindet. Der Verbindungsabschnitt des Grabens 5 ist derart ausgebildet, dass er eine erste Krümmung aufweist (gerundet ist). Eine Ecke einer Bodenfläche des zweiten Grabens 5b ist derart ausgebildet, dass sie eine zweite Krümmung aufweist (d. h. gerundet ist).
  • Eine Dicke der Gateisolierschicht 6 auf der Wandfläche des Grabens 5, die den Bodenabschnitt der Grabengatestruktur 8 definiert, ist größer als eine Dicke der Gateisolierschicht 6 auf der Wandfläche des Grabens 5, die den Öffnungsabschnitt der Grabengatestruktur 8 definiert. Insbesondere ist die Dicke der Gateisolierschicht 6 auf der Wandfläche des zweiten Grabens 5b größer als die Dicke der Gateisolierschicht 6 auf der Wandfläche des ersten Grabens 5a. Genauer gesagt ist die Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b größer als die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a. Die Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b kann beispielsweise von etwa 200 Nanometern (nm) bis etwa 300nm reichen, und die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a kann etwa 100nm betragen.
  • Außerdem ist die Dicke der Gateisolierschicht 6 auf der Seitenwand des Verbindungsabschnitts, der den ersten Graben 5a und den zweiten Graben 5b miteinander verbindet, fast gleich der Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b und größer als die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a.
  • Die N+-Emitterschicht 9 ist in dem Oberflächenabschnitt der P-Basisschicht 4 ausgebildet und benachbart zu der Grabengatestruktur 8 angeordnet. Außerdem ist eine P+-Kontaktschicht 10, die eine größere Verunreinigungskonzentration als die P-Basisschicht 4 aufweist, in dem Oberflächenabschnitt der P-Basisschicht 4 ausgebildet. Die P+-Kontaktschicht 10 ist benachbart zu und quer über die N+-Emitterschicht 9 von der Grabengatestruktur 8 angeordnet. Somit ist die P+-Kontaktschicht 10 zwischen benachbarten Grabengatestrukturen 8 und direkt oberhalb der N--Driftschicht 3 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 angeordnet.
  • Gemäß der ersten Ausführungsform ist eine Tiefe der P+-Kontaktschicht 10 von einer Oberfläche der P-Basisschicht 4 aus größer als eine Tiefe der N+-Emitterschicht 9. Außerdem ist eine Breite L3 der P+-Kontaktschicht 10 in der zweiten Richtung größer als der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8. Wie es zuvor erwähnt wurde, ist die zweite Richtung parallel zu der Hauptfläche des Halbleitersubstrats (d. h. der P+-Kollektorschicht 1) und senkrecht zu der ersten Richtung, in die sich der Graben 5 erstreckt. Die Breite L3 der P+-Kontaktschicht 10 kann beispielsweise etwa 0,8µm betragen.
  • Eine Emitterelektrode 12 ist durch eine dielektrische Zwischenschicht 11 auf der N+-Emitterschicht 9, der P+-Kontaktschicht 10 und der Gateelektrode 7 ausgebildet. Die Emitterelektrode 12 ist mit der N+-Emitterschicht 9 und der P+-Kontaktschicht 10 durch ein Kontaktloch 11a, das in der dielektrischen Zwischenschicht 11 ausgebildet ist, elektrisch verbunden. Eine Kollektorelektrode 13 ist auf einer rückseitigen Fläche bzw. Rückseite der P+-Kollektorschicht 1 ausgebildet und mit der P+-Kollektorschicht 1 elektrisch verbunden. Bis hierher wurde die Struktur der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. In der ersten Ausführungsform sind „N+“ und „N-“ als ein erster Leitungstyp definiert, und „P+“ und „P-“ sind als ein zweiter Leitungstyp definiert.
  • Im Folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform mit Bezug auf die 2A-2D und 3A-3D beschrieben. Zur Vereinfachung der Erläuterung ist der Abstand zwischen benachbarten Grabengatestrukturen 8 in den 2A-2D und 3A-3D größer als in 1 dargestellt.
  • Zunächst wird, wie es in 2A gezeigt ist, ein Substrat, in dem die N+-Pufferschicht 2, die N--Driftschicht 3 und die P-Basisschicht 4 in dieser Reihenfolge auf dem Halbleitersubstrat als der P+-Kollektorschicht 1 ausgebildet sind, vorbereitet bzw. hergestellt. Dann wird eine Ätzmaske 14 aus Siliziumoxid oder Ähnlichem auf der P-Basisschicht 4 durch ein chemisches Gasphasenabscheidungsverfahren (CVD) oder Ähnlichem ausgebildet. Dann wird eine Öffnung durch Mustern der Ätzmaske 14 an einer Position, bei der der erste Graben 5a auszubilden ist, ausgebildet.
  • Anschließend wird, wie es in 2B gezeigt ist, ein anisotroper Ätzprozess wie beispielsweise ein reaktiver Ionenätzprozess (RIE) unter Verwendung der Ätzmaske 14 durchgeführt, um den ersten Graben 5a auszubilden. Gemäß der ersten Ausführungsform wird der erste Graben 5a in der P-Basisschicht 4 abgeschlossen. Insbesondere sind sowohl ein erstes Ende, das eine Öffnung des ersten Grabens 5a definiert, als auch ein zweites Ende, das dem ersten Ende des ersten Grabens 5a gegenüberliegt, in der P-Basisschicht 4 angeordnet. Daher wird der anisotrope Ätzprozess derart durchgeführt, dass sich der erste Graben 5a von einer Oberfläche der P-Basisschicht 4 bis in die Nähe der Zwischenfläche zwischen der N--Driftschicht 3 und der P-Basisschicht 4 erstreckt. Dann kann nach Bedarf ein chemisches Trockenätzverfahren (CDE) oder Ähnliches durchgeführt werden, um eine Beschädigung in der Wandfläche des ersten Grabens 5a zu beseitigen.
  • Dann wird, wie es in 2C gezeigt ist, eine erste Gateisolierschicht 6a für die Gateisolierschicht 6 auf der Wandfläche des ersten Grabens 5a durch einen thermischen Oxidationsprozess ausgebildet. Alternativ kann die erste Gateisolierschicht 6a durch einen anderen Prozess wie beispielsweise einen CVD-Prozess ausgebildet werden.
  • Anschließend wird, wie es in 2D gezeigt ist, eine sauerstoffundurchlässige Schutzschicht 15 ausgebildet. Die Schutzschicht 15 schützt die Wandfläche des ersten Grabens 5a gegenüber einer thermischen Oxidation in einem Prozess, der in 3A gezeigt und später beschrieben wird. Gemäß der ersten Ausführungsform ist die Schutzschicht 15 eine Siliziumnitridschicht (SiN) und wird durch einen CVD-Prozess derart ausgebildet, dass die Wandfläche des ersten Grabens 5a mit der Schutzschicht 15 bedeckt wird. Somit sind zu dem Zeitpunkt, zu dem der Prozess, der in 2D gezeigt ist, beendet ist, die erste Gateisolierschicht 6a und die Schutzschicht 15 in dieser Reihenfolge auf der Wandfläche des ersten Grabens 5a geschichtet.
  • Dann wird, wie es in 3A gezeigt ist, ein anisotroper Ätzprozess wie beispielsweise ein RIE-Prozess durchgeführt, um selektiv die Schutzschicht 15 und die erste Gateisolierschicht 6a auf einer Bodenwand des ersten Grabens 5a zu entfernen, ohne die Schutzschicht 15 auf einer Seitenwand des ersten Grabens 5a zu entfernen. Dann wird ein anisotroper Ätzprozess wie beispielsweise ein RIE-Prozess auf die Bodenwand des ersten Grabens 5a unter Verwendung der verbleibenden Schutzschicht 15 als Maske angewendet, um den zweiten Graben 5b, der mit dem ersten Graben 5a kommuniziert und die N--Driftschicht 3 erreicht, auszubilden. Wie es später beschrieben wird, wird in einem Prozess, der in 3A gezeigt ist, die Schutzschicht 15, die auf der Seitenwand des ersten Grabens 5a verbleibt, als eine Maske für einen anisotropen Ätzprozess verwendet, um den zweiten Graben 5b auszubilden. Daher ist zu dem Zeitpunkt, zu dem der Prozess, der in 3A gezeigt ist, beendet ist, der Abstand zwischen gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b kleiner als der Abstand zwischen gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a. Kurz gesagt ist die Breite des zweiten Grabens 5b kleiner als die Breite des ersten Grabens 5a.
  • Anschließend wird, wie es in 3B gezeigt ist, ein isotropes Ätzen des zweiten Grabens 5b unter Verwendung der Schutzschicht 15 als eine Ätzmaske durchgeführt, so dass der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b größer als der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a ist. Somit ist der Graben 5 wie eine Vase ausgebildet. Da der zweite Graben 5b durch einen isotropen Ätzprozess geätzt wird, ist der Verbindungsabschnitt zwischen dem ersten Graben 5a und dem zweiten Graben 5b derart ausgebildet, dass er eine erste Krümmung aufweist, und die Ecke der Bodenfläche des zweiten Grabens 5b ist derart ausgebildet, dass sie eine zweite Krümmung aufweist.
  • Dann wird, wie es in 3C gezeigt ist, eine zweite Gateisolierschicht 6b für die Gateisolierschicht 6 auf der Wandfläche des zweiten Grabens 5b durch einen thermischen Oxidationsprozess derart ausgebildet, dass die Dicke der zweiten Gateisolierschicht 6b größer als die Dicke der ersten Gateisolierschicht 6a auf der Wandfläche des ersten Grabens 5a ist. Da die Seitenwand des ersten Grabens 5a mit der sauerstoffundurchlässigen Schutzschicht 15 bedeckt ist, wird keine thermische Oxidationsschicht auf der Wandfläche des ersten Grabens 5a ausgebildet. Daher kann beispielsweise die zweite Gateisolierschicht 6b, die dicker als die erste Gateisolierschicht 6a ist, durch einen Nassoxidationsprozess mit einer vorbestimmten Oxidationszeit bei einer Temperatur von 1150°C ausgebildet werden. Alternativ kann die zweite Gateisolierschicht 6b durch einen Trockenoxidationsprozess ausgebildet werden.
  • Dann wird, wie es in 3D gezeigt ist, die Schutzschicht 15 entfernt. Danach werden herkömmliche Halbleiterherstellungsprozesse durchgeführt, um beispielsweise die Gateelektrode 7 durch Füllen des Grabens 5 mit einem leitenden Material wie beispielsweise dotiertem Polysilizium und die N+-Emitterschicht 9, die P+-Kontaktschicht 10, die dielektrische Zwischenschicht 11, die Emitterelektrode 12 und die Kollektorelektrode 13 auszubilden. Wenn beispielsweise die N+-Emitterschicht 9 und die P+-Kontaktschicht 10 durch einen Ionenimplantationsprozess ausgebildet werden, kann eine Ionenbeschleunigungsspannung, bei der Verunreinigungen für die P+-Kontaktschicht 10 implantiert werden, auf größer als eine Ionenbeschleunigungsspannung eingestellt werden, bei der Verunreinigungen für die N+-Emitterschicht 9 implantiert werden. Bei einer derartigen Vorgehensweise kann die Tiefe der P+-Kontaktschicht 10 größer als die Tiefe der N+-Emitterschicht 9 werden. Auf diese Weise wird die Halbleitervorrichtung gemäß der ersten Ausführungsform hergestellt.
  • Im Folgenden werden Betriebe der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. Zunächst wird ein Einschaltbetrieb der Halbleitervorrichtung beschrieben.
  • Wenn eine vorbestimmte Gatespannung an die Gateelektrode 7 angelegt wird, wird eine n-Inversionsschicht in einem Abschnitt der P-Basisschicht 4 in Kontakt zu der Gateisolierschicht 6 in dem Graben 5 ausgebildet, und es wird eine Elektronenakkumulationsschicht in einem Abschnitt der N--Driftschicht 3 in Kontakt zu der Gateisolierschicht 6 in dem Graben 5 ausgebildet.
  • Dann fließen Elektronen von der N+-Emitterschicht 9 durch die Inversionsschicht und die Akkumulationsschicht zu der N--Driftschicht 3, und es fließen Löcher von der P+-Kollektorschicht 1 zu der N--Driftschicht 3. Somit verringert sich ein Widerstand der N--Driftschicht 3 aufgrund der Leitfähigkeitsänderung, so dass die Halbleitervorrichtung eingeschaltet wird.
  • Wie es oben beschrieben ist, ist gemäß der ersten Ausführungsform der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner als der zweite Abstand L2 zwischen Öffnungsabschnitten benachbarter Grabengatestrukturen 8. Daher wird im Vergleich zu einem Fall, bei dem ein Abstand zwischen benachbarten Grabengatestrukturen gleich einer Breite eines Oberflächenabschnitts einer P-Basisschicht zwischen benachbarten Grabengatestrukturen ist, die Bewegung von Löchern, die in die N--Driftschicht 3 injiziert werden, beschränkt, so dass sich viele Löcher in der N--Driftschicht 3 ansammeln können. Somit wird die Menge an Elektronen, die von der N+-Emitterschicht 9 durch die Inversionsschicht und die Akkumulationsschicht in die N--Driftschicht 3 injiziert werden, erhöht, so dass eine EIN-Spannung der Halbleitervorrichtung verringert wird.
  • Außerdem ist gemäß der ersten Ausführungsform die Dicke der Gateisolierschicht 6, die in dem zweiten Graben 5b ausgebildet ist, größer als die Dicke der Gateisolierschicht 6, die in dem ersten Graben 5a ausgebildet ist. Insbesondere ist die Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b größer als die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a. Daher wird im Vergleich zu einem Fall, bei dem die Dicke der Gateisolierschicht in dem Graben 5 einheitlich ist, eine Breite der Akkumulationsschicht verringert, so dass ein Sättigungsstrom verringert werden kann. Somit kann das Lastkurzschlussvermögen der Halbleitervorrichtung verbessert werden.
  • Die 4A-4C sind Diagramme, die eine Querschnittsansicht eines Abschnitts der Halbleitervorrichtung in der Nähe der Grabengatestruktur 8 darstellen und die jeweils durch Ändern einer Oxidationszeit, während der der Oxidationsprozess, der in 3C gezeigt ist, durchgeführt wird, um die zweite Gateisolierschicht 6b auf der Seitenwand des zweiten Grabens 5b auszubilden, beobachtet werden.
  • Die Halbleitervorrichtung, die in 4A gezeigt ist, wird wie folgt ausgebildet. Der zweite Graben 5b wird ausgebildet, ohne einen Prozess zum Ausbilden der ersten Gateisolierschicht 6a, die in 2C gezeigt ist, auszubilden, und dann wird die Gateisolierschicht 6 auf der Wandfläche des Grabens 5 in dem Prozess, der in 3C gezeigt ist, durch einen CVD-Prozess anstelle eines thermischen Oxidationsprozesses ausgebildet. Somit ist in der Halbleitervorrichtung, die in 4A gezeigt ist, die Dicke der Gateisolierschicht 6 in dem Graben 5 einheitlich.
  • Die Halbleitervorrichtung, die in 4B gezeigt ist, wird wie folgt ausgebildet. Die zweite Gateisolierschicht 6b wird in dem Prozess, der in 3C gezeigt ist, durch einen Nassoxidationsprozess mit einer Oxidationszeit von 30 Minuten bei einer Temperatur von 1150°C ausgebildet.
  • Die Halbleitervorrichtung, die in 4C gezeigt ist, wird wie folgt ausgebildet. Die zweite Gateisolierschicht 6b wird in dem Prozess, der in 3C gezeigt ist, durch einen Nassoxidationsprozess mit einer Oxidationszeit von 90 Minuten bei einer Temperatur von 1150°C ausgebildet.
  • Die 5A und 5B stellen das Ergebnis einer Simulation dar, die durchgeführt wurde, um eine Beziehung zwischen einer Kollektor-Emitter-Spannung Vce und einer Kollektor-Emitter-Stromdichte Ice in der Halbleitervorrichtung, die in den 4A-4C gezeigt ist, zu messen. Diese Simulation wurde bei Bedingungen durchgeführt, bei denen eine Gate-Emitter-Spannung 15 Volt (V) beträgt und eine Betriebstemperatur gleich 27°C ist. Man beachte, dass 5A die Beziehung darstellt, die beobachtet wird, wenn eine Last kurzgeschlossen ist.
  • Wie es aus den 4A-4C ersichtlich ist, erhöht sich die Dicke der zweiten Gateisolierschicht 6b mit einer Erhöhung der Oxidationszeit, während der der Nassoxidationsprozess durchgeführt wird, um den zweiten Graben 5b auszubilden. Außerdem verringert sich, wie es aus der 5A zu sehen ist, ein Sättigungsstrom mit einer Erhöhung der Dicke der zweiten Oxidationsschicht 6b. Der Grund dafür liegt darin, dass, wenn die zweite Gateisolierschicht 6b dicker wird, die Akkumulationsschicht, die in dem Abschnitt der N--Driftschicht 3 in Kontakt zu der Gateisolierschicht 6 ausgebildet wird, schmaler wird, so dass ein Strompfad für den Kollektor-Emitter-Strom schmaler wird.
  • Außerdem wird, wie es anhand der 5B zu sehen ist, wenn die zweite Gateisolierschicht 6b in dem zweiten Graben 5b dicker wird, die EIN-Spannung bzw. Durchlassspannung kleiner. Ein Grund dafür liegt darin, dass, wenn die zweite Gateisolierschicht 6b dicker wird, der Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner wird.
  • Somit weist die Halbleitervorrichtung gemäß der ersten Ausführungsform sowohl eine niedrige EIN-Spannung bzw. Durchlassspannung als auch ein verbessertes Lastkurzschlussvermögen auf.
  • Im Folgenden wird ein Ausschaltbetrieb der Halbleitervorrichtung beschrieben. Wenn die Gatespannung, die an die Gateelektrode 7 angelegt wird, gleich null wird, verschwinden sowohl die n-Inversionsschicht als auch die Akkumulationsschicht. Dann wird die Injektion von Elektronen von der N+-Emitterschicht 9 gestoppt, und außerdem wird die Injektion von Löchern von der P+-Kollektorschicht 1 gestoppt. Somit werden die Löcher, die sich in der N--Driftschicht 3 angesammelt haben, von der Emitterelektrode 12 ausgestoßen.
  • Gemäß 1 ist in der ersten Ausführungsform die P+-Kontaktschicht 10 in dem Oberflächenabschnitt der P-Basisschicht 4 ausgebildet und direkt oberhalb der N--Driftschicht 3 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 angeordnet. Außerdem ist die Tiefe der P+-Kontaktschicht 10 größer als die Tiefe der N+-Emitterschicht 9, und die Breite L3 der P+-Kontaktschicht 10 ist größer als der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8. Daher werden im Vergleich zu dem Fall, in dem die Tiefe der P+-Kontaktschicht 10 kleiner als die Tiefe der N+-Emitterschicht 9 oder die Breite der P+-Kontaktschicht 10 kleiner als der Abstand zwischen benachbarten Grabengatestrukturen 8 ist, die Löcher auf einfache Weise von der Emitterelektrode 12 durch die P+-Kontaktschicht 10 ausgestoßen, so dass ein Einrasten bzw. „Latch-Up“ verhindert werden kann.
  • Im Folgenden werden die Vorteile der ersten Ausführungsform beschrieben.
  • Wie es oben beschrieben ist, ist gemäß der ersten Ausführungsform der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner als der zweite Abstand L2 zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen 8. Daher wird im Vergleich zu einem Fall, in dem ein Abstand zwischen benachbarten Grabengatestrukturen gleich einer Breite eines Oberflächenabschnitts einer P-Basisschicht zwischen benachbarten Grabengatestrukturen ist, die Bewegung der Löcher, die in die N--Driftschicht 3 injiziert werden, beschränkt, so sich dass viele Löcher in der N--Driftschicht 3 ansammeln können. Somit wird die Menge an Elektronen, die von der N+-Emitterschicht 9 durch die Inversionsschicht und die Akkumulationsschicht in die N--Driftschicht 3 injiziert werden, erhöht. Da die Elektronenmobilität größer als die Lochmobilität ist, kann die EIN-Spannung verringert werden.
  • Außerdem ist gemäß der ersten Ausführungsform die Dicke der Gateisolierschicht 6 in dem zweiten Graben 5b größer als die Dicke der Gateisolierschicht 6 in dem ersten Graben 5a. Insbesondere ist die Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b größer als die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a. Daher wird im Vergleich zu einem Fall, in dem die Dicke der Gateisolierschicht in dem Graben 5 einheitlich ist, die Breite der Akkumulationsschicht verringert, so dass der Sättigungsstrom verringert werden kann. Somit kann das Lastkurzschlussvermögen der Halbleitervorrichtung verbessert werden.
  • Es könnte überlegt werden, dass eine Verringerung einer EIN-Spannung und eine Verbesserung eines Lastkurzschlussvermögens durch Erhöhen der Dicke einer Gateisolierschicht sogar dann, wenn die Gateisolierschicht eine einheitliche Dicke aufweist, erzielt werden könnte. In einem derartigen Fall wird jedoch die Gateisolierschicht zwischen einer P-Basisschicht und einer Gateelektrode zu dick. Als Ergebnis wird eine Schwellenspannung Vt eines MOS-Bereiches, der mit einer N+-Emitterschicht, einer P-Basisschicht, einer Gateisolierschicht und einer Gateelektrode aufgebaut ist, erhöht. Im Gegensatz dazu kann gemäß der ersten Ausführungsform das Lastkurzschlussvermögen verbessert werden, ohne die Schwellenspannung Vt des MOS-Bereiches zu erhöhen.
  • Weiterhin ist gemäß der ersten Ausführungsform der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner als der zweite Abstand L2 zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen 8. Mit anderen Worten ist die Breite des Oberflächenabschnitts der P-Basisschicht 4 zwischen benachbarten Grabengatestrukturen 8 größer als der Abstand zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8.
  • Daher weist die Halbleitervorrichtung gemäß der ersten Ausführungsform im Vergleich zu einer Halbleitervorrichtung, die in der US 2007 / 0 001 263 A1 beschrieben ist und bei der ein Abstand zwischen benachbarten Grabengatestrukturen konstant und sehr klein ist, die folgenden Vorteile auf. Zunächst ist es wenig wahrscheinlich, dass sich benachbarte Inversionsschichten, die ausgebildet werden, wenn die Halbleitervorrichtung eingeschaltet wird, miteinander verbinden. Daher kann eine Erhöhung des Sättigungsstromes verhindert oder verringert werden. Zweitens wird der Gesamtkontaktbereich der N+-Emitterschicht 9 und der P+-Kontaktschicht 10, die mit der Emitterelektrode 12 verbunden sind, erhöht. Dementsprechend wird ein Kontaktwiderstand verringert, so dass die EIN-Spannung weiter verringert werden kann. Drittens kann, da die Breite des Oberflächenabschnitts der P-Basisschicht 4 zwischen benachbarten Grabengatestrukturen 8 groß ist, ein Ausrichtungsvorgang zur Verbindung der Emitterelektrode 12 mit der N+-Emitterschicht 9 und der P+-Kontaktschicht 10 auf einfache Weise durchgeführt werden. Somit kann der Herstellungsprozess der Halbleitervorrichtung vereinfacht werden.
  • Weiterhin ist gemäß der ersten Ausführungsform die Tiefe der P+-Kontaktschicht 10 größer als die Tiefe der N+-Emitterschicht 9, und die Breite L3 der P+-Kontaktschicht 10 ist größer als der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8. Daher werden im Vergleich zu einem Fall, bei dem die Tiefe der P+-Kontaktschicht 10 kleiner als die Tiefe der N+-Emitterschicht 9 ist oder die Breite der P+-Kontaktschicht 10 kleiner als der Abstand zwischen benachbarten Grabengatestrukturen 8 ist, die Löcher auf einfache Weise von der Emitterelektrode 12 durch die P+-Kontaktschicht 10 ausgestoßen, wenn die Halbleitervorrichtung ausgeschaltet wird. Somit kann ein „Latch-Up“ verhindert werden.
  • Außerdem wird gemäß der ersten Ausführungsform die zweite Gateisolierschicht 6b in dem zweiten Graben 5b durch einen thermischen Oxidationsprozess ausgebildet. Daher kann der Abstand zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 durch Einstellen der Dicke der zweiten Gateisolierschicht 6b eingestellt werden. Somit ist es im Vergleich zu einem Fall, in dem die zweite Gateisolierschicht 6b durch einen CVD-Prozess oder Ähnlichem ausgebildet wird, wenig wahrscheinlich, dass ein Abschnitt zwischen benachbarten Gräben 5 während des Prozesses beschädigt oder zerstört wird.
  • Weiterhin wird gemäß der ersten Ausführungsform die zweite Gateisolierschicht 6b, die dicker als die erste Gateisolierschicht 6a ist, in dem zweiten Graben 5b durch einen thermischen Oxidationsprozess ausgebildet, nachdem die erste Gateisolierschicht 6a in dem ersten Graben 5a ausgebildet wurde. Bei einer derartigen Vorgehensweise ist es möglich, zu bewirken, dass die Isolierschicht, die an dem Verbindungsabschnitt zwischen dem ersten Graben 5a und dem zweiten Graben 5b ausgebildet wird, dick wird. Im Gegensatz dazu ist es, wenn die Gateisolierschicht 6 in dem ersten Graben 5a und dem zweiten Graben 5a gleichzeitig ausgebildet wird, schwierig, zu bewirken, dass die Gateisolierschicht 6 an dem Verbindungsabschnitt dick wird.
  • (Zweite Ausführungsform)
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung mit Bezug auf 6 beschrieben. 6 ist ein Diagramm, das eine Querschnittsansicht der Halbleitervorrichtung darstellt. Ein Unterschied zwischen der ersten Ausführungsform und der zweiten Ausführungsform besteht in der Struktur der Gateelektrode 7.
  • Wie es in 6 gezeigt ist, ist gemäß der zweiten Ausführungsform eine Isolierschicht 16 in der Nähe des Verbindungsabschnitts zwischen dem ersten Graben 5a und dem zweiten Graben 5b angeordnet und unterteilt die Gateelektrode 7 in der Tiefenrichtung, um einen ersten Abschnitt 7a und einen zweiten Abschnitt 7b auszubilden. Der erste Abschnitt 7a ist näher bei der Öffnung des Grabens 5 als der zweite Abschnitt 7b angeordnet. Mit anderen Worten ist der zweite Abschnitt 7b näher bei dem Boden des Grabens 5 als der erste Abschnitt 7a angeordnet. Obwohl es in der 6 nicht gezeigt ist, ist der zweite Abschnitt 7b zu der Oberfläche der P-Basisschicht 4 verlängert und mit einer Gateverdrahtung elektrisch verbunden, so dass der erste Abschnitt 7a und der zweite Abschnitt 7b dasselbe Potential aufweisen können.
  • Im Folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung, die in 6 gezeigt ist, mit Bezug auf die 7A-7D, 8A-8D und 9A-9D beschrieben.
  • Zunächst wird in den Prozessen, die in den 7A und 7B gezeigt sind, ein anisotropes Ätzverfahren wie beispielsweise ein RIE-Prozess durchgeführt, um den ersten Graben 5a auszubilden. Man beachte, dass die Prozesse, die in den 7A und 7B gezeigt sind, dieselben sind wie die Prozesse, die in den 2A und 2B gezeigt sind.
  • Anschließend wird in einem Prozess, der in 7C gezeigt ist, eine Isolierschicht 17 auf der Wandfläche des ersten Grabens 5a durch einen thermischen Oxidationsprozess ausgebildet. Alternativ kann die Isolierschicht 17 durch einen anderen Prozess wie beispielsweise einen CVD-Prozess ausgebildet werden.
  • Danach wird, wie es in 7D gezeigt ist, ein anisotroper Ätzprozess wie beispielsweise ein RIE-Prozess durchgeführt, um selektiv die Isolierschicht 17 auf der Bodenwand des ersten Grabens 5a zu entfernen, während die Isolierschicht 17 auf der Seitenwand des ersten Grabens 5a gehalten wird. Dann wird ein anisotroper Ätzprozess wie beispielsweise ein RIE-Prozess auf die Bodenwand des ersten Grabens 5a unter Verwendung der verbleibenden Isolierschicht 17 als Ätzmaske angewendet, so dass der zweite Graben 5b, der mit dem ersten Graben 5a kommuniziert und die N--Driftschicht 3 erreicht, ausgebildet wird. Nachdem der Prozess, der in 7D gezeigt ist, beendet ist, ist der Abstand zwischen gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b fast gleich dem Abstand zwischen gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a. Kurz gesagt ist die Breite des zweiten Grabens 5b fast gleich der Breite des ersten Grabens 5a.
  • Anschließend wird, wie es in 8A gezeigt ist, ein isotropes Ätzen des zweiten Grabens 5b unter Verwendung der Isolierschicht 17 als eine Ätzmaske durchgeführt, um die Tiefe des zweiten Grabens 5b derart zu erhöhen, dass der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b größer als der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a wird. Somit wird der Graben 5 wie eine Vase gestaltet.
  • Dann wird, wie es in 8B gezeigt ist, die zweite Gateisolierschicht 6b für die Gateisolierschicht 6 auf der Wandfläche des zweiten Grabens 5b durch einen thermischen Oxidationsprozess ausgebildet. In dem Prozess, der in 8B gezeigt ist, wird die zweite Gateisolierschicht 6b ebenfalls auf der Isolierschicht 17 auf der Seitenwand des ersten Grabens 5a ausgebildet und mit der Isolierschicht 17 verbunden, so dass die Dicke der Isolierschicht 17 erhöht wird. Die zweite Gateisolierschicht 6b kann beispielsweise durch einen nassen thermischen Oxidationsprozess bei einer Temperatur von 1150°C während einer vorbestimmten Zeit ausgebildet werden. Alternativ kann die zweite Gateisolierschicht 6b durch einen trockenen thermischen Oxidationsprozess ausgebildet werden.
  • Anschließend wird, wie es in 8C gezeigt ist, der Graben 5 mit einem ersten leitenden Material 18 wie beispielsweise dotiertem Polysilizium gefüllt. Dann wird, wie es in 8D gezeigt ist, das erste leitende Material 18 auf der Ätzmaske 14 durch einen Ätzprozess oder Ähnlichem entfernt. Weiterhin wird das erste leitende Material 18 in dem ersten Graben 5a des Grabens 5 durch einen Ätzprozess oder Ähnlichem entfernt, so dass die Isolierschicht 17 auf der Seitenwand des ersten Grabens 5a freigelegt wird. Somit wird der zweite Abschnitt 7b der Gateelektrode 7 in dem zweiten Graben 5b ausgebildet.
  • Danach werden, wie es in 9A gezeigt ist, die Ätzmaske 14 und die Isolierschicht 17 auf der Seitenwand des ersten Grabens 5a beispielsweise durch einen Reinigungsprozess unter Verwendung von Fluorwasserstoffsäure entfernt.
  • Anschließend wird, wie es in 9B gezeigt ist, die erste Gateisolierschicht 6a für die Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a ausgebildet, und die Isolierschicht 16 wird auf dem zweiten Abschnitt 7b ausgebildet. Die erste Gateisolierschicht 6a und die Isolierschicht 16 können gleichzeitig beispielsweise durch ein CVD-Verfahren ausgebildet werden. In diesem Fall wird eine Abscheidungszeit oder Ähnliches derart eingestellt, dass die erste Gateisolierschicht 6a dünner als die zweite Gateisolierschicht 6b wird.
  • Dann wird, wie es in 9C gezeigt ist, der erste Graben 5a mit einem zweiten leitenden Material 19 wie beispielsweise dotiertem Polysilizium gefüllt. Dann werden, wie es in 9D gezeigt ist, das zweite leitende Material 19 und die erste Gateisolierschicht 6a auf der P-Basisschicht 4 durch einen Ätzprozess oder Ähnlichem entfernt. Somit wird der erste Abschnitt 7a der Gateelektrode 7 in dem ersten Graben 5a ausgebildet und von dem zweiten Abschnitt 7b durch die Isolierschicht 16 getrennt. Das heißt, die Gateelektrode 7 wird in den ersten Abschnitt 7a und den zweiten Abschnitt 7b unterteilt.
  • Dann werden herkömmliche Herstellungsprozesse durchgeführt, um beispielsweise die N+-Emitterschicht 9, die P+-Kontaktschicht 10, die dielektrische Zwischenschicht 11, die Emitterelektrode 12 und die Kollektorelektrode 13 auszubilden. Auf diese Weise wird die Halbleitervorrichtung, die in 6 gezeigt ist, hergestellt.
  • Gemäß dem oben beschriebenen Herstellungsverfahren wird der erste Abstand L1 zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 kleiner als der zweite Abstand L2 zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen 8, und die Dicke der Gateisolierschicht 6 auf der Seitenwand des zweiten Grabens 5b wird größer als die Dicke der Gateisolierschicht 6 auf der Seitenwand des ersten Grabens 5a. Daher können, obwohl die Gateelektrode 7 unterteilt ist, dieselben Vorteile wie in der ersten Ausführungsform erzielt werden.
  • (Dritte Ausführungsform)
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung mit Bezug auf 10 beschrieben. 10 ist ein Diagramm, das eine Querschnittsansicht der Halbleitervorrichtung darstellt. Ein Unterschied zwischen der dritten Ausführungsform und den vorhergehenden Ausführungsformen ist der folgende.
  • In den vorhergehenden Ausführungsformen ist die P+-Kollektorschicht 1 auf der N--Driftschicht 3 angeordnet, um zu bewirken, dass ein Strom in der Dickenrichtung der N--Driftschicht 3 fließt. Das heißt, die Halbleitervorrichtung gemäß den vorhergehenden Ausführungsformen ist als eine vertikale Halbleitervorrichtung aufgebaut.
  • Im Gegensatz dazu ist in der dritten Ausführungsform die P+-Kollektorschicht 1 in einem Oberflächenabschnitt einer Vorderseite der Driftschicht 3 angeordnet, um zu bewirken, dass ein Strom in der Ebenenrichtung der N--Driftschicht 3 fließt. Das heißt, die Halbleitervorrichtung gemäß der dritten Ausführungsform ist als eine laterale Halbleitervorrichtung aufgebaut.
  • Insbesondere wird in der Halbleitervorrichtung gemäß der dritten Ausführungsform, wie es in 10 gezeigt ist, die N+-Pufferschicht 2 in dem Oberflächenabschnitt der N--Driftschicht 3 ausgebildet und von der N+-Emitterschicht 9 getrennt. Die P+-Kollektorschicht 1 wird in einem Oberflächenabschnitt der N--Driftschicht 3 ausgebildet. Eine Lokal-Oxidations-Siliziumschicht (LOCOS) 20 wird auf der Oberfläche der N--Driftschicht 3 zwischen der Grabengatestruktur 8 und der P+-Kollektorschicht 1 ausgebildet.
  • Die Halbleitervorrichtung, die in 10 gezeigt ist, kann beispielsweise wie folgt hergestellt werden. Zunächst wird ein Halbleitersubstrat als die N--Driftschicht 3 hergestellt. Dann wird die P-Basisschicht 4 auf der Vorderseite des Halbleitersubstrats ausgebildet. Dann werden die Prozesse, die in den 2A-2D und 3A-3D gezeigt sind, durchgeführt. Danach werden Verunreinigungen in die Vorderseite des Halbleitersubstrats durch einen Ionenimplantationsprozess implantiert. Danach wird ein Ausglühprozess durchgeführt, so dass die N+-Pufferschicht 2 und die P+-Kollektorschicht 1 ausgebildet werden.
  • (Modifikationen)
  • Die obigen Ausführungsformen können auf verschiedene Weisen beispielsweise wie folgt modifiziert werden.
  • In den Ausführungsformen ist der Typ N als ein erster Leitungstyp definiert, und der Typ P ist als ein zweiter Leitungstyp definiert. Alternativ können die Leitungstypen umgekehrt sein.
  • In den Ausführungsformen weist der Graben 5 eine Vasengestalt auf. Die Gestalt des Grabens 5 ist nicht auf eine Vasengestalt beschränkt. Der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b kann beispielsweise gleich oder kleiner als der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a sein. Sogar in einem derartigen Fall kann eine Verringerung der EIN-Spannung und eine Verbesserung des Lastkurzschlussvermögens durch Einstellen der zweiten Gateisolierschicht 6b auf der Wandfläche (Seitenwand) des zweiten Grabens 5b derart, dass die zweite Gateisolierschicht 6b auf der Wandfläche (Seitenwand) des zweiten Grabens 5b dicker als die erste Gateisolierschicht 6a auf der Wandfläche (Seitenwand) des ersten Grabens 5a ist, erzielt werden. Wenn gemäß den ersten und dritten Ausführungsformen der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens 5b gleich oder kleiner als der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens 5a ist, besteht keine Notwendigkeit, einen isotropen Ätzprozess, der in 3B gezeigt ist, durchzuführen.
  • In der ersten Ausführungsform werden die N+-Emitterschicht 9 und die P+-Kontaktschicht 10 nach dem Prozess, der in 3 gezeigt ist, ausgebildet. Alternativ kann das Substrat, das in dem Prozess, der in 2A gezeigt ist, hergestellt wird, die N+-Emitterschicht 9 und die P+-Kontaktschicht 10 enthalten. Es ist jedoch vorteilhaft, wenn die N+-Emitterschicht 9 und die P+-Kontaktschicht 10 nach dem Prozess, der in 3D gezeigt ist, ausgebildet werden, da die zweite Gateisolierschicht 6b in dem zweiten Graben 5b in dem Prozess, der in 3C gezeigt ist, ausgebildet wird. Bei einer derartigen Vorgehensweise kann eine unnötige Diffusion von Verunreinigungen verringert werden.
  • In den Ausführungsformen weist die Halbleitervorrichtung die P+-Kontaktschicht 10 auf. Alternativ kann die Halbleitervorrichtung keine P+-Kontaktschicht 10 aufweisen. Die Tiefe der P+-Kontaktschicht 10 kann kleiner als die Tiefe der N+-Emitterschicht 9 sein. Die Breite der P+-Kontaktschicht 10 kann kleiner als der Abstand zwischen den Bodenabschnitten benachbarter Grabengatestrukturen 8 sein. Sogar bei einer derartigen Struktur kann die Halbleitervorrichtung eine niedrige EIN-Spannung und ein verbessertes Lastkurzschlussvermögen aufweisen.
  • In den Ausführungsformen wird durch Einstellen der Beschleunigungsspannung zur Ionenimplantation für die P+-Kontaktschicht 10 auf größer als die Beschleunigungsspannung zur Ionenimplantation für die N+-Emitterschicht 9 die Tiefe der P+-Kontaktschicht 10 größer als die Tiefe der N+-Emitterschicht 9. Alternativ kann bei einer relativ niedrigen Beschleunigungsspannung durch Ausbilden eines schmalen Grabens an einer Position, bei der die P+-Kontaktschicht 10 auszubilden ist, bevor die Ionenimplantation für die P+-Kontaktschicht 10 durchgeführt wird, die Tiefe der P+-Kontaktschicht 10 größer als die Tiefe der N+-Emitterschicht 9 hergestellt werden.
  • In den ersten und zweiten Ausführungsformen enthält das Substrat, das in dem Prozess, der in 2A gezeigt ist, hergestellt wird, die P+-Kollektorschicht 1. Alternativ kann die P+-Kollektorschicht 1 wie folgt ausgebildet werden. Zunächst wird ein Halbleitersubstrat als die N--Driftschicht hergestellt, und dann wird die P-Basisschicht 4 auf einer Vorderseite des Halbleitersubstrats ausgebildet. Danach werden in der ersten Ausführungsform, nachdem die Prozesse, die in den 2A-2D und 3A-3D gezeigt sind, beendet sind, Verunreinigungen mittels Ionenimplantation in eine Rückseite des Halbleitersubstrats eingebracht. Danach wird das Halbleitersubstrat ausgeglüht, so dass die P+-Kollektorschicht 1 ausgebildet wird. Andererseits werden in der zweiten Ausführungsform, nachdem die Prozesse, die in den 7A-7D, 8A-8D und 9A-9D gezeigt sind, beendet sind, Verunreinigungen mittels Ionenimplantation in eine Rückseite des Halbleitersubstrats eingebracht. Danach wird das Halbleitersubstrat ausgeglüht, so dass die P+-Kollektorschicht 1 ausgebildet wird. In derartigen Fällen kann das Halbleitersubstrat in den ersten und zweiten Ausführungsformen poliert und verdünnt werden, bevor die P+-Kollektorschicht 1 ausgebildet wird.
  • In der dritten Ausführungsform wird das Halbleitersubstrat als die N--Driftschicht 3 hergestellt. Alternativ kann die N--Driftschicht 3 eine Halbleiterschicht eines Siliziumauf-Isolierung-Substrats (SOI) sein, das ein Trägersubstrat, eine vergrabene Isolierschicht auf dem Trägersubstrat und das Halbleitersubstrat auf der vergrabenen Isolierschicht enthält.
  • Derartige Änderungen und Modifikationen liegen innerhalb des Bereiches der Erfindung, der durch die zugehörigen Ansprüche definiert wird.

Claims (11)

  1. Halbleitervorrichtung, die aufweist: eine Driftschicht (3) eines ersten Leitungstyps; eine Basisschicht (4) eines zweiten Leitungstyps auf einer Vorderseite der Driftschicht (3); mehrere Grabengatestrukturen (8), wobei jede Grabengatestruktur (8) einen Graben (5), der die Driftschicht (3) erreicht, indem er die Basisschicht (4) durchdringt, eine Gateisolierschicht (6) auf einer Wandfläche des Grabens (5) und eine Gateelektrode (7) auf der Gateisolierschicht (6) enthält, wobei die Grabengatestruktur (8) eine Längenrichtung parallel zu einer Ebenenrichtung der Driftschicht (3), eine Breitenrichtung parallel zu der Ebenenrichtung der Driftschicht (3) und senkrecht zu der Längenrichtung und eine Tiefenrichtung senkrecht zu der Ebenenrichtung der Driftschicht (3) aufweist; eine Emitterschicht (9) des ersten Leitungstyps, die in einem Oberflächenabschnitt der Basisschicht (4) und benachbart zu der Grabengatestruktur (8) angeordnet ist; und eine Kollektorschicht (1) des zweiten Leitungstyps, die von der Emitterschicht (9) quer über die Driftschicht (3) angeordnet ist, wobei die Grabengatestruktur (8) einen Bodenabschnitt und einen Öffnungsabschnitt aufweist, wobei der Bodenabschnitt einen Boden der Grabengatestruktur (8) definiert, wobei der Öffnungsabschnitt auf einer dem Bodenabschnitt in der Tiefenrichtung gegenüberliegenden Seite der Grabengatestruktur (8) angeordnet ist, der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt, so dass ein Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) kleiner als ein Abstand (L2) zwischen den Öffnungsabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist, und eine Dicke der Gateisolierschicht (6) auf der Wandfläche des Grabens (5) des Bodenabschnitts größer als eine Dicke der Gateisolierschicht (6) auf der Wandfläche des Grabens (5) des Öffnungsabschnitts ist, gekennzeichnet durch eine Kontaktschicht (10) des zweiten Leitungstyps, die in dem Oberflächenabschnitt der Basisschicht (4) und zwischen benachbarten Grabengatestrukturen (8) quer über die Emitterschicht (9) angeordnet ist, wobei die Kontaktschicht (10) derart angeordnet ist, dass sie der Driftschicht (3) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) gegenüberliegt, eine Tiefe der Kontaktschicht (10) größer als eine Tiefe der Emitterschicht (9) von einer Oberfläche der Basisschicht (4) in der Tiefenrichtung ist, und eine Breite (L3) der Kontaktschicht (10) größer als der Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Dicke der Gateisolierschicht (6) auf einer Seitenwand des Grabens (5) des Bodenabschnitts größer als die Dicke der Gateisolierschicht (6) auf einer Seitenwand des Grabens (5) des Öffnungsabschnitts ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Graben (5) einen ersten Graben (5a) und einen zweiten Graben (5b) enthält, der erste Graben (5a) in der Basisschicht (4) angeordnet ist, der zweite Graben (5b) mit dem ersten Graben (5a) kommuniziert und die Driftschicht (3) erreicht, ein Abstand zwischen gegenüberliegenden Punkten auf einer Seitenwand des zweiten Grabens (5b) größer als ein Abstand zwischen gegenüberliegenden Punkten auf einer Seitenwand des ersten Grabens (5a) in der Breitenrichtung ist, die Dicke der Gateisolierschicht (6) auf der Wandfläche des zweiten Grabens (5b) größer als die Dicke der Gateisolierschicht (6) auf der Wandfläche des ersten Grabens (5a) ist, und der Bodenabschnitt der Grabengatestruktur (8) den zweiten Graben (5b), die Gateisolierschicht (6) auf der Wandfläche des zweiten Grabens (5b) und die Gateelektrode (7) auf der Gateisolierschicht (6) auf der Wandfläche des zweiten Grabens (5b) enthält.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Kollektorschicht (1) auf einer Rückseite der Driftschicht (3) angeordnet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Kollektorschicht (1) in einem Oberflächenabschnitt der Vorderseite der Driftschicht (3) angeordnet ist.
  6. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Verfahren aufweist: Herstellen eines Substrats, das die Kollektorschicht (1), die Driftschicht (3) auf der Kollektorschicht (1) und die Basisschicht (4) auf der Driftschicht (3) enthält; Ausbilden eines ersten Grabens (5a) in der Basisschicht (4) durch einen anisotropen Ätzprozess; Ausbilden einer ersten Gateisolierschicht (6a) in dem ersten Graben (5a); Ausbilden einer sauerstoffundurchlässigen Schutzschicht (15) auf der ersten Gateisolierschicht (6a) in dem ersten Graben (5a); Ausbilden eines zweiten Grabens (5b), der mit dem ersten Graben (5a) kommuniziert, durch Entfernen der Schutzschicht (15) auf einem Boden des ersten Grabens (5a) durch einen anisotropen Ätzprozess derart, dass der zweite Graben (5b) einen Boden in der Driftschicht (3) aufweist; und Ausbilden einer zweiten Gateisolierschicht (6b), die dicker als die erste Gateisolierschicht (6a) ist, in dem zweiten Graben (5b) durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt Ausbilden einer Emitterschicht (9) des ersten Leitungstyps in einem Oberflächenabschnitt der Basisschicht (4) und benachbart zu der Grabengatestruktur (8); gekennzeichnet durch Ausbilden einer Kontaktschicht (10) des zweiten Leitungstyps in dem Oberflächenabschnitt der Basisschicht (4) zwischen benachbarten Grabengatestrukturen (8) quer über die Emitterschicht (9), derart, dass die Kontaktschicht (10) derart angeordnet ist, dass sie der Driftschicht (3) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) gegenüberliegt, eine Tiefe der Kontaktschicht (10) größer als eine Tiefe der Emitterschicht (9) von einer Oberfläche der Basisschicht (4) in der Tiefenrichtung ist, und eine Breite (L3) der Kontaktschicht (10) größer als der Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist.
  7. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Verfahren aufweist: Herstellen eines Substrats, das die Kollektorschicht (1), die Driftschicht (3) auf der Kollektorschicht (1) und die Basisschicht (4) auf der Driftschicht (3) enthält; Ausbilden eines ersten Grabens (5a) in der Basisschicht (4) durch einen anisotropen Ätzprozess; Ausbilden einer ersten Isolierschicht (17) in dem ersten Graben (5a); Ausbilden eines zweiten Grabens (5b), der mit dem ersten Graben (5a) kommuniziert, durch Entfernen der ersten Isolierschicht (17) auf einem Boden des ersten Grabens (5a) durch einen anisotropen Ätzprozess derart, dass der zweite Graben (5b) einen Boden in der Driftschicht (3) aufweist; Ausbilden einer zweiten Gateisolierschicht (6b) in dem zweiten Graben (5b) durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt; Füllen des ersten Grabens (5a) und des zweiten Grabens (5b) mit einem ersten leitenden Material (18), um die Gateelektrode (7) auszubilden; Entfernen des ersten leitenden Materials (18) in dem ersten Graben (5a); Entfernen der ersten Isolierschicht (17) auf einer Seitenwand des ersten Grabens (5a); Ausbilden einer zweiten Isolierschicht (16) auf dem ersten leitenden Material (18) in dem zweiten Graben (5b) derart, dass die erste Gateisolierschicht (6a) dünner als die zweite Gateisolierschicht (6b), die auf einer Seitenwand des ersten Grabens (5a) ausgebildet ist, ist; und Füllen des ersten Grabens (5a) mit einem zweiten leitenden Material (19), um die Gateelektrode (7) auszubilden.
  8. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Verfahren aufweist: Herstellen eines Substrats, das die Driftschicht (3) und die Basisschicht (4) auf einer Vorderseite der Driftschicht (3) enthält; Ausbilden eines ersten Grabens (5a) in der Basisschicht (4) durch einen anisotropen Ätzprozess; Ausbilden einer ersten Gateisolierschicht (6a) in dem ersten Graben (5a); Ausbilden einer sauerstoffundurchlässigen Schutzschicht (15) auf der ersten Gateisolierschicht (6a) in dem ersten Graben (5a); Ausbilden eines zweiten Grabens (5b), der mit dem ersten Graben (5a) kommuniziert, durch Entfernen der Schutzschicht (15) auf einem Boden des ersten Grabens (5a) durch einen anisotropen Ätzprozess derart, dass der zweite Graben (5b) einen Boden in der Driftschicht (3) aufweist; Ausbilden einer zweiten Gateisolierschicht (6b), die dicker als die erste Gateisolierschicht (6a) ist, in dem zweiten Graben (5b) durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt; und Ausbilden der Kollektorschicht (1) durch Ionenimplantation von Verunreinigungen in das Substrat und durch Ausglühen des Substrats, Ausbilden einer Emitterschicht (9) des ersten Leitungstyps in einem Oberflächenabschnitt der Basisschicht (4) und benachbart zu der Grabengatestruktur (8); gekennzeichnet durch Ausbilden einer Kontaktschicht (10) des zweiten Leitungstyps in dem Oberflächenabschnitt der Basisschicht (4) zwischen benachbarten Grabengatestrukturen (8) quer über die Emitterschicht (9), derart, dass die Kontaktschicht (10) derart angeordnet ist, dass sie der Driftschicht (3) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) gegenüberliegt, eine Tiefe der Kontaktschicht (10) größer als eine Tiefe der Emitterschicht (9) von einer Oberfläche der Basisschicht (4) in der Tiefenrichtung ist, und eine Breite (L3) der Kontaktschicht (10) größer als der Abstand (L1) zwischen den Bodenabschnitten benachbarter Grabengatestrukturen (8) in der Breitenrichtung ist.
  9. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Verfahren aufweist: Herstellen eines Substrats, das die Driftschicht (3) und die Basisschicht (4) auf einer Vorderseite der Driftschicht (3) enthält; Ausbilden eines ersten Grabens (5a) in der Basisschicht (4) durch einen anisotropen Ätzprozess; Ausbilden einer ersten Isolierschicht (17) in dem ersten Graben (5a); Ausbilden eines zweiten Grabens (5b), der mit dem ersten Graben (5a) kommuniziert, durch Entfernen der ersten Isolierschicht (17) auf einem Boden des ersten Grabens (5a) durch einen anisotropen Ätzprozess derart, dass der zweite Graben (5b) einen Boden in der Driftschicht (3) aufweist; Ausbilden einer zweiten Gateisolierschicht (6b) in dem zweiten Graben (5b) durch einen thermischen Oxidationsprozess derart, dass der Bodenabschnitt der Grabengatestruktur (8) in der Driftschicht (3) angeordnet ist und sich in der Breitenrichtung erstreckt; Füllen des ersten Grabens (5a) und des zweiten Grabens (5b) mit einem ersten leitenden Material (18), um die Gateelektrode (7) auszubilden; Entfernen des ersten leitenden Materials (18) in dem ersten Graben (5a); Entfernen der ersten Isolierschicht (17) auf einer Seitenwand des ersten Grabens (5a); Ausbilden einer zweiten Isolierschicht (16) auf dem ersten leitenden Material (18) in dem zweiten Graben (5b) derart, dass die erste Gateisolierschicht (6a) dünner als die zweite Gateisolierschicht (6b), die auf einer Seitenwand des ersten Grabens (5a) ausgebildet ist, ist; Füllen des ersten Grabens (5a) mit einem zweiten leitenden Material (19), um die Gateelektrode (7) auszubilden; und Ausbilden der Kollektorschicht (1) durch Ionenimplantation von Verunreinigungen in das Substrat und durch Ausglühen des Substrats.
  10. Verfahren nach Anspruch 8 oder 9, wobei die Verunreinigungen bei der Ionenimplantation in eine Rückseite des Substrats implantiert werden.
  11. Verfahren nach einem der Ansprüche 6 bis 10, wobei das Ausbilden des zweiten Grabens (5b) ein Erhöhen einer Tiefe des zweiten Grabens (5b) durch einen isotropen Ätzprozess derart enthält, dass der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des zweiten Grabens (5b) größer als der Abstand zwischen den gegenüberliegenden Punkten auf der Seitenwand des ersten Grabens (5a) in der Breitenrichtung ist.
DE102011081462.0A 2010-09-08 2011-08-24 Halbleitervorrichtung und verfahren zum herstellen derselben Active DE102011081462B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010-200764 2010-09-08
JP2010200764 2010-09-08
JP2011-145461 2011-06-30
JP2011145461A JP5246302B2 (ja) 2010-09-08 2011-06-30 半導体装置

Publications (2)

Publication Number Publication Date
DE102011081462A1 DE102011081462A1 (de) 2012-03-08
DE102011081462B4 true DE102011081462B4 (de) 2021-09-02

Family

ID=45595566

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011081462.0A Active DE102011081462B4 (de) 2010-09-08 2011-08-24 Halbleitervorrichtung und verfahren zum herstellen derselben

Country Status (4)

Country Link
US (1) US8659065B2 (de)
JP (1) JP5246302B2 (de)
CN (1) CN102403346B (de)
DE (1) DE102011081462B4 (de)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5609939B2 (ja) * 2011-09-27 2014-10-22 株式会社デンソー 半導体装置
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP6064371B2 (ja) 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
JP5737225B2 (ja) * 2012-05-31 2015-06-17 株式会社デンソー 半導体装置およびその製造方法
KR20140124898A (ko) * 2012-12-06 2014-10-28 삼성전기주식회사 반도체 소자
US8999783B2 (en) * 2013-02-06 2015-04-07 Infineon Technologies Austria Ag Method for producing a semiconductor device with a vertical dielectric layer
JP6265122B2 (ja) * 2013-03-19 2018-01-24 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6073719B2 (ja) * 2013-03-21 2017-02-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6177154B2 (ja) 2013-07-16 2017-08-09 株式会社東芝 半導体装置
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
DE102013216477A1 (de) * 2013-08-20 2015-02-26 Continental Teves Ag & Co. Ohg Bremsanlage für Kraftfahrzeuge
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
US9385228B2 (en) 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
JP6164099B2 (ja) * 2014-01-22 2017-07-19 株式会社デンソー 半導体装置の製造方法
US9553179B2 (en) 2014-01-31 2017-01-24 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier structure
JP2016012637A (ja) * 2014-06-27 2016-01-21 株式会社東芝 半導体装置
US9536999B2 (en) 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures
WO2016042955A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6524666B2 (ja) * 2015-01-15 2019-06-05 富士電機株式会社 半導体装置
CN106663692B (zh) * 2015-02-03 2020-03-06 富士电机株式会社 半导体装置及其制造方法
WO2016136230A1 (ja) * 2015-02-25 2016-09-01 株式会社デンソー 半導体装置
JP6720569B2 (ja) 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
US9818827B2 (en) * 2015-04-08 2017-11-14 Infineon Technologies Austria Ag Field plate trench semiconductor device with planar gate
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6582762B2 (ja) * 2015-09-03 2019-10-02 株式会社デンソー 半導体装置
DE102015121563B4 (de) * 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
JP6531837B2 (ja) * 2015-12-11 2019-06-19 富士電機株式会社 半導体装置および製造方法
CN106449753A (zh) * 2016-07-14 2017-02-22 中航（重庆）微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法
CN106057877B (zh) * 2016-08-01 2019-06-11 上海华虹宏力半导体制造有限公司 载流子存储型igbt及其制造方法
JP6702423B2 (ja) 2016-08-12 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
US10636877B2 (en) * 2016-10-17 2020-04-28 Fuji Electric Co., Ltd. Semiconductor device
CN106531809B (zh) * 2016-11-15 2019-12-17 华润微电子（重庆）有限公司 一种深沟槽功率mos器件结构及其制备方法
JP6825520B2 (ja) * 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
US10522620B2 (en) * 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
US11114528B2 (en) * 2018-03-29 2021-09-07 Infineon Technologies Austria Ag Power transistor with dV/dt controllability and tapered mesas
JP7099191B2 (ja) * 2018-08-30 2022-07-12 株式会社デンソー 半導体装置の製造方法
JP7368301B2 (ja) 2020-04-03 2023-10-24 古河産機システムズ株式会社 サクションパッキンおよびこれを備えるポンプ
CN111785779A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet器件及工艺方法
CN111785778A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型功率mosfet器件及工艺方法
CN112309975B (zh) * 2020-10-27 2024-02-02 杭州士兰微电子股份有限公司 双向功率器件的制造方法
CN114420564A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 一种分离栅沟槽mos器件及其制造方法
CN117650164A (zh) * 2023-10-31 2024-03-05 海信家电集团股份有限公司 半导体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230414A (ja) 2000-02-16 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置およびその製造方法
US20070001263A1 (en) 2005-07-01 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
JP2008153389A (ja) 2006-12-15 2008-07-03 Toyota Motor Corp 半導体装置
DE102007003812A1 (de) 2007-01-25 2008-08-07 Infineon Technologies Ag Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0811605A (ja) 1994-06-30 1996-01-16 Tachi S Co Ltd チャイルドシートの取付構造
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
EP1155458B1 (de) * 1998-12-18 2010-02-03 Infineon Technologies AG Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
US6551881B1 (en) 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
KR101254835B1 (ko) * 2005-05-26 2013-04-15 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계 효과 트랜지스터 및 그 형성 방법
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
CN101288176B (zh) * 2005-10-12 2010-08-25 富士电机系统株式会社 Soi沟槽横型igbt
JP4979309B2 (ja) 2006-08-29 2012-07-18 三菱電機株式会社 電力用半導体装置
JP2009004996A (ja) 2007-06-20 2009-01-08 Hitachi Communication Technologies Ltd 通話録音システム
JP4600936B2 (ja) 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
JP5916978B2 (ja) * 2009-04-17 2016-05-11 富士電機株式会社 半導体装置
US8021947B2 (en) * 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230414A (ja) 2000-02-16 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置およびその製造方法
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US20070001263A1 (en) 2005-07-01 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device
JP2007043123A (ja) 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
JP2008153389A (ja) 2006-12-15 2008-07-03 Toyota Motor Corp 半導体装置
DE102007003812A1 (de) 2007-01-25 2008-08-07 Infineon Technologies Ag Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung

Also Published As

Publication number Publication date
JP5246302B2 (ja) 2013-07-24
CN102403346B (zh) 2014-09-03
DE102011081462A1 (de) 2012-03-08
US8659065B2 (en) 2014-02-25
US20120056241A1 (en) 2012-03-08
JP2012080074A (ja) 2012-04-19
CN102403346A (zh) 2012-04-04

Similar Documents

Publication Publication Date Title
DE102011081462B4 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE112012002956B4 (de) Bipolarer Transistor mit isoliertem Gate
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE10216633B4 (de) Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung
DE102008023519B4 (de) Halbleiterbauteil mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung
DE19651108C2 (de) Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102018203693A1 (de) Halbleitervorrichtung
DE102015118698A1 (de) Siliziumkarbidhalbleitereinrichtung und Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102005038998A1 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE102014105339A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102010042971A1 (de) Transistorbauelement mit einer Feldelektrode
DE102014113746B4 (de) Transistorbauelement mit einer feldelektrode
DE102014119603A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102011006220B4 (de) Leistungshalbleitervorrichtung
DE102013105110B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102020128891B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final