JP5737225B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置およびその製造方法に関するものである。

従来より、例えば、特許文献１には、トレンチゲート型のＩＧＢＴが形成された半導体装置において、オン抵抗の低減を図る構造が提案されている。

具体的には、この半導体装置は、Ｎ⁻型のドリフト層を構成する半導体基板の表層部にＰ型のベース層が形成され、ベース層の表層部にＮ^＋型のエミッタ層が形成されている。そして、ベース層およびエミッタ層を貫通し、所定方向に延設されたストライプ状の複数のトレンチが形成されている。

各トレンチは、ベース層の表面からドリフト層に達する位置まで形成されており、ドリフト層内にドリフト層の平面方向と平行な方向に突出する底部が設けられている。つまり、トレンチは、ベース層に位置する第１トレンチと、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされている第２トレンチ（底部）とによって構成されている。このため、隣り合うトレンチにおいて、隣り合う第２トレンチの間隔が隣り合う第１トレンチの間隔より短くなっている。

また、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。そして、ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。ドリフト層の裏面側にはＰ^＋型のコンタクト層が形成され、コレクタ層の裏面には当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。

このような半導体装置では、ゲート電極に所定の電圧が印加されるとエミッタ層からドリフト層に電子が供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。このとき、隣り合う第２トレンチの間隔が隣り合う第１トレンチの間隔より短くされているため、隣り合うトレンチの間隔が隣り合う第１トレンチの間隔で一定である場合と比較して、ドリフト層に供給された正孔がベース層を介して抜け難くなる。このため、ドリフト層に多量の正孔を蓄積させることができ、これによってドリフト層に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。

特開２００８−６０１３８号公報

しかしながら、上記半導体装置は、隣り合う第２トレンチの間隔を短くするほどドリフト層に供給された正孔が抜け難くなるが、隣り合う第２トレンチを短くするほど半導体基板のうち隣り合う第２トレンチの間に位置する部分が細くなる。このため、隣り合う第２トレンチの間隔を短くするほど、半導体基板のうち隣り合う第２トレンチの間に位置する部分が倒壊したりして破壊されやすくなる。

本発明は上記点に鑑みて、半導体基板のうち隣り合う第２トレンチの間に位置する部分が破壊されることを抑制できる半導体装置の製造方法および半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）を用意する工程と、異方性エッチングにより、半導体基板に第１、第２方向において互いに離間する複数の第１トレンチ（４ａ）を形成する工程と、第１トレンチの内壁表面に保護膜（１４）を形成する工程と、第１トレンチの底面に配置された保護膜を除去する工程と、等方性エッチングを含む工程を行い、第１トレンチと連通する第２トレンチ（４ｂ）を形成する工程と、トレンチの内壁表面にゲート絶縁膜（５）を形成する工程と、ゲート絶縁膜上にゲート電極（６）を形成する工程と、を含み、以下の点を特徴としている。

すなわち、第１トレンチを形成する工程では、第１方向において隣り合う第１トレンチの間隔が第２方向において隣り合う第１トレンチの間隔より短くなる複数の第１トレンチを形成し、第２トレンチを形成する工程では、半導体基板のうち第１方向において隣り合う第１トレンチの間に位置する部分により、半導体基板のうち第２方向において隣り合う第１トレンチの間に位置する部分同士を連結させたまま、第１方向において隣り合う第１トレンチに形成されたそれぞれの第２トレンチを互いに連通させることを特徴としている。

これによれば、第２トレンチを形成する際には半導体基板のうち第２方向において隣り合う第１トレンチの間に位置する部分同士が連結され、第２トレンチを形成した後には半導体基板のうち第２方向において隣り合うトレンチの間に位置する部分同士が連結された状態となる。このため、オン電圧の低減を図るために第２方向において隣り合う第２トレンチの間隔を短くしても、半導体基板のうち第２方向において隣り合うトレンチの間に位置する部分が倒壊したりして破壊されることを抑制できる。

また、請求項２に記載の発明では、第１導電型のドリフト層（２）を構成する半導体基板（１）と、ドリフト層の表面側に形成された第２導電型のベース層（３）と、ベース層を貫通してドリフト層に達する複数のトレンチ（４）と、複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（５）と、ゲート絶縁膜上にそれぞれ形成されたゲート電極（６）と、ベース層の表層部であって、トレンチの側部に形成された第１導電型のエミッタ層（７）と、ドリフト層を挟んでエミッタ層と離間して配置された第２導電型のコレクタ層（１０）と、ベース層およびエミッタ層と電気的に接続されるエミッタ電極（９）と、コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備える半導体装置において、以下の点を特徴としている。

すなわち、トレンチは、半導体基板の平面方向における一方向を第１方向とし、一方向と垂直となる方向を第２方向とすると、ベース層の表面に開口部を有する第１トレンチ（４ａ）と、第１トレンチと連通し、第２方向において対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされていると共に底部がドリフト層に位置する第２トレンチ（４ｂ）とを有し、第１トレンチが第１、第２方向において互いに分離しており、半導体基板のうち第２方向において隣り合うトレンチの間に位置する部分は、半導体基板のうち第１方向において隣り合う第１トレンチの間に位置する部分によって連結されており、第１方向において隣り合う第１トレンチに形成されたそれぞれの第２トレンチは、第１方向において互いに連通していることを特徴としている。

これによれば、半導体基板のうち第１方向において隣り合う第１トレンチの間に位置する部分が半導体基板のうち第２方向において隣り合うトレンチの間に位置する部分同士を連結する連結部として機能する。このため、半導体基板のうち第２方向において隣り合う第１トレンチの間に位置する部分が破壊されることを抑制できる。

また、半導体基板のうち第１方向において隣り合う第１トレンチの間に位置する部分から正孔が抜け出ることを抑制できる。すなわち、オン電圧の低減を図りつつ、半導体基板のうち第２方向において隣り合う第１トレンチの間に位置する部分が破壊されることを抑制できる。

そして、請求項３に記載の発明では、エミッタ層は、第２方向において隣り合う第１トレンチの側部にのみ形成され、第１方向において分離されているものとすることができる。

これによれば、半導体基板のうち第２方向において隣り合う第１トレンチの間に位置する部分にてラッチアップが発生することを抑制できる。

また、請求項４に記載の発明のように、ベース層の表層部のうち隣り合う第１トレンチの間には、ベース層よりも高濃度とされ、エミッタ層よりも深くされた第２導電型のコンタクト層（１５）が形成されているものとすることができる。
これによれば、コンタクト層を介して正孔をエミッタ電極から抜け易くでき、ラッチアップが発生することを抑制できる。

さらに、請求項５に記載の発明のように、第１トレンチは、第１方向に延設されたトレンチと、当該トレンチと交差し、第２方向に延設されたトレンチとによって構成されるものとすることができる。

これによれば、第２方向に延設されたトレンチ内にもゲート電極が配置されてトレンチゲート構造が構成されるため、さらにドリフト層に正孔を蓄積することができ、導通損失をより低減することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の平面図である。 図１中のII−II線に沿った断面図である。 図１中のIII−III線に沿った断面図である。 図２に示す半導体装置の製造工程を示す図である。 図４に続く半導体装置の製造工程を示す図である。 図３に示す半導体装置の製造工程を示す図である。 図６に示す半導体装置の製造工程を示す図である。 本発明の第２実施形態における半導体装置の平面図である。 図８中のIX−IX線に沿った断面図である。 本発明の第３実施形態における半導体装置の平面図である。 本発明の第４実施形態における半導体装置の平面図である。 図１１中のXII−XII線に沿った断面図である。 図１１中のXIII−XIII線に沿った断面図である。 本発明の第５実施形態における半導体装置の平面図である。 図１４中のXV−XV線に沿った断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、図１〜図３に示されるように、半導体基板１にトレンチゲート型のＩＧＢＴが形成されて構成されている。なお、図１では、理解をし易くするために、層間絶縁膜およびエミッタ電極は省略して示してある。

半導体基板１は、Ｎ⁻型のドリフト層２を有している。そして、ドリフト層２の表層部にＰ型のベース層３が形成されている。また、ベース層３を貫通してドリフト層２に達する複数のトレンチ４が半導体基板１の平面方向における一方向（図１中紙面上下方向）にストライプ状に延設されている。

以下に、本実施形態のトレンチ４の具体的な構成について以下に説明する。なお、以下では、半導体基板１の平面方向における一方向を第１方向とし、この一方向と垂直となる方向（図１中紙面左右方向）を第２方向として説明する。

本実施形態の各トレンチ４は、図２および図３に示されるように、ベース層３内に形成された第１トレンチ４ａと、当該第１トレンチ４ａと連通し、ベース層３とドリフト層２との界面付近からドリフト層２に達する第２トレンチ４ｂとによって構成されている。すなわち、本実施形態の第２トレンチ４ｂは、ベース層３からドリフト層２に渡って形成されており、第１トレンチ４ａと第２トレンチ４ｂとの結合部はベース層３内に位置している。なお、第１トレンチ４ａと第２トレンチ４ｂとの結合部は、ドリフト層２内に位置していてもよい。

第１トレンチ４ａは、図１および図２に示されるように、第１、第２方向において分離されている。言い換えると、第１トレンチ４ａは、第１方向に延設されたトレンチが第１方向において複数に分離され、これが第２方向に複数列形成されているともいえる。そして、図１に示されるように、第１方向において隣り合う第１トレンチ４ａの間の距離をＤとし、第２方向において隣り合う第１トレンチ４ａの間の距離をＷとすると、Ｄ＜Ｗとされている。なお、特に限定されるものではないが、本実施形態の第１トレンチ４ａは、平面形状が第１方向に長辺を有する矩形状とされている。

第２トレンチ４ｂは、図２示されるように、第２方向における対向する側壁の間隔（図２中紙面左右方向の長さ）が第１トレンチ４ａの対向する側壁の間隔（図２中紙面左右方向の長さ）より長くなる部分を有する楕円形状とされている。つまり、第２トレンチ４ｂは、底部および側壁が丸みを帯びた形状（曲率を有する形状）とされている。そして、トレンチ４は図２中の断面においていわゆる壺形状とされている。なお、各トレンチ４は、第１トレンチ４ａと第２トレンチ４ｂとの結合部も丸みを帯びた形状（曲率を有する形状）とされている。

また、第２トレンチ４ｂは、図３に示されるように、第１方向において連通されている。このため、第１トレンチ４ａは第１方向において分離されているが、トレンチ４は第１方向に沿って延設されているといえる。以上のようにして本実施形態のトレンチ４が構成されている。

そして、図１〜図３に示されるように、第１方向において隣り合う第１トレンチ４ａの間には半導体基板１が存在している。つまり、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分は、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分によって連結されている。

なお、本実施形態では、図３に示されるように、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分は、ドリフト層２を有しているが、ベース層３内で終端する構造としてもよい。

また、図１〜図３に示されるように、各トレンチ４の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜５が形成されており、ゲート絶縁膜５上にはドープトＰｏｌｙ−Ｓｉ等の導電性材料からなるゲート電極６が形成されている。これにより、トレンチゲートが構成されている。

そして、上記のようにトレンチ４が構成されているため、図２に示されるように、第２方向において隣り合うトレンチゲートの間に位置する半導体基板１は、隣り合う第２トレンチ４ｂの間に位置する部分のうち最も短くなる部分の間隔（図２中Ａ）が隣り合う第１トレンチ４ａの間隔（図２中Ｂ）より短くされている。

また、ベース層３の表層部のうち第１トレンチ４ａの側部には、ベース層３よりも高濃度とされたＮ^＋型のエミッタ層７が形成されている。このエミッタ層７は、第１方向に沿って第１トレンチ４ａの側部に接するように棒状に延設され、トレンチ４の先端よりも内側で終端する構造とされている。また、エミッタ層７は、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分にも形成されている。

半導体基板１（ベース層３）上にはＢＰＳＧ等で構成される層間絶縁膜８が形成されている。この層間絶縁膜８にはコンタクトホール８ａが形成されており、エミッタ層７の一部およびベース層３が層間絶縁膜８から露出している。そして、層間絶縁膜８の上にはエミッタ電極９が形成されており、エミッタ電極９がコンタクトホール８ａを介してエミッタ層７およびベース層３に電気的に接続されている。

なお、図３に示されるように、本実施形態では、第１方向において隣り合う第１トレンチ４ａの間に位置する半導体基板１上にも層間絶縁膜８が形成されている。しかしながら、第１方向において隣り合う第１トレンチ４ａの間に位置する半導体基板１が露出するようにコンタクトホール８ａを形成してもよい。すなわち、第１方向において隣り合う第１トレンチ４ａの間に位置する半導体基板１（エミッタ層７）がエミッタ電極９と電気的に接続されるようにしてもよい。

また、図２および図３に示されるように、ドリフト層２の裏面側には、Ｐ^＋型のコレクタ層１０が形成されており、ドリフト層２とコレクタ層１０との間にはＮ^＋型のバッファ層１１が形成されている。このバッファ層１１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、コレクタ層１０の裏面側には、当該コレクタ層１０と電気的に接続されるコレクタ電極１２が形成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ^＋型、Ｎ⁻型が本発明の第１導電型に相当しており、Ｐ型、Ｐ^＋型が本発明の第２導電型に相当している。また、上記半導体装置では、第１トレンチ４ａが第１方向において分離されているが、第２トレンチ４ｂが第１方向において連通しているため、第１方向において隣り合う第１トレンチ４ａは等電位となる。

次に、上記半導体装置の製造方法について図４〜図７を参照しつつ説明する。なお、図４および図５は、図１中のII−II線に沿った断面に対応する図であり、図６および図７は図１中のIII−III線に沿った断面に対応する図である。

まず、図４（ａ）および図６（ａ）に示されるように、ドリフト層２の表面側にベース層３が形成され、ドリフト層２の裏面側にコレクタ層１０およびバッファ層１１が形成された半導体基板１を用意する。このような半導体基板１は、例えば、Ｎ⁻型基板に不純物をイオン注入等して熱拡散させ、ベース層３、コレクタ層１０、バッファ層１１を形成することにより用意される。

その後、ベース層３の上に、シリコン酸化膜等で構成されるエッチングマスク１３を化学気相成長（以下、単にＣＶＤという）法等で形成し、当該エッチングマスク１３をパターニングして第１トレンチ４ａの形成予定領域を開口する。

続いて、図４（ｂ）および図６（ｂ）に示されるように、エッチングマスク１３を用いて反応性イオンエッチング（以下、単にＲＩＥという）等の異方性エッチングを行うことにより、複数の第１トレンチ４ａを形成する。

具体的には、上記のように、Ｄ＜Ｗとなるように、第１、第２方向において互いに分離される複数の第１トレンチ４ａを形成する。また、本実施形態では、第１トレンチ４ａがベース層３内で終端する（第１トレンチ４ａの開口部側と反対側の先端がベース層３内に位置する）構成としているため、各第１トレンチ４ａをベース層３とドリフト層２との界面近傍まで形成する。

その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、第１トレンチ４ａの壁面のダメージを除去する工程を行う。

次に、図４（ｃ）および図６（ｃ）に示されるように、第１トレンチ４ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。なお、この工程ではエッチングマスク１３をそのまま残しているが、エッチングマスク１３を除去した後にエッチングマスク１４を形成するようにしてもよい。

続いて、図４（ｄ）および図６（ｄ）に示されるように、ＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ４ａのうち側壁に配置されたエッチングマスク１４を残しつつ、第１トレンチ４ａの底面に配置されたエッチングマスク１４を選択的に除去する。なお、本実施形態では、エッチングマスク１４が本発明の保護膜に相当している。

その後、図５（ａ）および図７（ａ）に示されるように、エッチングマスク１４を用い、所定条件の等方性エッチングを行って第２トレンチ４ｂを形成する。

具体的には、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分により、半導体基板１のうち第２方向において隣り合う第１トレンチ４ａの間に位置する部分同士を連結した状態で等方性エッチングを行う。そして、各第１トレンチ４ａがＤ＜Ｗとなるように形成されているため、第２方向において対向する側壁の間隔が第１トレンチ４ａの対向する側壁の間隔より長くなる部分を有すると共に第２方向において互いに離間し（図５（ａ）参照）、第１方向において互いに連通する（図７（ａ）参照）第２トレンチ４ｂを形成する。

その後の工程は、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分により、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分を連結した状態で行う。

続いて、図５（ｂ）および図７（ｂ）に示されるように、エッチングマスク１３、１４を除去する。次に、図５（ｃ）および図７（ｃ）に示されるように、トレンチ４の壁面にゲート絶縁膜５を形成する。このゲート絶縁膜５は、例えば、熱酸化等で形成できる。

続いて、図５（ｄ）および図７（ｄ）に示されるように、ゲート絶縁膜５上にドープトＰｏｌｙ−Ｓｉを成膜してゲート電極６を構成する。

その後は、従来の一般的な半導体装置の製造プロセスを行い、ベース層３上に成膜された絶縁膜５やドープトＰｏｌｙ−Ｓｉを除去した後、エミッタ層７、層間絶縁膜８、エミッタ電極９、コレクタ電極１２等を形成することにより、上記半導体装置が製造される。

次に、上記半導体装置の作動について簡単に説明する。

まず、オン状態について説明する。上記半導体装置では、ゲート電極６にＭＯＳゲートの閾値電圧以上となる電圧が印加されると、ベース層３のうちトレンチ４と接する部分に反転層が形成される。そして、エミッタ層７から反転層を介して電子がドリフト層２に供給されると共に、コレクタ層１０から正孔がドリフト層２に供給され、伝導度変調によりドリフト層２の抵抗値が低下してオン状態となる。

このとき、第２方向において隣り合うトレンチゲートの間に位置する半導体基板１は、隣り合う第２トレンチ４ｂの間に位置する部分のうち最も短くなる部分の間隔（図２中Ａ）が隣り合う第１トレンチ４ａの間隔（図２中Ｂ）より短くされている。このため、隣り合うトレンチ４の間隔が隣り合う第１トレンチ４ａの間隔（図２中Ｂ）で一定である場合と比較して、ドリフト層２に供給された正孔がベース層３を介して抜け難くなる。したがって、ドリフト層２に多量の正孔を蓄積させることができ、これによってドリフト層２に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。

次に、オン状態からオフ状態への作動について説明する。ゲート電極６にＭＯＳゲートの閾値電圧未満となる電圧が印加されると、ベース層３に形成された反転層が消滅する。そして、エミッタ層７から電子が供給されなくなると共に、コレクタ層１０から正孔の供給がされなくなり、ドリフト層２に溜まっていた正孔はベース層３を介してエミッタ電極９から抜けていく。

以上説明したように、本実施形態では、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分により、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分同士を連結している。このため、オン電圧の低減を図るために第２方向において隣り合う第２トレンチ４ｂの間隔を短くしても、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分が破壊されることを抑制できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、第１方向において、第２トレンチ４ｂを複数に分離したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図８に示されるように、本実施形態では、各第１トレンチ４ａは、Ｄ≧Ｗとなるように形成されている。そして、図９に示されるように、各第２トレンチ４ｂは、各第１トレンチ４ａと同様に、第１方向においても分離されている。すなわち、トレンチ４の数が第１トレンチ４ａの数と等しくされている。

上記半導体装置は、例えば、図４（ａ）、図４（ｂ）、図６（ａ）、図６（ｂ）の工程を行って第１トレンチ４ａを形成する際、Ｄ≧Ｗとなるように第１トレンチ４ａを形成することにより製造される。

これによれば、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分は、半導体基板１のうち第１方向において隣り合うトレンチ４の間に位置する部分によって連結される。つまり、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分は、半導体基板１のうち第１方向において隣り合う第２トレンチ４ｂの間に位置する部分によっても連結される。このため、半導体基板１のうち第２方向において隣り合うトレンチ４の間に位置する部分が破壊されることをさらに抑制できる。

また、このような半導体装置では、各トレンチ４に配置される各ゲート電極６をそれぞれ独立して制御可能である。このため、各ゲート電極６を異なるゲート回路に接続して別々に駆動させることができる。

なお、各ゲート電極６を短絡させて同時に駆動させるようにしてもよい。各ゲート電極を短絡させる場合には、半導体装置内で短絡させるようにしてもよいし、外部回路で短絡させるようにしてもよい。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、エミッタ層７の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図１０に示されるように、本実施形態では、エミッタ層７は、第１トレンチ４ａの側部にのみ接するように形成されている。言い換えると、第１トレンチ４ａと同様に、第１方向において分離されている。これによれば、半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分で寄生サイリスタが形成されないため、ラッチアップが発生することを抑制できる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、コンタクト層を形成したものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。

図１１〜図１３に示されるように、本実施形態では、ベース層３の表層部において、トレンチ４の側面から離間した位置にベース層３よりも高濃度とされたＰ^＋型のコンタクト層１５が形成されている。

具体的には、コンタクト層１５は、第２方向において隣り合う第１トレンチ４ａの間に第１方向に沿って形成されている。また、コンタクト層１５は、第１方向において隣り合う第１トレンチ４ａの間にも形成されている。すなわち、第２方向において隣り合う第１トレンチ４ａの間に第１方向に沿って形成されたコンタクト層１５は、第１方向において隣り合う第１トレンチ４ａの間に形成されたコンタクト層１５によって連結されており、平面形状が梯子形状とされている。また、このコンタクト層１５は、エミッタ層７よりも深い位置まで形成されている。なお、図１１中では、コンタクト層１５の境界を点線で示している。

このような半導体装置は、図４〜図７の工程を行った後、エミッタ層７と共にコンタクト層１５を形成することにより製造される。なお、例えば、エミッタ層７およびコンタクト層１５をイオン注入により形成する場合には、イオン注入する際の加速電圧を適宜調整することにより、コンタクト層１５をエミッタ層７より深い位置まで形成できる。

これによれば、図１２に示すように低抵抗なコンタクト層１５によってエミッタ層７に接するＰ層の抵抗が小さくなるため、ターンオフ時のラッチアップを抑制できる。

また、コンタクト層１５をエミッタ層７より深くまで形成しているため、コンタクト層１５をエミッタ層７より浅くする場合と比較して、コンタクト層１５を介して正孔をエミッタ電極９から抜け易くでき、さらにラッチアップを抑制できる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態に対して、第１トレンチ４ａの形状を変更したものであり、その他に関しては第４実施形態と同様であるため、ここでは説明を省略する。

図１４に示されるように、本実施形態では、各第１トレンチ４ａは、第１方向に延設されたトレンチと、このトレンチの略中央部と交差する第２方向に延設されたトレンチとにより構成されており、平面形状が十字形状とされている。そして、第１、第２方向において隣り合う第１トレンチ４ａのうち最も近接する部分の距離が等しくされている。

また、第２トレンチ４ｂは、図１５に示されるように、第１トレンチ４ａのうち第２方向に延設されたトレンチと繋がっている部分が第２方向において連通されている。つまり、本実施形態の第２トレンチ４ｂは、第１、第２方向において連通されており、言い換えると平面形状が格子状とされている。

そして、エミッタ層７は、第１トレンチ４ａのうち第２方向に延設された部分の側部にも接するように形成されている。

上記半導体装置は、例えば、図４（ａ）、図４（ｂ）、図６（ａ）、図６（ｂ）の工程を行って第１トレンチ４ａを形成する際、平面形状が十字形状となる第１トレンチ４ａを形成することにより製造される。

これによれば、第２方向に延設されたトレンチゲートも構成されるため、さらにドリフト層２に多量の正孔を蓄積させることができ、導通損失をより低減することができる。

（他の実施形態）
上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記各実施形態では、図５（ｄ）および図７（ｄ）の工程の後に、エミッタ層７を形成する例について説明したが、例えば、図４（ａ）および図６（ａ）の工程の際に、エミッタ層７が形成されたものを用意してもよい。

また、上記各実施形態において、図４（ａ）および図６（ａ）の工程の際にドリフト層２を構成する半導体基板１を用意し、図５（ｄ）および図７（ｄ）の工程を行った後に、ベース層３、コレクタ層１０、バッファ層１１を形成するようにしてもよい。

さらに、上記各実施形態では、ドリフト層２の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層２の平面方向に電流が流れる横型の半導体装置としてもよい。すなわち、ドリフト層２の表層部のうちベース層３と離間した位置にコレクタ層１０が形成されていてもよい。

また、上記各実施形態を適宜組み合わせてもよい。例えば、上記第１実施形態を上記第４、第５実施形態に組み合わせ、エミッタ層７を半導体基板１のうち第１方向において隣り合う第１トレンチ４ａの間に位置する部分に形成してもよい。そして、上記第２実施形態を上記第３〜第５実施形態に組み合わせ、第２トレンチ４ｂが分離されていてもよい。つまり、上記第２実施形態を第５実施形態に組み合わせた場合には、第２トレンチ４ｂが第１、第２方向において分離されていてもよい。さらに、上記第５実施形態において、コンタクト層１５は形成されていなくてもよい。

そして、上記第５実施形態において、第１、第２方向において隣り合う第１トレンチ４ａの最も近接する部分の距離が等しくされていなくてもよい。例えば、第２方向において隣り合う第１トレンチ４ａの最も近接する部分の距離が第１方向において隣り合う第１トレンチ４ａの最も近接する部分の距離より長くされていてもよい。すなわち、第２方向において第２トレンチ４ｂが連通しない構造としてもよい。このような構造としても、トレンチゲートは第２方向にも延設されるため、上記第５実施形態と同様の効果を得ることができる。

また、上記第５実施形態において、第１トレンチ４ａは、第１方向に延設された１つのトレンチと、このトレンチと交差する第２方向に延設された２つのトレンチとにより構成されていてもよい。

１ 半導体基板
２ ドリフト層
３ ベース層
４ トレンチ
４ａ 第１トレンチ
４ｂ 第２トレンチ
５ ゲート絶縁膜
６ ゲート電極
７ エミッタ層
９ エミッタ電極
１０ コレクタ層
１２ コレクタ電極

Claims (5)

1. 第１導電型のドリフト層（２）を構成する半導体基板（１）と、
   前記ドリフト層の表面側に形成された第２導電型のベース層（３）と、
   前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（４）と、
   前記複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（５）と、
   前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（６）と、
   前記ベース層の表層部であって、前記トレンチの側部に形成された第１導電型のエミッタ層（７）と、
   前記ドリフト層を挟んで前記エミッタ層と離間して配置された第２導電型のコレクタ層（１０）と、
   前記ベース層および前記エミッタ層と電気的に接続されるエミッタ電極（９）と、
   前記コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備え、
   前記トレンチは、前記半導体基板の平面方向における一方向を第１方向とし、前記一方向と垂直となる方向を第２方向とすると、前記ベース層の表面に開口部を有する第１トレンチ（４ａ）と、前記第１トレンチと連通し、前記第２方向において対向する側壁の間隔が当該側壁と繋がっている前記第１トレンチの対向する側壁の間隔より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（４ｂ）とを有する半導体装置の製造方法において、
   前記半導体基板を用意する工程と、
   異方性エッチングにより、前記半導体基板に前記第１、第２方向において互いに離間する複数の前記第１トレンチを形成する工程と、
   前記第１トレンチの内壁表面に保護膜（１４）を形成する工程と、
   前記第１トレンチの底面に配置された前記保護膜を除去する工程と、
   等方性エッチングを含む工程を行い、前記第１トレンチと連通する前記第２トレンチを形成する工程と、
   前記トレンチの内壁表面に前記ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、を含み、
   前記第１トレンチを形成する工程では、前記第１方向において隣り合う前記第１トレンチの間隔が前記第２方向において隣り合う前記第１トレンチの間隔より短くなる前記複数の第１トレンチを形成し、
   前記第２トレンチを形成する工程では、前記半導体基板のうち前記第１方向において隣り合う前記第１トレンチの間に位置する部分により、前記半導体基板のうち前記第２方向において隣り合う前記第１トレンチの間に位置する部分同士を連結させたまま、前記第１方向において隣り合う前記第１トレンチに形成されたそれぞれの前記第２トレンチを互いに連通させることを特徴とする半導体装置の製造方法。
2. 第１導電型のドリフト層（２）を構成する半導体基板（１）と、
   前記ドリフト層の表面側に形成された第２導電型のベース層（３）と、
   前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（４）と、
   前記複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（５）と、
   前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（６）と、
   前記ベース層の表層部であって、前記トレンチの側部に形成された第１導電型のエミッタ層（７）と、
   前記ドリフト層を挟んで前記エミッタ層と離間して配置された第２導電型のコレクタ層（１０）と、
   前記ベース層および前記エミッタ層と電気的に接続されるエミッタ電極（９）と、
   前記コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備え、
   前記トレンチは、前記半導体基板の平面方向における一方向を第１方向とし、前記一方向と垂直となる方向を第２方向とすると、前記ベース層の表面に開口部を有する第１トレンチ（４ａ）と、前記第１トレンチと連通し、前記第２方向において対向する側壁の間隔が当該側壁と繋がっている前記第１トレンチの対向する側壁の間隔より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（４ｂ）とを有し、前記第１トレンチが前記第１、第２方向において互いに離間しており、
   前記半導体基板のうち前記第２方向において隣り合う前記トレンチの間に位置する部分は、前記半導体基板のうち前記第１方向において隣り合う前記第１トレンチの間に位置する部分によって連結されており、
   前記第１方向において隣り合う前記第１トレンチに形成されたそれぞれの前記第２トレンチは、前記第１方向において互いに連通していることを特徴とする半導体装置。
3. 前記エミッタ層は、前記第２方向において隣り合う前記第１トレンチの側部にのみ形成され、前記第１方向において分離されていることを特徴とする請求項２に記載の半導体装置。
4. 前記ベース層の表層部のうち隣り合う前記第１トレンチの間には、前記ベース層よりも高濃度とされ、前記エミッタ層よりも深くされた第２導電型のコンタクト層（１５）が形成されていることを特徴とする請求項２または３に記載の半導体装置。
5. 前記第１トレンチは、前記第１方向に延設されたトレンチと、当該トレンチと交差し、前記第２方向に延設されたトレンチとによって構成されていることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。

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