JP2001267571A - 縦形mosトランジスタ及びその製造方法 - Google Patents
縦形mosトランジスタ及びその製造方法Info
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Abstract
高周波特性を改善した縦形MOSトランジスタ及びその
製造方法を提供する。 【解決手段】 ゲート電極16aにゲート電圧が印加され
ると、トレンチ14に沿ってp−エピタキシャル成長層12
にチャネルが形成され、n+ドレーン層17からp−エピ
タキシャル成長層12に電子電流が流れる。この場合、ゲ
ート16とドレーン層17とのゲート酸化膜15を介した重な
り面積が従来よりも小さく、ゲート16とドレーン層17と
の間の容量が従来よりも小さい。そのため、帰還容量が
小さくなり、高周波特性が改善される。更に、ゲート酸
化膜15は、トレンチ14の底面の部分が側壁の部分よりも
厚いので、ゲート16とn+半導体基板11との距離が従来
よりも大きくなり、ゲート16とn+半導体基板11との間
に形成される容量が従来よりも小さい。そのため、高周
波特性が従来に比較して改善される。
Description
ることにより、従来よりも高周波特性を改善した縦形M
OSトランジスタ及びその製造方法に関するものであ
る。
の一例を示す概略の断面図である。
体基板1を有している。n+半導体基板1には、ドレー
ン電極1aが接続されている。n+半導体基板1上には、
n−エピタキシャル成長層2が形成されている。n−エ
ピタキシャル成長層2上には、p−ボディ領域3が形成
されている。更に、トレンチ4が、p−ボディ領域3を
貫通してn−エピタキシャル成長層2の内部に達するよ
うに形成され、該トレンチ4の壁面に沿ってゲート酸化
膜5が形成されている。そして、多結晶シリコンのゲー
ト6が、ゲート酸化膜5に囲まれるようにトレンチ4中
に充填されている。ゲート6には、ゲート電極6aが接続
されている。p−ボディ領域3の表面で且つトレンチ4
の周辺には、n+ソース層7が形成されている。n+ソ
ース層7には、ソース電極7aが接続されている。p−ボ
ディ領域3の表面で且つn+ソース層7から離れた領域
には、p+拡散領域8が形成されている。p+拡散領域
8には、ボディ電極8aが接続されている。
電極6aからゲート電圧を印加すると、トレンチ4に沿っ
てp−ボディ領域3にチャネルが形成され、n+ソース
層7からn−エピタキシャル成長層2に電子電流が流れ
る。
図2の縦形MOSトランジスタでは、次のような課題が
あった。
ト6とドレーンであるn+半導体基板1とのゲート酸化
膜5を介した重なり面積が大きく、ゲート6とn+半導
体基板1との間に大きな容量が形成される。そのため、
この縦形MOSトランジスタを、例えばソース接地回路
として用いた場合、入力されたゲート電圧に対して逆相
の出力電圧が帰還容量を介して加わるので、電圧増幅度
の高周波特性が阻害されるという問題があった。この問
題を解決するために、ソース接地回路にゲート接地回路
をカスコード接続することにより、帰還容量の影響を少
なくする対策が一般的に行われている。ところが、ゲー
ト接地回路を付加すると、部品点数が増加して回路が複
雑になるという課題があった。
図3に示すような課題があった。
トランジスタに金属のコンタクトパターンMを設けた場
合の構造図であり、同図(a)は平面図、及び同図
(b)が同図(a)のA−A’線断面図である。
とp+拡散領域8とを金属のコンタクトパターンMを介
して接続する場合、コンタクトパターンMをp+拡散領
域8よりも大きく形成する必要があり、加えてパターニ
ングにおける位置ずれも含めたマージンを見込んで形成
する必要がある。そのため、図3(a)に示すように、
必然的に格子パターンも大きくなり、小形化が困難であ
るという課題があった。
に、本発明は、縦形MOSトランジスタにおいて、第1
の導電型の半導体基板と、前記半導体基板上に形成され
た第2の導電型の第1エピタキシャル成長層と、前記第
1エピタキシャル成長層上に形成された第1の導電型の
第2エピタキシャル成長層と、前記第2エピタキシャル
成長層及び第1エピタキシャル成長層を貫通し、前記半
導体基板の内部に達するように形成されたトレンチと、
前記第2エピタキシャル成長層の表面及び前記トレンチ
の壁面に沿って形成されたゲート酸化膜と、前記ゲート
酸化膜に囲まれるように前記トレンチ中に充填され、上
部が第1エピタキシャル成長層の上部と一致しているゲ
ートと、前記第2エピタキシャル成長層の表面で且つ前
記トレンチの周辺に形成された第1の導電型のドレーン
層と、前記ゲートに接続されたゲート電極と、前記ドレ
ーン層に接続されたドレーン電極と、前記半導体基板に
接続されたソース電極とを、備えている。
ソース層の位置関係が従来に対して逆構造になり、ゲー
ト酸化膜を介したゲートとドレーン層の重なり面積が小
さくなる。そのため、ゲートとドレーン層との間に形成
される容量が従来よりも小さくなり、帰還容量が従来よ
りも小さくなる。
て、第1の導電型の半導体基板上に第2の導電型の第1
エピタキシャル成長層を形成する第1エピタキシャル成
長層形成工程と、前記第1エピタキシャル成長層上に第
1の導電型の第2エピタキシャル成長層を形成する第2
エピタキシャル成長層形成工程と、前記第2エピタキシ
ャル成長層上のトレンチ形成予定領域から該第2エピタ
キシャル成長層及び前記第1エピタキシャル成長層を貫
通し、前記半導体基板の内部まで異方性エッチングを行
い、トレンチを形成するトレンチ形成工程と、前記第2
エピタキシャル成長層の表面及び前記トレンチの壁面に
沿ってゲート酸化膜を形成するゲート酸化膜形成工程
と、前記ゲート酸化膜上に多結晶シリコン層を堆積する
多結晶シリコン層堆積工程と、前記多結晶シリコン層に
対して任意量のエッチングを行い、前記トレンチ内であ
って上部が第1エピタキシャル成長層の上部と一致する
ゲートを形成するゲート形成工程と、前記第2エピタキ
シャル成長層の表面で且つ前記トレンチの周辺に第1の
導電型のドレーン層を形成するドレーン層形成工程と
を、行うようにしている。
ンジスタの概略の断面図である。
電型のn+半導体基板11を有している。n+半導体基板
11には、ソース電極11aが接続されている。n+半導体
基板11上には、第2の導電型の第1エピタキシャル成長
層(例えば、p−エピタキシャル成長層)12が形成され
ている。p−エピタキシャル成長層12上には、第1の導
電型の第2エピタキシャル成長層(例えば、n−エピタ
キシャル成長層)13が形成されている。更に、トレンチ
14が、n−エピタキシャル成長層13及びp−エピタキシ
ャル成長層12を貫通してn+半導体基板11の内部に達す
るようにU形に形成され、該トレンチ14の壁面及びn−
エピタキシャル成長層13の表面に沿ってゲート酸化膜15
が形成されている。ゲート酸化膜15では、トレンチ14の
底面に沿って形成された部分が、n+半導体基板11上に
おける増速酸化により、側壁に沿って形成された部分よ
りも厚く形成されている。そして、多結晶シリコンのゲ
ート16が、ゲート酸化膜15に囲まれるようにトレンチ14
中に充填されている。ゲート16は、上部がp−エピタキ
シャル成長層の上部と一致するまで削除されている。ゲ
ート16には、ゲート電極16aが接続されている。n−エ
ピタキシャル成長層13の表面で且つトレンチ14の周辺に
は、第1の導電型のドレーン層(例えば、n+ドレーン
層)17が形成されている。n+ドレーン層17には、ドレ
ーン電極17aが接続されている。
電極16aからゲート電圧が印加されると、トレンチ14に
沿ってp−エピタキシャル成長層12にチャネルが形成さ
れ、n+ドレーン層17からp−エピタキシャル成長層12
に電子電流が流れる。この場合、ゲート16とドレーン層
17とのゲート酸化膜15を介した重なり面積が従来よりも
小さく、ゲート16とドレーン層17との間に形成される容
量が従来よりも小さい。そのため、この縦形MOSトラ
ンジスタを、例えばソース接地回路として用いた場合、
帰還容量が小さいので、電圧増幅度の高周波特性が従来
に比較して改善される。更に、ゲート酸化膜15は、トレ
ンチ14の底面に沿って形成された部分が側壁に沿って形
成された部分よりも厚く形成されているので、ゲート16
とn+半導体基板11との距離が従来よりも大きく、ゲー
ト16とn+半導体基板11との間に形成される容量が従来
よりも小さい。そのため、電圧増幅度の高周波特性が従
来に比較して改善される。
トランジスタの製造方法を説明するための工程図であ
る。
ランジスタの製造方法(1)〜(5)を説明する。
シャル成長層形成工程及び第2エピタキシャル成長層形
成工程) n+半導体基板11(例えば、As又はSb≧1e19/cm
3 )の(100)面上にp−エピタキシャル成長層12
(例えば、B、3e16〜5e17/cm3 )を0.5〜2.
5μm程度の厚みに形成する。p−エピタキシャル成長
層12上にn−エピタキシャル成長層13(例えば、B>5
e15〜2e16/cm3 )を1〜10μm程度の厚みに形成
する。
工程及びゲート酸化膜形成工程) ホトリソグラフィ技術により、n−エピタキシャル成長
層13上のトレンチ形成予定領域から該n−エピタキシャ
ル成長層13及びp−エピタキシャル成長層12を貫通し、
半導体基板11の内部まで異方性のドライエッチングを行
い、トレンチ14を形成する。n−エピタキシャル成長層
13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15
(例えば、SiO2 )を100〜500オングストロー
ムの厚みに形成する。ゲート酸化膜15では、トレンチ14
の底面に沿って形成された部分が、n+半導体基板11上
における増速酸化により、側壁に沿って形成された部分
よりも厚く形成される。
積工程 ゲート酸化膜15上に多結晶シリコン層16Aを堆積する。
ャル成長層の上部に達するまでエッチングを行い、トレ
ンチ14内にゲート16を形成する。
周辺にn+ドレーン層(例えば、As>1e20/cm3 )
17を形成する。
ゲート16とドレーン層17とのゲート酸化膜15を介した重
なり面積を従来よりも小さくしたので、ゲート16とドレ
ーン層17との間に形成される容量が従来よりも小さくな
る。そのため、この縦形MOSトランジスタを、例えば
ソース接地回路として用いた場合、帰還容量が従来より
も小さくなり、電圧増幅度の高周波特性が改善できる。
更に、ゲート酸化膜15は、トレンチ14の底面に沿って形
成された部分が側壁に沿って形成された部分よりも厚く
形成されているので、ゲート16とn+半導体基板11との
距離が従来よりも大きくなり、ゲート16とn+半導体基
板11との間に形成される容量が従来よりも小さい。その
ため、電圧増幅度の高周波特性が従来に比較して改善で
きる。
ンジスタの概略の断面図であり、第1の実施形態を示す
図1中の要素と共通の要素には共通の符号が付されてい
る。
16の上部16xが任意量酸化されている。他は、図1と同
様の構成である。この縦形MOSトランジスタにおいて
も、図1と同様に、ゲート16とn+ドレーン層17とのゲ
ート酸化膜15を介した重なり面積が従来よりも小さくな
り、ゲート16とn+ドレーン層17との間に形成される容
量が従来よりも小さい。
トランジスタの製造方法を説明するための工程図であ
る。
ランジスタの製造方法(1)〜(4)を説明する。
〜(c)と同様に、第1エピタキシャル成長層形成工
程、第2エピタキシャル成長層形成工程、トレンチ形成
工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積
工程を行う。
ンチ14内にゲート16Bを形成する。
ピタキシャル層の上部とを一致させる。
ゲート16とn+ドレーン層17とのゲート酸化膜15を介し
た重なり面積が従来よりも小さくなるので、第1の実施
形態と同様の利点がある。
ンジスタの断面図であり、第1の実施形態を示す図1中
の要素と共通の要素には共通の符号が付されている。
のn+ドレーン層17に代えて、ゲート16から所望の距離
だけ離れた領域にn+ドレーン層17Aが形成されてい
る。更に、ゲート酸化膜15及びゲート16上に中間絶縁膜
18が堆積されている。中間絶縁膜18にはコンタクトホー
ル18aが設けられ、該コンタクトホール18aを介してn+
ドレーン層17Aに接触するドレーン電極19が形成されて
いる。他は、図1と同様の構成である。この縦形MOS
トランジスタでは、ゲート16とn+ドレーン層17Aとが
離れているので、ゲート16とn+ドレーン層17Aとの間
に形成される容量が従来よりも小さい。
トランジスタの製造方法を説明するための工程図であ
る。
ランジスタの製造方法(1)〜(3)を説明する。
〜(c)と同様に、第1エピタキシャル成長層形成工
程、第2エピタキシャル成長層形成工程、トレンチ形成
工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積
工程を行う。次に、第2の実施形態を示す図6(d)と
同様に、ゲート形成工程を行う。
所望の距離だけ離れた領域にn+ドレーン層17Aを形成
する。
積工程、コンタクトホール形成工程及びドレーン電極形
成工程) ゲート酸化膜15上に中間絶縁膜18を堆積し、n+ドレー
ン層17A上の中間絶縁膜18及びゲート酸化膜15の電極形
成予定領域にコンタクトホール18aを形成する。コンタ
クトホール18aを介してn+ドレーン層17Aに接触するド
レーン電極19を形成する。
n+ドレーン層17Aをゲート16から離れた領域に形成し
たので、ゲート16とn+ドレーン層17Aとの間に形成さ
れる容量が従来よりも小さくなり、第1の実施形態と同
様の利点がある。
ンジスタの概略の断面図であり、第1の実施形態を示す
図1中の要素及び第3の実施形態を示す図7中の要素と
共通の要素には共通の符号が付されている。
のn+ドレーン層17Aに代えて、ゲート16から所望の距
離だけ離れた領域にn+ドレーン層17Bが形成されてい
る。n+ドレーン層17Bの表面の形状は、コンタクトホ
ール18aと同様になっている。他は、図1及び図7と同
様の構成である。この縦形MOSトランジスタでは、ゲ
ート16とn+ドレーン層17Bとが離れているので、ゲー
ト16とn+ドレーン層17Bとの間に形成される容量が従
来よりも小さい。
Sトランジスタの製造方法を説明するための工程図であ
る。
ランジスタの製造方法(1)〜(4)を説明する。
〜(c)と同様に、第1エピタキシャル成長層形成工
程、第2エピタキシャル成長層形成工程、トレンチ形成
工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積
工程を行う。次に、第2の実施形態を示す図6(d)と
同様に、ゲート形成工程を行う。
堆積工程、コンタクトホール形成工程及びドレーン層形
成工程) ゲート酸化膜15上に中間絶縁膜18を堆積し、中間絶縁膜
18及びゲート酸化膜15の電極形成予定領域にコンタクト
ホール18aを形成する。コンタクトホール18aが形成され
た中間絶縁膜18をマスクとしてn−エピタキシャル成長
層13の表面にn+ドレーン層17Bを形成する。
極形成工程) コンタクトホール18aを介してn+ドレーン層17Bに接触
するドレーン電極19を形成する。
n+ドレーン層17Bをゲート16から離れた領域に形成し
たので、ゲート16とn+ドレーン層17Bとの間に形成さ
れる容量が従来よりも小さくなり、第1の実施形態と同
様の利点がある。
ランジスタの概略の断面図であり、第1の実施形態を示
す図1中の要素と共通の要素には共通の符号が付されて
いる。
ピタキシャル成長層13のn+ドレーン層17から離れた領
域を貫通し、p−エピタキシャル成長層12の内部に達す
るように第2の導電型のボディ領域(例えば、p+ボデ
ィ領域)21が形成されている。p+ボディ領域21には、
ボディ電極21aが接続されている。他は、図1と同様の
構成である。
電極21aがソース電極11aに接続されて第1の実施形態と
同様の動作が行われる。
OSトランジスタの製造方法を説明するための工程図で
ある。
トランジスタの製造方法(1)〜(3)を説明する。
キシャル成長層形成工程、及び第2エピタキシャル成長
層形成工程を行う。
ト酸化膜形成工程、多結晶シリコン層堆積工程、及びゲ
ート形成工程を行う。
形成工程及びボディ領域形成工程) n−エピタキシャル成長層13を貫通し、p−エピタキシ
ャル成長層12の内部に達するようにp+ボディ領域21
(例えば、ボロンB、5e18〜5e19/cm3 )を形成す
る。その後、図4(e)と同様に、ドレーン層形成工程
を行う。
n−エピタキシャル成長層13のn+ドレーン層17から離
れた領域にp+ボディ領域21が形成されると共に、第1
の実施形態と同様の利点がある。
ランジスタの概略の断面図であり、第5の実施形態を示
す図11中の要素と共通の要素には共通の符号が付され
ている。
ピタキシャル成長層12とn−エピタキシャル成長層13と
の接合部に第2の導電型の第1ボディ領域(例えば、p
+ボディ領域)22が形成されている。更に、n−エピタ
キシャル成長層13の内部には、p+ボディ領域22に接触
するように第2ボディ領域(例えば、p+ボディ領域)
23が形成されている。p+ボディ領域23には、ボディ電
極23aが接続されている。他は、図11と同様の構成で
ある。
電極23aがソース電極11aに接続されて第1の実施形態と
同様の動作が行われる。
OSトランジスタの製造方法を説明するための工程図で
ある。
トランジスタの製造方法(1)〜(4)を説明する。
キシャル成長層形成工程及び第1ボディ領域形成工程) n+半導体基板11上にp−エピタキシャル成長層12を形
成し、該p−エピタキシャル成長層12の表面の所望の領
域にp+ボディ領域22(例えば、ボロンB、5e18〜5
e19/cm3 )を形成する。
キシャル成長層形成工程) p−エピタキシャル成長層12上にn−エピタキシャル成
長層13を形成する。
成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積
工程及びゲート形成工程) 図4(b)〜(d)と同様に、トレンチ形成工程、ゲー
ト酸化膜形成工程、多結晶シリコン層堆積工程、ゲート
形成工程を行う。
形成工程及び第2ボディ領域形成工程) n−エピタキシャル成長層13の内部のn+ドレーン層17
から任意の距離だけ離れた領域にp+ボディ領域22に接
触するようにp+ボディ領域23(例えば、ボロンB、5
e18〜1e20/cm3 )を形成する。その後、図4(e)
と同様に、ドレーン層形成工程を行う。
n−エピタキシャル成長層13のn+ドレーン層17から離
れた領域にp+ボディ領域23が形成されると共に、第1
の実施形態と同様の利点がある。
ランジスタの概略の断面図であり、第5の実施形態を示
す図11中の要素と共通の要素には共通の符号が付され
ている。
導体基板11上にp−エピタキシャル成長層12が形成され
ている。そして、p−エピタキシャル成長層12を貫通し
てn+半導体基板11の内部に達するようにトレンチ14が
形成されている。ゲート酸化膜15は、エピタキシャル成
長層12の表面及びトレンチ14の壁面に沿って形成されて
いる。ゲート16は、ゲート酸化膜15に囲まれるようにト
レンチ14中に充填されている。p−エピタキシャル成長
層12の表面で且つトレンチ14の周辺の所望の領域には、
第1の導電型の拡散層(例えば、n−拡散層)13Aが形
成されている。拡散層13Aの表面で且つトレンチ14の周
辺には、n+ドレーン層17が形成されている。p−エピ
タキシャル成長層12の表面の所望の領域には、第2の導
電型のボディ領域(例えば、p+ボディ領域)24が形成
されている。p+ボディ領域24には、ボディ電極24aが
接続されている。
電極24aがソース電極11aに接続されて第1の実施形態と
同様の動作が行われる。
OSトランジスタの製造方法を説明するための工程図で
ある。
トランジスタの製造方法(1)〜(3)を説明する。
ャル成長層形成工程、トレンチ形成工程、ゲート酸化膜
形成工程、多結晶シリコン層堆積工程、ゲート形成工
程)n+半導体基板11上にp−エピタキシャル成長層12
を形成する。ホトリソグラフィ技術により、p−エピタ
キシャル成長層12上のトレンチ形成予定領域から該p−
エピタキシャル成長層12を貫通し、n+半導体基板11の
内部まで異方性のドライエッチングを行い、トレンチ14
を形成する。p−エピタキシャル成長層12の表面及びト
レンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲ
ート酸化膜15上に多結晶シリコン層を堆積する。前記多
結晶シリコン層に対して任意量のエッチングを行い、ト
レンチ14内にゲート16を形成する。
工程) p−エピタキシャル成長層12の表面で且つトレンチ14の
周辺の所望の領域にn−拡散層13Aを形成する。
形成工程及びボディ領域形成工程) n−拡散層13Aの表面で且つトレンチ14の周辺にn+ド
レーン層17を形成する。p−エピタキシャル成長層12の
表面の所望の領域にp+ボディ領域24を形成する。
p−エピタキシャル成長層12のn+ドレーン層17から離
れた領域にp+ボディ領域24が形成されると共に、第1
の実施形態と同様の利点がある。
ランジスタの概略の断面図であり、第1の実施形態を示
す図1中の要素と共通の要素には共通の符号が付されて
いる。
導体基板11とp−エピタキシャル成長層12との接合部
に、第2の導電型のボディ領域(例えば、p+ボディ領
域)25が形成されている。更に、図1中のn+ドレーン
層17に代えて、n−エピタキシャル成長層13上にn+ド
レーン層17Cが形成されている。他は、図1と同様の構
成である。
であるp+ボディ領域25がn+半導体基板11にオーミッ
ク接触で接続されて第1の実施形態と同様の動作が行わ
れる。
OSトランジスタの製造方法を説明するための工程図で
ある。
トランジスタの製造方法(1)〜(3)を説明する。
キシャル成長層形成工程及びボディ領域形成工程) n+半導体基板11上にp−エピタキシャル成長層12を形
成する。
体基板11に接触するようにp+ボディ領域25を形成す
る。
キシャル成長層形成工程、トレンチ形成工程、ゲート酸
化膜形成工程、多結晶シリコン層堆積工程及びゲート形
成工程) p−エピタキシャル成長層12上にn−エピタキシャル成
長層13を形成する。ホトリソグラフィ技術により、n−
エピタキシャル成長層13上のトレンチ形成予定領域から
該n−エピタキシャル成長層13及びp−エピタキシャル
成長層12を貫通し、n+半導体基板11の内部まで異方性
のドライエッチングを行い、トレンチ14を形成する。n
−エピタキシャル成長層13の表面及びトレンチ14の壁面
に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上
に多結晶シリコン層を堆積する。前記多結晶シリコン層
に対して任意量のエッチングを行い、トレンチ14内にゲ
ート16を形成する。
形成工程) n−エピタキシャル成長層13の表面で且つトレンチ14の
周辺にn+ドレーン層17Cを形成する。
OSトランジスタに金属のコンタクトパターンMを設け
た場合の構造図であり、同図(a)は平面図、及び同図
(b)が同図(a)のB−B’線断面図である。
としてコンタクトパターンMをn+ドレーン層17Cに接
続する場合、コンタクトパターンMは設計ルールに基づ
く最小の大きさで形成できる。そのため、図19(a)
に示すように、従来の図3に示す縦形MOSトランジス
タよりも格子パターンが小さくなり、小形化が容易であ
る。従って、格子密度が大きくなり、高電流を流すこと
ができる。或いは、一定電流を得るための素子の面積が
小さくなる。
p+ボディ領域25がn+半導体基板11に接続されると共
に、第1の実施形態と同様の利点がある。更に、n+半
導体基板11とp−エピタキシャル成長層12との接合部に
p+ボディ領域25を形成したので、コンタクトパターン
Mを最小の大きさで形成でき、容易に小形化できる。そ
のため、従来の縦形MOSトランジスタよりも格子密度
が大きくなり、素子の単位面積当たりの電流密度が大き
くなる。
ランジスタの概略の断面図であり、第1の実施形態を示
す図1中の要素及び第8の実施形態を示す図17中の要
素と共通の要素には共通の符号が付されている。
中のn+半導体基板11上にn+拡散領域11Aが形成さ
れ、該n+拡散領域11A中のゲート16から離れた領域に
第2の導電型のボディ領域(例えば、p+ボディ領域)
26が形成されている。高濃度であるp+ボディ領域26
は、n+半導体基板11にオーミック接触している。他
は、図1及び図17と同様の構成である。
OSトランジスタの製造方法を説明するための工程図で
ある。
トランジスタの製造方法(1)〜(5)を説明する。
キシャル成長層形成工程) n+半導体基板11上にn−エピタキシャル成長層11Aを
形成する。
形成工程) n−エピタキシャル成長層11A中の所望の領域にp+不
純物を導入して半導体基板11に接触するようにp+ボデ
ィ領域26を形成すると共に、n−エピタキシャル成長層
11Aの他の領域にn+不純物を導入してn+拡散領域11A
を形成する。
キシャル成長層形成工程及び第3エピタキシャル成長層
形成工程) n+エピタキシャル成長層11A及びボディ領域26上にp
−エピタキシャル成長層12を形成する。p−エピタキシ
ャル成長層12上にn−エピタキシャル成長層13を形成す
る。
成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積
工程及びゲート形成工程) ホトリソグラフィ技術により、n−エピタキシャル成長
層13上のトレンチ形成予定領域から該n−エピタキシャ
ル成長層13、p−エピタキシャル成長層12及びn+エピ
タキシャル成長層11Aを貫通し、n+半導体基板11の内
部まで異方性のドライエッチングを行い、トレンチ14を
形成する。n−エピタキシャル成長層13の表面及びトレ
ンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲー
ト酸化膜15上に多結晶シリコン層を堆積する。前記多結
晶シリコン層に対して任意量のエッチングを行い、トレ
ンチ14内にゲート16を形成する。
形成工程) n−エピタキシャル成長層13の表面で且つトレンチ14の
周辺にn+ドレーン層17Cを形成する。
n+半導体基板11とp−エピタキシャル成長層12との接
合部にp+ボディ領域26を形成し、p+ボディ領域26が
n+半導体基板11に接続されるようにしたので、第8の
実施形態と同様の利点がある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
縦形MOSトランジスタについて説明したが、n形領域
とp形領域とを逆にしたpチャネル形の縦形MOSトラ
ンジスタについても、上記実施形態とほぼ同様の作用、
効果が得られる。
されているが、これを例えばV形にしても、上記実施形
態とほぼ同様の作用、効果が得られる。この場合、ウェ
ットエッチングを行うことによってV形のトレンチを形
成する。
1個になっているが、複数のゲートを設けてもよい。
図17及び図20では、ゲート16の上部が削除されてい
るが、削除されていなくても、上記実施形態とほぼ同様
の作用、効果が得られる。又、ゲート16の上部は、図5
と同様に酸化してもよい。
が削除されていないが、削除されていても、同様の作
用、効果が得られる。又、ゲート16の上部は、図5と同
様に酸化してもよい。
れば、ゲートとドレーン層とのゲート酸化膜を介した重
なり面積を従来よりも小さくしたので、ゲートとドレー
ン層との間に形成される容量が従来よりも小さくなる。
そのため、この縦形MOSトランジスタを、例えばソー
ス接地回路として用いた場合、帰還容量が従来よりも小
さくなり、電圧増幅度の高周波特性を改善できる。更
に、ゲート酸化膜は、トレンチの底面に沿って形成され
た部分が側壁に沿って形成された部分よりも厚く形成さ
れているので、ゲートと半導体基板との距離が従来より
も大きくなり、ゲートと半導体基板との間に形成される
容量が従来よりも小さい。そのため、電圧増幅度の高周
波特性を従来よりも改善できる。
長層との接合部にボディ領域を形成したので、ドレーン
電極としてコンタクトパターンをドレーン層に接続する
場合、コンタクトパターンは設計ルールに基づく最小の
大きさで形成できる。そのため、従来の縦形MOSトラ
ンジスタよりも格子パターンが小さくなり、素子を容易
に小形化できる。従って、従来の縦形MOSトランジス
タよりも格子密度が大きくなり、高電流を流すことがで
きる。或いは、一定電流を得るための素子の面積を小さ
くできる。
スタの断面図である。
る。
クトパターンMを設けた場合の構造図である。
程図である。
スタの断面図である。
程図である。
スタの断面図である。
程図である。
ンジスタの断面図である。
工程図である。
ジスタの断面図である。
の工程図である。
ジスタの断面図である。
の工程図である。
ジスタの断面図である。
の工程図である。
ジスタの断面図である。
の工程図である。
ンタクトパターンMを設けた場合の構造図である。
ジスタの断面図である。
の工程図である。
Claims (14)
- 【請求項1】 第1の導電型の半導体基板と、 前記半導体基板上に形成された第2の導電型の第1エピ
タキシャル成長層と、 前記第1エピタキシャル成長層上に形成された第1の導
電型の第2エピタキシャル成長層と、 前記第2エピタキシャル成長層及び第1エピタキシャル
成長層を貫通し、前記半導体基板の内部に達するように
形成されたトレンチと、 前記第2エピタキシャル成長層の表面及び前記トレンチ
の壁面に沿って形成されたゲート酸化膜と、 前記ゲート酸化膜に囲まれるように前記トレンチ中に充
填されたゲートと、前記第2エピタキシャル成長層の表
面で且つ前記トレンチの周辺に形成された第1の導電型
のドレーン層と、 前記ゲートに接続されたゲート電極と、 前記ドレーン層に接続されたドレーン電極と、 前記半導体基板に接続されたソース電極とを、備えたこ
とを特徴とする縦形MOSトランジスタ。 - 【請求項2】 前記ゲートは、 上部が前記第1エピタキシャル成長層の上部まで削除さ
れていることを特徴とする請求項1記載の縦形MOSト
ランジスタ。 - 【請求項3】 前記第2エピタキシャル成長層の前記
ドレーン層から離れた領域を貫通し、前記第1エピタキ
シャル成長層の内部に達するように形成された第2の導
電型のボディ領域を、有することを特徴とする請求項2
記載の縦形MOSトランジスタ。 - 【請求項4】 前記第1エピタキシャル成長層と前記
第2エピタキシャル成長層との接合部に形成された第2
の導電型の第1ボディ領域と、前記第2エピタキシャル
成長層の内部に前記第1ボディ領域に接触するように形
成された第2ボディ領域とを、有することを特徴とする
請求項2記載の縦形MOSトランジスタ。 - 【請求項5】 第1の導電型の半導体基板と、 前記半導体基板上に形成された第2の導電型のエピタキ
シャル成長層と、 前記エピタキシャル成長層を貫通し、前記半導体基板の
内部に達するように形成されたトレンチと、 前記エピタキシャル成長層の表面及び前記トレンチの壁
面に沿って形成されたゲート酸化膜と、 前記エピタキシャル成長層の表面で且つ前記トレンチの
周辺の所望の領域に形成された第1の導電型の拡散層
と、 前記拡散層の表面で且つ前記トレンチの周辺に形成され
た第1の導電型のドレーン層と、 前記ゲート酸化膜に囲まれるように前記トレンチ中に充
填され、上部が前記第1の導電型の拡散層下部まで削除
されているゲートと、 前記エピタキシャル成長層の表面の所望の領域に形成さ
れた第2の導電型のボディ領域とを、備えたことを特徴
とする請求項2記載の縦形MOSトランジスタ。 - 【請求項6】 前記半導体基板と前記第1エピタキシ
ャル成長層との接合部に形成された第2の導電型のボデ
ィ領域を有することを特徴とする請求項2記載の縦形M
OSトランジスタ。 - 【請求項7】 前記トレンチはU形に形成され、 前記ゲート酸化膜は、前記トレンチの底面に沿って形成
された部分が側壁に沿って形成された部分よりも厚く形
成されていることを特徴とする請求項1、2、3、4、
5及び6記載の縦形MOSトランジスタ。 - 【請求項8】 第1の導電型の半導体基板上に第2の導
電型の第1エピタキシャル成長層を形成する第1エピタ
キシャル成長層形成工程と、 前記第1エピタキシャル成長層上に第1の導電型の第2
エピタキシャル成長層を形成する第2エピタキシャル成
長層形成工程と、 前記第2エピタキシャル成長層上のトレンチ形成予定領
域から該第2エピタキシャル成長層及び前記第1エピタ
キシャル成長層を貫通し、前記半導体基板の内部まで異
方性エッチングを行い、トレンチを形成するトレンチ形
成工程と、 前記第2エピタキシャル成長層の表面及び前記トレンチ
の壁面に沿ってゲート酸化膜を形成するゲート酸化膜形
成工程と、 前記ゲート酸化膜上に多結晶シリコン層を堆積する多結
晶シリコン層堆積工程と、 前記多結晶シリコン層に対して上部が前記第1エピタキ
シャル成長層の上部まで達するようにエッチングを行
い、前記トレンチ内にゲートを形成するゲート形成工程
と、 前記第2エピタキシャル成長層の表面で且つ前記トレン
チの周辺に第1の導電型のドレーン層を形成するドレー
ン層形成工程とを、行うことを特徴とする縦形MOSト
ランジスタの製造方法。 - 【請求項9】 請求項8記載の第1エピタキシャル成長
層形成工程、第2エピタキシャル成長層形成工程、トレ
ンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコ
ン層堆積工程と、 前記多結晶シリコン膜に対してエッチングを行い、前記
トレンチ内にゲートを形成するゲート形成工程と、 前記ゲートに対して上部が前記第1エピタキシャル成長
層の上部まで達するように酸化を行うゲート酸化工程
と、 請求項8記載のドレーン層形成工程とを、行うことを特
徴とする縦形MOSトランジスタの製造方法。 - 【請求項10】 請求項8記載の第1エピタキシャル成
長層形成工程、第2エピタキシャル成長層形成工程、ト
レンチ形成工程、ゲート酸化膜形成工程、多結晶シリコ
ン層堆積工程、ゲート形成工程及びドレーン層形成工程
と、 前記第2エピタキシャル成長層を貫通し、前記第1エピ
タキシャル成長層の内部に達するように第2の導電型の
ボディ領域を形成するボディ領域形成工程とを、行うこ
とを特徴とする縦形MOSトランジスタの製造方法。 - 【請求項11】 請求項8記載の第1エピタキシャル成
長層形成工程と、 前記第1エピタキシャル成長層の表面の所望の領域に第
2の導電型の第1ボディ領域を形成する第1ボディ領域
形成工程と、 前記第1エピタキシャル成長層及び第1ボディ領域上に
第1の導電型の第2エピタキシャル成長層を形成する第
2エピタキシャル成長層形成工程と、 請求項8記載のトレンチ形成工程、ゲート酸化膜形成工
程、多結晶シリコン層堆積工程、ゲート形成工程及びド
レーン層形成工程と、 前記第2エピタキシャル成長層の内部の前記ドレーン層
から任意の距離だけ離れた領域に前記第1ボディ領域に
接触するように第2ボディ領域を形成する第2ボディ領
域形成工程とを、行うことを特徴とする縦形MOSトラ
ンジスタの製造方法。 - 【請求項12】 第1の導電型の半導体基板上に第2の
導電型のエピタキシャル成長層を形成するエピタキシャ
ル成長層形成工程と、 前記エピタキシャル成長層上のトレンチ形成予定領域か
ら該エピタキシャル成長層を貫通し、前記半導体基板の
内部まで異方性エッチングを行い、トレンチを形成する
トレンチ形成工程と、 前記エピタキシャル成長層の表面及び前記トレンチの壁
面に沿ってゲート酸化膜を形成するゲート酸化膜形成工
程と、 前記ゲート酸化膜上に多結晶シリコン層を堆積する多結
晶シリコン層堆積工程と、 前記多結晶シリコン層に対して任意量のエッチングを行
い、前記トレンチ内にゲートを形成するゲート形成工程
と、 前記エピタキシャル成長層の表面で且つ前記トレンチの
周辺の所望の領域に第1の導電型の拡散層を、前記ゲー
ト上部に達するまでの深さで形成する拡散層形成工程
と、 前記拡散層の表面で且つ前記トレンチの周辺に第1の導
電型のドレーン層を形成するドレーン層形成工程と、 前記エピタキシャル成長層の表面の所望の領域に第2の
導電型のボディ領域を形成するボディ領域形成工程と
を、行うことを特徴とする縦形MOSトランジスタの製
造方法。 - 【請求項13】 第1の導電型の半導体基板上に第2の
導電型の第1エピタキシャル成長層を形成する第1エピ
タキシャル成長層形成工程と、 前記第1エピタキシャル成長層中に前記半導体基板に接
触するように第2の導電型のボディ領域を形成するボデ
ィ領域形成工程と、 前記第1エピタキシャル成長層上に第1の導電型の第2
エピタキシャル成長層を形成する第2エピタキシャル成
長層形成工程と、 前記第2エピタキシャル成長層上のトレンチ形成予定領
域から該第2エピタキシャル成長層及び前記第1エピタ
キシャル成長層を貫通し、前記半導体基板の内部まで異
方性エッチングを行い、トレンチを形成するトレンチ形
成工程と、 前記第2エピタキシャル成長層の表面及び前記トレンチ
の壁面に沿ってゲート酸化膜を形成するゲート酸化膜形
成工程と、 前記ゲート酸化膜上に多結晶シリコン層を堆積する多結
晶シリコン層堆積工程と、 前記多結晶シリコン層に対して、上部が前記第1エピタ
キシャル成長層の上部まで達するようにエッチングを行
い、前記トレンチ内にゲートを形成するゲート形成工程
と、 前記第2エピタキシャル成長層の表面で且つ前記トレン
チの周辺に第1の導電型のドレーン層を形成するドレー
ン層形成工程とを、行うことを特徴とする縦形MOSト
ランジスタの製造方法。 - 【請求項14】 第1の導電型の半導体基板上に第1の
導電型の第1エピタキシャル成長層を形成する第1エピ
タキシャル成長層形成工程と、 前記第1エピタキシャル成長層中の所望の領域に前記半
導体基板に接触するように第2の導電型のボディ領域を
形成するボディ領域形成工程と、 前記第1エピタキシャル成長層中の前記ボディ領域以外
の領域に第1の導電型の高濃度拡散領域を形成する高濃
度拡散領域形成工程と、 前記第1エピタキシャル成長層上に第2の導電型の第2
エピタキシャル成長層を形成する第2エピタキシャル成
長層形成工程と、 前記第2エピタキシャル成長層上に第1の導電型の第3
エピタキシャル成長層を形成する第3エピタキシャル成
長層形成工程と、 前記第3エピタキシャル成長層上のトレンチ形成予定領
域から該第3エピタキシャル成長層及び前記第2エピタ
キシャル成長層を貫通し、前記第1エピタキシャル成長
層の内部まで異方性エッチングを行い、トレンチを形成
するトレンチ形成工程と、 前記第3エピタキシャル成長層の表面及び前記トレンチ
の壁面に沿ってゲート酸化膜を形成するゲート酸化膜形
成工程と、 前記ゲート酸化膜上に多結晶シリコン層を堆積する多結
晶シリコン層堆積工程と、 前記多結晶シリコン層に対して、上部が前記第2エピタ
キシャル成長層の上部まで達するようにエッチングを行
い、前記トレンチ内にゲートを形成するゲート形成工程
と、 前記第3エピタキシャル成長層の表面で且つ前記トレン
チの周辺に第1の導電型のドレーン層を形成するドレー
ン層形成工程とを、行うことを特徴とする縦形MOSト
ランジスタの製造方法。
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KR100868542B1 (ko) * | 2006-12-29 | 2008-11-13 | 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 | 리세스된 클램핑 다이오드를 구비한 트렌치 mosfet |
JP2011082401A (ja) * | 2009-10-09 | 2011-04-21 | Fuji Electric Systems Co Ltd | 半導体装置 |
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---|---|---|---|---|
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US6198127B1 (en) * | 1999-05-19 | 2001-03-06 | Intersil Corporation | MOS-gated power device having extended trench and doping zone and process for forming same |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004525500A (ja) * | 2000-09-28 | 2004-08-19 | ゼネラル セミコンダクター,インク. | トレンチ二重拡散金属酸化膜半導体セル |
KR100868542B1 (ko) * | 2006-12-29 | 2008-11-13 | 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 | 리세스된 클램핑 다이오드를 구비한 트렌치 mosfet |
JP2011082401A (ja) * | 2009-10-09 | 2011-04-21 | Fuji Electric Systems Co Ltd | 半導体装置 |
JP2015220408A (ja) * | 2014-05-20 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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