JP2011082401A - 半導体装置 - Google Patents

Abstract

【目的】ラッチアップ耐量が高く、低抵抗な縦型半導体装置を提供する。
【解決手段】ｎ型ソース領域４の上面にｐ型第１ベース領域２ａおよびｐ型第２ベース領域２ｂが形成され、該ｎ型ソース領域４の下面にソース電極５が設けられ、ｐ型第２ベース領域２ｂの上面に絶縁膜を介してドレイン電極９が形成されている。該ｐ型第２ベース領域２ｂの上面にはゲート電極用トレンチと、該第１ベース領域２ａと第２ベース領域２ｂおよびｎ型ソース領域４を短絡する短絡用トレンチが並設されている。該ゲート電極用トレンチの側壁にはｎ型ドリフト領域６とｎ型ドレイン領域８がＲＥＳＵＲＦ状に形成され、短絡用トレンチには短絡用導電体１２が形成されて該導電体１２は該ドレイン電極９と絶縁されている。
【選択図】 図１

Description

この発明は、インバータ等の電力変換装置、あるいはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ，高周波）パワーアンプに用いられる絶縁ゲート型半導体装置である、高耐圧パワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジスタ）、およびＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に関する。

無線基地局向けのＲＦパワーアンプには、アンテナに供給する信号の電力を増幅するために半導体デバイスが用いられている。現在ＲＦパワーアンプに用いられている半導体デバイスは、主に横型のＭＯＳＦＥＴ、すなわちＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）である。ＬＤＭＯＳにはいくつかの特徴がある。１つ目の特徴は、ソース領域とドレイン領域がゲート電極に対して自己整合的（セルフアライン）に形成できることである。そのため、ゲート電極とソース領域、もしくはゲート電極とドレイン領域の重なり部分が少なくなり、この重なり部分の面積に起因した寄生容量であるゲート・ソース間容量（Ｃｇｓ）、およびゲート・ドレイン間容量（Ｃｇｄ）を小さくできる。このような寄生容量は、入力容量（Ｃｉｓｓ）あるいは帰還容量（Ｃｒｓｓ）となり、ＭＯＳＦＥＴのスイッチング損失の増加の原因となる。よって、ＭＯＳＦＥＴの高周波動作においては、寄生容量を小さくすることが必要不可欠である。２つ目の特徴は、表面に形成されたソース領域が深いｐ型拡散層（通常、シンカーと呼ばれる）を介してチップの裏面に接続されることである。チップの裏面はパッケージの金属板上に接続される。パッケージの金属板がグランド電位である場合、このｐ型シンカーを用いれば、チップ表面のソースとパッケージのグランド電位の金属板を接続するワイヤーが不要になる。このためワイヤーの持つ寄生インダクタンス、または寄生抵抗によるＭＯＳＦＥＴの増幅特性の悪化を防ぐことができる。

これらの特徴は、縦型のＭＯＳＦＥＴであるＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）と比較したときに顕著となる。つまりＶＤＭＯＳの場合、チップの裏面側を広く占めるドレイン領域は、ゲート電極に対して自己整合的には形成されていない。そのため、ゲート電極とドレイン領域の重なり部分の面積が大きくなり、Ｃｇｄが増加する。また一般的にＶＤＭＯＳは、チップの裏面にドレイン電極が形成される。このため、パッケージに固定する際には、ドレイン電位の金属板上にチップの裏面を接続する。パッケージ上の金属板がグランド電位である場合にはチップの裏面とグランドになる金属板の間に、熱伝導性の高い絶縁膜で絶縁を図る必要がある。またチップ表面のソース電極をパッケージのグランド電位の金属板に接続するために、ワイヤーによる結線を要する。このため、ワイヤー結線による寄生インダクタンス、寄生抵抗により増幅特性が悪くなる。

以上の理由から、ＲＦパワーアンプのスイッチング素子としては、ＬＤＭＯＳが広く適用されている。
ＬＤＭＯＳは他にもさまざまな用途で利用されている。例えば電気リレーがある。電気リレーが複数個必要な装置の場合、これらの電気リレーとしてのＬＤＭＯＳと該ＬＤＭＯＳを駆動・制御する回路とを、共に１つの半導体チップに形成することによりコストの削減がなされている。電気リレーは、低消費電力、発熱が少ないことによる装置の小型化という要求から、電流が流れている時の導通抵抗（オン抵抗）が低いことがＬＤＭＯＳに必要とされる。

一方ＶＤＭＯＳは、ＬＤＭＯＳよりも電流導通時の抵抗が低いというメリットがあるため、チップの小型化に向いている。前述のようにＬＤＭＯＳでは、ソース電極とドレイン電極がいずれも表面に形成される。そのため、電流経路が表面から数μｍ程度の深さに限られることから、経路の断面積が小さくなり、結果として、導通時の電気抵抗が大きくなる。従ってＬＤＭＯＳは、一般的に中・大電流用途（１アンペア以上）には適さない。しかしながらＶＤＭＯＳは、ドレイン電極を半導体基板の裏面に設けて、電流経路をチップの深さ方向に沿う形としているため、導通時の電気抵抗を小さくでき、中・大電流用途（１アンペア以上）にも適用可能である。従って、ＶＤＭＯＳをＲＦパワーアンプに適用することができれば、装置の小型化が容易となる。さらには、この小型化によりゲート電極の長さが短くて済むため、ＬＤＭＯＳを用いる場合と比べてゲート抵抗が低くなり、ゲート抵抗による高周波特性の劣化が小さくできる。また電気リレーとして用いることができれば、適用装置の小型化が図れる。

しかし、このような適用装置をＶＤＭＯＳで構成することを考えた場合、ドレイン電極が半導体チップの裏面にあるために、一般的にドレイン領域を選択的に形成することができない。そのため、複数のＶＤＭＯＳを１つのチップの上に配置して、それぞれのＶＤＭＯＳに対応したドレイン電極を設けることは不可能であり、高周波ＲＦアンプや電気リレーにＶＤＭＯＳを適用することは困難であった。

高周波ＲＦアンプや電気リレーの小型化を実現するためには、従来のような、チップ表面に選択的に形成されたソース電極とゲート電極、チップの裏面に全体的に形成されたドレイン電極というＶＤＭＯＳの構造ではなく、チップ表面に選択的に形成されたドレイン電極とゲート電極、チップの裏面に全体的に形成されたソース電極という構造を採用しなければならない。以下、このような構造のＶＤＭＯＳを、バックソース型ＶＤＭＯＳと呼ぶことにする。バックソース型ＶＤＭＯＳの構造は、過去にいくつかの提案がなされている。

例えば図７−１、図７−２および図７−３に示す特許文献１には、以下の構造が開示されている。図７−１はバックソース型ＶＤＭＯＳの活性部に相当する断面図であり、ソース電極５およびｎ⁺ソース領域４が、半導体チップの裏面側（紙面の下側）に形成され、ドレイン電極９およびｎ⁺ドレイン領域８が同チップの表側に形成されている。前記ｎ⁺ソース領域４に接するようにｐベース領域２８が形成され、さらにｐ^-ベース領域２９が前記ｐベース領域２８に接するように形成されている。トレンチゲート１がゲート酸化膜３を介してトレンチの底部に設けられ、該トレンチ上部はＰＳＧ膜３０が埋め込まれている。該ＰＳＧ膜に対峙するトレンチ側壁にはｎ^-ドリフト領域６が、ゲート電極１に対して自己整合的に形成されている。よって該ゲート電極１とｎ^-ドリフト領域６は重ならず、ゲート・ドレイン間容量が小さくなる。さらに図７−２はドレイン電極９とベース・ソース短絡部３１を示す平面図であるが、該活性部のドレイン電極９から離れて、ベース・ソース短絡部３１が配置されている。このベース・ソース短絡部３１の断面図を図７−３に示す。チップ表面から前記ｎ⁺ソース領域４に達する溝が設けられ、該溝の内部には導電体を用いてベース・ソース短絡線３４が埋め込まれている。従ってｐ^-ベース領域２９、ｐベース領域２８およびｎ⁺ソース領域４が、該ベース・ソース短絡線３４によって短絡している。

図８に示す特許文献２には、ゲート電極１０４の形成されたトレンチ１００とは別に、底部にてソース領域９２とベース領域９５を電気的に接続する金属電極１１０が埋め込まれるトレンチ１０８を設けた断面構造が示されている。この電極１１０は、チップ表面の全体にわたって形成されているドリフト領域と接触しないようにトレンチ１０８の底部にのみ配置されており、トレンチ１０８の上部の残りの部分には絶縁体１１２が設けられている。また、ｎ型ドリフト領域９６はｐ型ベース領域９５の上に積層されている。

図９に示す特許文献３には、以下の断面構造が開示されている。チップ上面にドレイン電極７５およびチップ下面にソース電極７６が形成されている。ｎ⁺ソース領域５０の上にｐベース領域５１が形成され、さらに前記ｐベース領域５１の上にはｎドリフト領域が形成されている。該ｎドリフト領域の上にｎ⁺ドレイン領域５２が形成され、前記ドレイン電極７５と接している。チップ上面には、ゲート電極６７用のトレンチ６０と６２およびベース・ソース短絡用のトレンチ６１が形成されている。ゲート電極６７の上部にあたるトレンチ内部は、前記ｎドリフト領域に接しており、且つ酸化膜６９が埋め込まれている。一方ベース・ソース短絡用のトレンチ６１の底部には、前記ｎ⁺ソース領域５０と前記ｐベース領域５１を短絡するように導電層７１が設けられており、前記導電層７１は前記ｐベース領域５１内の高さまで形成されている。前記導電層７１の上部には、絶縁用酸化膜７２がチップ上面まで埋め込まれている。

特開２００３−５１５９８号公報 特開平４−２１２４６９号公報 米国特許第７３２３７４５号明細書

一般にＭＯＳＦＥＴのベース領域とソース領域の短絡部は、ＭＯＳＦＥＴに寄生するドレイン領域‐ベース領域‐ソース領域のバイポーラトランジスタ（以下、寄生ＢＪＴ）が動作しないようにするために設けられる。ＭＯＳＦＥＴがターンオフする際には、空間電荷領域がベース領域‐ソース領域間のｐｎ接合から広がるため、変位電流となる正孔がソース電極に向かってｐ型ベース領域内を流れる。このときベース領域とソース領域が短絡していなければ、正孔は全てｎ型のソース領域に注入されるため、電子もｐ型のベース領域に注入される。ベース領域‐ドリフト領域間のｐｎ接合は常に逆バイアス状態であるため、ｐ型のベース領域に注入された電子は濃度が減衰しつつも、その一部は前記ベース領域‐ドリフト領域間のｐｎ接合に形成された空間電荷領域に流れ込み、加速される。つまりＭＯＳゲートを通過せずにドリフト領域に電子が流入するため、ゲート制御性が失われ、ラッチアップ状態となる。このラッチアップ状態の発生を防ぐために、ベース領域とソース領域が短絡される。

しかしながら特許文献１に示された構造の場合、ベース領域とソース領域は、活性領域（ＭＯＳＦＥＴが形成されている領域であり、図７−２のドレイン電極９を透視したチップ内の領域）とは離れた領域３１にて短絡されている。そのためターンオフ時に、該活性部において該短絡部３１から最も遠いＭＯＳＦＥＴの単位胞から流れる正孔は、該短絡部３１に向かってｐベース領域２８の中を、極めて長い距離にわたって移動する。このとき、前記ｐベース領域２８の抵抗により前記正孔の流れる経路に電圧降下が生じる。この電圧降下が、ベース領域とソース領域間のｐｎ接合のビルトイン電圧を超えたとき、前述のラッチアップが発生する。すなわち、図７−２のように活性部から離れた部分でベース領域とソース領域が短絡する場合、その距離が長いと短絡の効果が無くなり、ターンオフ時の寄生ＢＪＴのラッチアップが容易に発生してしまう。

一方、特許文献２および３に示された構造は、ｎ型ドリフト領域がｐ型ベース領域の上に、チップ全面にわたって積層された構成である。そのためベース・ソース短絡用のトレンチ内部では、短絡用の導電体（アルミニウム等の金属）を堆積後に、ｎ型ドリフト領域の厚さにわたって深く該導電体をエッチバックする必要がある。また、該導電体はｎ型ドリフト領域に接してはならない。なぜなら、該ドリフト領域を介してｎ型ソース領域とｎ型ドレイン領域を短絡することになるからである。そのために、該短絡用導電体の上面は、ｎ型ソース領域とｐ型ベース領域とのｐｎ接合の高さよりも高く、且つ該ベース領域とｎ型ドリフト領域とのｐｎ接合の高さよりも下に設定されなければならない。さらに、ゲートがオフのときには、ｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合から該ｐ型ベース領域内部に広がる空乏層は、前記短絡用導電体に接してはならない。したがって該短絡用導電体の上面は、単にｐ型ベース領域の中にあればよいのではなく、上記空乏層の下端よりも該導電体の上面の方が低くならないといけない。よって、このような狭い範囲に該導電体の上面がくるように、前記金属のエッチバックを行わなければならない。もしチップの一部でわずかにエッチバック不良が発生すれば、ｎ型ドリフト領域とｎ型ソース領域が短絡され、ドレイン電極とソース電極間の耐圧不良となる。したがって前記短絡用トレンチ内の導電体を形成するのは非常に複雑なものとなり、深いエッチバックを必要とする前記短絡用トレンチの形成は、極めて困難である。また該導電体とドレイン電極を絶縁するための絶縁体についても、チップ上面から深くエッチバックされた導電体の上面まで、埋め込みをしなければならず、より一層製造が複雑となる。

本発明は以上の事情を鑑みてなされるもので、上述の課題の少なくとも一つを解決し、低損失で高周波動作の可能なバックソース型の半導体装置およびその製造方法を提供する。

前記の目的を達成するため、本発明の構成は、以下のようになる。
（１）
第１導電型ソース領域と、
前記ソース領域の下面と接続するソース電極と、
前記ソース領域の上面に隣接して設けられた第２導電型第１ベース領域と、
前記第１ベース領域の上面に隣接して設けられ、前記第１ベース領域よりも低濃度の第２導電型第２ベース領域と、
前記第２ベース領域の上面から該第２ベース領域および前記第１ベース領域を貫通し前記ソース領域内部に達する第１のトレンチと、
前記第１のトレンチの内側に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜の内部にゲート電極が設けられ、該ゲート電極の上端部は前記第２ベース領域の内部にかかるような高さであり、
前記第１のトレンチの側壁と前記第２ベース領域の間に第１導電型ドリフト領域が設けられていて、該ドリフト領域の下端は前記ゲート電極の上端部よりも下部にかかり、
前記ゲート電極の上部に絶縁体が設けられていて、
前記第１のトレンチの側壁部分と前記ドリフト領域の間に前記ドリフト領域よりも高濃度の第１導電型ドレイン領域が形成されていて、該ドレイン領域の下端はトレンチ内の前記絶縁体の上端部よりも下部にかかり、
前記第２ベース領域の上面に設けられた第１の絶縁膜と、
前記第１のトレンチに並設され、前記第２ベース領域の上面から前記第２ベース領域と前記第１ベース領域を貫通して前記ソース領域内部に達し、且つ前記ドリフト領域とは離間する第２のトレンチと、
前記第２のトレンチの内部にて前記第１ベース領域と前記第２ベース領域の両方もしくはどちらか一方と前記ソース領域とを接続している導電体と、
前記導電体の上部に設けられている第２の絶縁膜と、
前記ドレイン領域と接し、前記第１絶縁膜の上面にかかるドレイン電極とを備えることとする。
（２）上記（１）に記載の半導体装置において、前記ドレイン領域内の前記第１のトレンチの側壁部分に第２導電型コレクタ領域が形成されていると良い。
（３）上記（１）または（２）に記載の半導体装置において、前記ドリフト領域の拡散方向の積分濃度が８．０×１０¹¹／ｃｍ²以上１．２×１０¹²／ｃｍ²以下であると良い。
（４）上記（１）乃至（３）のいずれかに記載の半導体装置において、前記ドリフト領域の下端から前記ソース領域に向かって前記第１および第２ベース領域の積分濃度が１．２×１０¹²／ｃｍ²以上１．０×１０¹⁴／ｃｍ²以下であると良い。
（５）上記（１）乃至（４）のいずれかに記載の半導体装置において、前記第２ベース領域は、前記第２ベース領域の上面から前記ソース領域に向かって濃度が増加しているとよい。
（６）上記（１）乃至（５）のいずれかに記載の半導体装置において、前記第１のトレンチがハニカム構造に配置されているとよい。
（７）上記（１）乃至（６）のいずれかに記載の半導体装置において、前記第２のトレンチの底部および前記ソース領域の上面に隣接して、前記第１ベース領域もしくは第２ベース領域よりも高濃度の第２導電型コンタクト領域が形成されているとよい。

（８）上記（１）または（２）に記載の半導体装置において、前記第１ベース領域を前記第２のトレンチの側壁部分全体に形成し、前記第２のトレンチの側壁部分の前記第１ベース領域と前記ドリフト領域との間の距離をｄ₁、前記ソース領域の上面と接する前記第１ベース領域と前記ドリフト領域との間の距離をｄ₂としたとき、ｄ₁よりもｄ₂を長くするとよい。

（９）上記（１）または（２）に記載の半導体装置において、前記ソース領域の下面と接続するソース電極に替えて半導体基板上の絶縁体とし、前記第２のトレンチ内部の導電体をソース電極に接続するとよい。
（１０）上記（１）に記載の半導体装置において、前記第１のトレンチの側壁部分において、前記ドリフト領域内で前記ドレイン領域に接する第２導電型領域を設け、該第２導電型領域がグランド電位に接続されるとよい。

本発明の構造によれば、ドリフト領域とは離間する短絡用トレンチをゲート用トレンチと並設させることで、ＶＤＭＯＳのターンオフ時に正孔がｐ型ベース領域を流れるときの電圧降下が十分小さくなる。よって、寄生ＢＪＴのラッチアップを抑えることができる。また、ｎ型ドリフト領域を前記ゲート用トレンチの側壁に形成することで、前記ｎ型ドリフト領域の層をウェハーもしくはチップの全面に形成する必要が無い。その結果、短絡用トレンチ内部の導電体を深くエッチバックする必要が無くなる。しかも従来の構造における、該導電体の上面の高さに関する厳しい制約は、本発明の構造では必要としない。つまり、短絡用トレンチの側壁にて、該導電体を介してｎ型ソース領域とｐ型ベース領域が短絡されてさえいればよく、且つ該導電体がチップ上面部に形成されたドレイン電極に接していなければよい。その結果、製造が格段に容易となる。

この発明の実施例１にかかる半導体装置の要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例２にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例３にかかる半導体装置の要部断面図である。 この発明の実施例４にかかる半導体装置の要部断面図である。 この発明の実施例４にかかる半導体装置の要部平面図である。 この発明の実施例５にかかる半導体装置の要部断面図である。 この発明の実施例６にかかる半導体装置の要部断面図である。 従来例の半導体装置の要部断面図である。 従来例の半導体装置の要部平面図である。 従来例の半導体装置の要部断面図である。 従来例の半導体装置の要部断面図である。 従来例の半導体装置の要部断面図である。 この発明の実施例２にかかる半導体装置における要部断面部分の拡大図である。 従来例の半導体装置における要部断面部分の拡大図である。 この発明の実施例７にかかる半導体装置の要部断面図である。 この発明の実施例６にかかる半導体装置の要部平面図である。 この発明の実施例６の一部を変形した例における該部分の平面図である。 この発明の実施例６の一部を変形した例における要部平面図である。 この発明の実施例８にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例８にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施例８にかかる半導体装置の製造工程を示す要部断面図である。

発明の実施の形態を以下の実施例で説明する。以下、第１導電型をｎ型、第２導電型をｐ型として説明するが、ｎ型とｐ型を入れ替えても本発明は同様に実現できる。

図１は、本発明のバックソース型ＶＤＭＯＳの実施例１における要部断面図である。１．０Ｅ１８ ａｔｏｍｓ／ｃｍ³以上の高濃度ｎ型基板からなるｎ⁺ソース領域４が設けられており、前記ｎ⁺ソース領域４の下面はソース電極５と接続している。ここで１．０Ｅ１８とは、１．０×１０¹⁸を意味する。前記ｎ⁺ソース領域４の上面に隣接するように、第１ｐ⁺ベース領域２ａが設けられている。前記第１ｐ⁺ベース領域２ａの上面には、前記第１ｐ⁺ベース領域２ａよりも低濃度の第２ｐ^-ベース領域２ｂが隣接して設けられている。前記第２ｐ^-ベース領域２ｂの上面から前記ｎ⁺ソース領域４まで貫通するように、第１のトレンチが紙面に対して垂直の方向にストライプ状に設けられ、前記第１のトレンチの内側にはゲート絶縁膜３が形成されている。前記ゲート絶縁膜３の内部にはポリシリコン等の導電体からなるゲート電極１が設けられている。該ゲート電極１の上端部は、前記第２ｐ^-ベース領域２ｂの内部にかかる高さに配置されている。前記第１のトレンチの側壁部分には、ｎドリフト領域６が形成されている。前記ｎドリフト領域６の下端は、前記第２ｐ^-ベース領域２ｂの上面から、前記ゲート電極の上端部よりも低い位置にかかる構成であり、且つ前記第１ｐ⁺ベース領域２ａからは離間している。前記ゲート電極１の上部には絶縁体７が設けられている。さらに、前記第１のトレンチの側壁部分と前記ｎドリフト領域６に挟まれるようにｎ⁺ドレイン領域８が形成されている。該ｎ⁺ドレイン領域８の下端は、前記ｎドリフト領域６の下端よりも浅い。前記第２ｐ^-ベース領域２ｂの上面には、層間絶縁膜１０が設けられている。第２のトレンチが前記第１のトレンチに並設されており、該第２のトレンチは前記第２ｐ^-ベース領域２ｂの上面から前記第２ｐ^-ベース領域２ｂと前記第１ｐ⁺ベース領域２ａおよび前記ｎ⁺ソース領域４まで貫通し、且つ前記ｎドリフト領域６とは離間している。前記第２のトレンチの内部には、前記ｎ⁺ソース領域４と前記第１ｐ⁺ベース領域２ａおよび前記第２ｐ^-ベース領域２ｂに接続するように、導電体１２が埋め込まれている。そして前記導電体１２の上部には絶縁体７が設けられている。前記層間絶縁膜１０および前記絶縁体７の上面には、ドレイン電極９が形成されている。前記ドレイン電極９は、前記第１のトレンチの上部において前記ｎ⁺ドレイン領域８と接しており、且つ前記第２のトレンチの中に形成された導電体１２とは前記絶縁体７を介して離間している。

ＭＯＳゲートの反転層チャネルは、ゲート電極１の電位を制御することにより、第２ｐ^-ベース領域２ｂおよび第１ｐ⁺ベース領域２ａのトレンチ側壁にゲート酸化膜３を介して、ゲート電極１と対向するように形成される。この第１ｐ⁺ベース領域２ａの不純物濃度分布は、表面のドレイン電極９から裏面のソース電極５に向かう方向に従って、徐々に高くなっている。ｐ型のベース領域をこのような濃度分布にすることで、深さ方向に一様な濃度分布のｐ型ベース領域と比べて、チャネル抵抗が小さくなる。その結果、ＶＤＭＯＳのトランスコンダクタンスを高くすることができるので、オン抵抗を小さくすることができる。ＭＯＳゲートの閾値は第１ｐ⁺ベース領域２ａのネットドーピング濃度が最大となる点で決まる。また、第２ｐ^-ベース領域２ｂおよび第１ｐ⁺ベース領域２ａの濃度をｎドリフト領域６の下端からｎ⁺ソース領域４に向かう深さ方向にわたって積分したときの積分濃度の値（ガンメル指数とも呼ぶ）は、オフ時に第２ｐ^-ベース領域２ｂおよび第１ｐ⁺ベース領域２ａの内部を広がる空乏層がｎ⁺ソ−ス領域４にパンチスルーしない値（１．２Ｅ１２ ａｔｏｍｓ／ｃｍ²以上）に設定する。一方前記ＭＯＳゲートの閾値が高くなりすぎるとトランスコンダクタンスが低くなってしまうので注意が必要である。例えばゲート駆動電圧を±１５Ｖとする場合、ＭＯＳゲートの閾値は５〜７Ｖにするとよく、この場合第１ｐ⁺ベース領域２ａの最大ネットドーピング濃度は２．０Ｅ１６ ａｔｏｍｓ／ｃｍ³程度がよい。このとき、第２ｐ^-ベース領域２ｂおよび第１ｐ⁺ベース領域２ａについて、ｎドリフト領域６の下端からｎ⁺ソース領域４上面までの長さをおよそ２μｍとすれば、前記積分濃度の値は１．０Ｅ１４ ａｔｏｍｓ／ｃｍ²となるから、この値を超えないようにすればよい。

また、第２ｐ^-ベース領域２ｂの不純物濃度は十分低いため、低濃度のｎドリフト領域６の濃度分布制御も容易にできる。ここで、第１ｐ⁺ベース領域２ａと第２ｐ^-ベース領域２ｂは、一続きの領域（つまり一つのｐベース領域）でも構わなく、そのときの上述の積分濃度が上記値を満たしていればよい。

ｎドリフト領域６は、第１のトレンチの側壁から横方向に拡散するように設けられている。後述するようにｎドリフト領域６は、例えばポリシリコンによるゲート電極１のエッチバック後にイオン注入をするため、このｎドリフト領域６の下端は、前記ゲート電極１の上面に対して自己整合となる。よって、ｎドリフト領域６とポリシリコン（ゲート電極１）の両者が重なる部分の面積を十分小さくすることができるので、ゲート・ドレイン間容量（Ｃｇｄ）を小さくできる。またｎドリフト領域６の拡散深さ方向（紙面上の左右の方向）の不純物濃度の積分値が８．０Ｅ１１／ｃｍ²以上１．２Ｅ１２／ｃｍ²以下、望ましくは１．０Ｅ１２／ｃｍ²であれば、いわゆるＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ、リサーフ）効果により、ｎドリフト領域６の単位体積あたりの不純物濃度を高くすることができ、ｎドリフト領域６の抵抗（ドリフト抵抗）を低くしつつ、同領域６の深さ方向の長さも小さくできるので、低いオン抵抗と高い耐圧の双方の両立を実現することができる。ここで該不純物濃度の積分値が８．０Ｅ１１／ｃｍ²以下の場合、ｎドリフト領域６の濃度がおよそ１．０Ｅ１５／ｃｍ³よりも小さい値となり、オン抵抗の低減効果がほとんど無くなってしまう。また同じく該不純物濃度の積分値が１．２Ｅ１２／ｃｍ²以上では、オフ時にｎドリフト領域６と第２ｐ^-ベース領域２ｂで形成される側壁に対し平行なｐｎ接合における電界強度で耐圧が決まるようになり、耐圧が激減する。よってｎドリフト領域６の拡散深さ方向の不純物濃度の積分値は、上述の８．０Ｅ１１／ｃｍ²以上１．２Ｅ１２／ｃｍ²以下が望ましい。

さらに実施例１では、ゲートがオフ状態において、該ｎドリフト領域６および第２ｐ^-ベース領域２ｂの内部に広がる空乏層の広がり方が、第１のトレンチの側壁近傍と第２ｐ^-ベース領域２ｂの上面（つまりチップ上面部）近傍とでは異なる。つまり、第１のトレンチの側壁近傍では、該側壁に対して垂直方向に広がる空乏層は、ｎドリフト領域６内部の方が第２ｐ^-ベース領域２ｂの内部よりも広く広がる。一方第２ｐ^-ベース領域２ｂの上面近傍では、該上面に対して平行に広がる空乏層は、第２ｐ^-ベース領域２ｂの内部の方がｎドリフト領域６内部よりも広く広がる。理由は、前記ｎドリフト領域６について、ゲート電極１の上面に対して自己整合となるように、且つ第１のトレンチの側壁から横方向に拡散するように形成したためである。その結果、第２ｐ^-ベース領域２ｂの上面では、印加された電圧は、ｎドリフト領域６ではなく第２ｐ^-ベース領域２ｂの空乏層でサポートできる。したがってｎドリフト領域６の濃度をさらに高くしても、高い耐圧を保持することが可能となり、且つｎドリフト領域６の濃度を高くできるから、オン抵抗も低減することができる。

ターンオフ時の寄生ＢＪＴのラッチアップを抑えるために、ｎ⁺ソース領域４は、第２のトレンチに充填された導電体１２にて、高い濃度の第１ｐ⁺ベース領域２ａおよび低濃度の第２ｐ^-ベース領域２ｂと電気的に短絡される。

ここで本発明の実施例１の特徴は、前記導電体１２が、実施例２において後述するように、第１トレンチのゲート電極１およびその上面に接する絶縁体７を形成した後に設けられることである。本来この短絡用導電体１２は、第１ｐ⁺ベース領域２ａまたは第２ｐ^-ベース領域２ｂの両方もしくはどちらか一方と、ｎ⁺ソース領域４とを短絡することが目的だから、トレンチ底部にあればよい。しかし従来のバックソース型ＶＤＭＯＳでは、ｐ型ベース領域の上面において、ｎドリフト領域６の層をチップもしくはウェハーの全面にわたり、耐圧保持に必要な分だけ厚く形成しなくてはならない。しかも前記短絡用導電体１２は、ｎドリフト領域６と接してはならない。なぜなら第２ｐ^-ベース領域２ｂとｎドリフト領域６間のｐｎ接合は、オフ時にドレイン−ソース間に印加される電源電圧を保持しなければならないからである。よって前記短絡用導電体１２の上面は、例えば図８の１１０もしくは図９の７１のように、ドリフト領域の下端よりも低くせねばならず、第２のトレンチ内に充填した導電体（金属）をその深さまでエッチバックしなければならない。

これに対して本発明の実施例１では、ｎドリフト領域６は前述のように第１のトレンチ側壁部に形成するので、従来型のようにｐ型ベース領域の上部全面にわたってｎドリフト領域６を形成する必要がなくなる。そのため、短絡用の第２のトレンチに充填する導電体１２は、ｎドリフト領域６と接することなく、層間絶縁膜７および１０にてドレイン電極９から離間することができる。以上から、大幅な工程数の削減をもって、短絡用の第２のトレンチを形成することが、本発明の構成の結果、可能となった。

また、第２のトレンチ内への導電体１２の形成には、さまざまな形態が可能になる。例えば、導電体１２はｎドリフト領域６と接することがないから、実施例２において後述するように、ゲート電極１の上部に形成されている絶縁体７に対して、前記導電体１２を該絶縁体７の上面と同じ高さまで充填することが可能である。この方法が、エッチバック量が少なくてよいので最も簡便に導電体１２を形成できる方法であり、図１に示した第２トレンチと導電体１２の構成となる。他にも、第２トレンチ内部の側壁に該第２トレンチの幅の半値よりも薄い厚さの金属（アルミニウム、窒化チタン、白金等）を形成し、残りの空隙を絶縁体もしくはポリシリコン（ドープされた導電性のものか、あるいはノンドープの高抵抗のもののどちらでもよい）で埋め込む方法による構成でも構わない。該金属は導電体１２として、第１ｐ⁺ベース領域２ａと第２ｐ^-ベース領域２ｂの両方もしくはどちらか一方とｎ⁺ソース領域４とを短絡する機能を担えばよいから、前記第２トレンチの上端まで形成されていても良いし、上端まで達していなくても構わない。また、導電体１２が第２トレンチの底部のみに埋め込まれ、第２トレンチ内部のほとんどが絶縁体７で満たされた形態でも構わない。いずれにしても、導電体１２を介して、第１ｐ⁺ベース領域２ａと第２ｐ^-ベース領域２ｂの両方もしくはどちらか一方と、ｎ⁺ソース領域４とが短絡されていれば良く、且つ導電体１２がチップ完成時にドレイン電極９に接していなければ良い。

また、第２のトレンチは、導電体１２が充填できる幅があればよいので、第１のトレンチよりも狭い幅とすることができ、結果としてチップ自体の小型化に貢献できる。

図２−１から図２−１５の各製造工程での断面図を用いて、実施例２の半導体装置の製造方法を説明する。実施例２の実施例１との相違点は、第１のトレンチ底部に厚い酸化膜１５を設けたことである。

（図２−１）半導体基板としてｎ⁺ソース領域４となるｎ型シリコン基板を用いる。シリコン基板４には、ＣＺウェハーもしくはＦＺウェハーといったバルク切り出しウェハーを用いる。ここで、前記ウェハー上面のＶＤＭＯＳを形成しない領域には、制御回路や受動素子が同一工程もしくは別工程にて形成される。前記ウェハー上面に、第１ｐ⁺ベース領域２ａと、続いて第２ｐ^-ベース領域２ｂを、エピタキシャル成長により形成する。このとき第１ｐ⁺ベース領域２ａの不純物ドーピング濃度の分布は一様でも構わないが、前述のように第２ｐ^-ベース領域２ｂの上面からｎ⁺ソース領域４に向かって徐々に増加するような分布であるとよい。

（図２−２）次にウェハー表面（第２ｐ^-ベース領域２ｂの上面）に熱酸化膜１０を形成する。その後パターニングを行い、前記熱酸化膜１０の一部を開口する。続いて、シリコンの異方性エッチングを行い、前記開口部に第１のトレンチ１４を形成する。その後周知の犠牲酸化等を行い、トレンチ１４の側壁に残留しているエッチングダメージを除去する。前記第１のトレンチ１４の深さは、第１のトレンチ１４の底部がｎ⁺ソース領域４の内部に至るように設定する。

（図２−３）次にトレンチ１４の底部にのみ厚い酸化膜１５を形成する。この厚い酸化膜１５は、周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）による熱酸化膜でもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜された酸化膜でもよい。このような厚い酸化膜を形成することにより、ゲート・ソース間容量Ｃｇｓを小さくできる。その後、トレンチの内壁の全体にわたってゲート酸化膜３が形成される。このゲート酸化膜についても、熱酸化膜でもよいし、堆積による膜でもかまわない。

（図２−４）次にトレンチ１４内にゲート電極１となるポリシリコン１６を堆積し、トレンチ１４の内部をポリシリコン１６にて埋め込む。
（図２−５）続いてトレンチ１４内のポリシリコン１６を、所望の深さとなるまでエッチバックする。この深さは、後に形成するｎドリフト領域６の深さ程度となる。このとき、ウェハー表面に堆積していたポリシリコンは除去される。

（図２−６）次にｎドリフト領域６を、第１のトレンチ内壁にあるポリシリコンのゲート電極１に対して自己整合となるように形成する。具体的には以下のように形成する。表面から第１のトレンチの内壁に対して角度を持たせて、リン等のイオン注入３６を行う。この段階で、第１のトレンチの側壁部分の表面側（紙面上側）から、同部分のポリシリコンが埋め込まれているゲート電極１の上面までの範囲にリンイオンが注入される。イオン注入時の加速エネルギーは、注入されたリンイオンがゲート酸化膜３を突き抜けて、熱酸化膜１内でとまる程度の値とする。そして、例えば１０００℃〜１０５０℃程度の温度、および数秒〜３０分程度の時間で熱処理を行うことで、ｎドリフト領域６が形成される。図１０−１に、実施例２の第１のトレンチの部分断面を拡大して表示する。ただし、第１ｐ⁺ベース領域２ａとｎ⁺ソース領域４については記載を省略している。このように処理をすることで、ｎドリフト領域６において、ウェハー表面に平行な向きの幅は、前記イオン注入３６と熱処理によるリンの拡散深さとなり、０．５〜１．０μｍ程度となる。その結果、ｎドリフト領域６の下端が第１のトレンチ内のポリシリコン（ゲート電極１）の深さに達して且つ重なる部分（図１０−１における重なり部分３７）の深さは、ｎドリフト領域６の横方向拡散（チップの表面から裏面に向かう方向）の拡散深さ以下であり、前記リンの拡散深さの８０％程度（０．４〜０．８μｍ）となる。

また図１０−２（ａ）は、従来例のトレンチ１４を拡大した断面図である。さらに図１０−２（ｂ）では、同図（ａ）に対応した深さ方向のネットドーピング濃度分布を示している。例えばこの従来例のように、表面からのイオン注入および熱拡散もしくはエピタキシャル成長法を用いてｎドリフト領域６を形成する場合、ｎドリフト領域６の下端が前記トレンチ１４のポリシリコン（ゲート電極１）の深さに達して、さらに前記ポリシリコンの上端と重なる部分３７ができるようにする。このとき、ｎドリフト領域６に向かって低い抵抗で第１ｐベース領域２ｂのトレンチ側壁に形成される反転層チャネルから電子が供給されるには、前記重なり部分３７の最大のネットドーピング濃度は、例えば１．０Ｅ１４／ｃｍ³以上の濃度が必要となる。ｎドリフト領域６は、例えば濃度が５．０Ｅ１４／ｃｍ³で拡散深さを２μｍとすると、前記第１のトレンチ１４の前記ポリシリコンの深さに達して重なる部分３７は、余裕を見て１．０〜１．５μｍ程度の深さが必要となり、図１０−１に示す場合に比べて重なり部分３７は長くせざるを得ない。したがって、実施例２の場合、重なり部分３７の長さ（チップでは面積）は、従来の構造に比べて、５０％前後まで小さくすることができる。その結果、ゲート・ドレイン間容量（Ｃｇｄ）を５０％程度小さくできる。

（図２−７）続いて絶縁体となる材料、例えばＢＰＳＧ膜を、ポリシリコン（ゲート電極１）の上部の空隙が埋まるように堆積する。
（図２−８）その後、レジストを塗布し、層間絶縁膜１０にレジストが残るように露光・現像によりパターニングし、絶縁体７をエッチングする。ここで、エッチングによる絶縁膜上端面の仕上がり深さは概ね、後に形成するｎ⁺ドレイン領域８の下端の深さとなる。そしてレジストを除去する。

（図２−９）次にｎ⁺ドレイン領域８を、前述の絶縁体７の上面に対して自己整合となるように形成する。具体的には以下のように形成する。表面から第１のトレンチの内壁に対して角度を持たせて、リン等のイオン注入３６を行う。この段階で、第１のトレンチの側壁部分の表面側（紙面上側）から、前述の絶縁体７の上面までの範囲にリンイオンが注入される。そして、例えば９５０℃〜１０００℃程度の温度、および数秒〜３０分程度の時間で熱処理を行うことで、前記ｎ⁺ドレイン領域８が形成される。

（図２−１０）次に第２ｐ^-ベース領域２ｂの上面にある熱酸化膜１０に対してパターニングを行い、エッチングにより前記熱酸化膜１０の一部に開口部２６を形成する。
（図２−１１）続いて、シリコンの異方性エッチングを行い、前記開口部２６に第２のトレンチ３５を形成する。その後周知の犠牲酸化もしくは９００℃〜１０００℃程度の熱処理を行い、第２のトレンチ３５の側壁に残留しているエッチングダメージを除去してもよい。前記第２のトレンチ３５の深さは、同トレンチの底部がｎ⁺ソース領域４の内部に至るように設定する。

（図２−１２）続いて、導電体１２（例えばアルミニウムもしくはその合金、窒化チタンもしくは白金等の高融点金属、あるいは高濃度のｎ型もしくはｐ型にドープされたポリシリコン）を第２のトレンチ３５に充填させる。

（図２−１３）続いて、前記導電体１２をエッチバックする。このときのエッチバック量は、導電体１２が第１のトレンチ１４内にある絶縁体７の上面および熱酸化膜１０の表面に残らない程度であればよい。

（図２−１４）次にウェハー表面に、層間絶縁膜として、例えばシリコン窒化膜７を堆積し、第２トレンチ３５の上部のみに前記シリコン窒化膜７が残るように、パターニングによりシリコン窒化膜７をエッチングする。そしてウェハー表面にアルミニウムを主成分とする導電体を堆積し、パターニングおよびエッチングによりドレイン電極９を形成する。
（図２−１５）最後にウェハーの裏面にあたるｎ⁺ソース領域４の下面に、アルミニウム、チタン、ニッケル、金などの堆積によりソース電極５を形成する。

図３は、本発明の実施例３の半導体装置を示す断面図である。実施例１との相違点は、ｎドリフト領域６内部において、第１のトレンチの側壁側に、グランド電位に接続されたｐ型領域１１が配置されていることである。このｐ型領域１１をグランド電位に接続するためには、トレンチ内のゲート電極１上に絶縁物７を介してグランドに接続された導電体１２が配置され、この導電体１２とｐ型領域１１を接続する。導電体１２の上には、ドレイン電極９とこの導電体１２を絶縁するための絶縁体７が配置される。このｐ型領域１１があることによって、電圧保持時に空乏層がｎドリフト領域６に対して２方向から広がることになる。つまり、ｎドリフト領域６と第１ｐベース領域２ｂで形成されるｐｎ接合と、ｎドリフト領域６と前記ｐ型領域１１で形成されるｐｎ接合の２つの接合から空乏層が広がる。この両方のｐｎ接合におけるＲＥＳＵＲＦ効果により、ｎドリフト領域６の不純物濃度をさらに高濃度にすることができ、オン抵抗の一層の低減を得る。これは一般にダブルＲＥＳＵＲＦ構造といわれている。

図４−１は、本発明の実施例４の半導体装置を示す断面図である。実施例４のバックソース型ＶＤＭＯＳの実施例１との相違点は、実施例４が半導体基板１９上に絶縁体１８を備えたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の上面にソース領域が形成されていることである。この場合、ソース電極用の端子（ソースパッド）はチップの表面に形成する。図４−２は、実施例４の半導体装置をチップ上面から見たときの平面図である。図４−２の中に記載されている位置Ａ₁から位置Ａ₂までの線に沿って切り出したときの断面図が、図４−１に対応している。ドレインパッド２２の部分は、図４−１のＶＤＭＯＳ部に相当する。該ＶＤＭＯＳ部の上面に形成されたアルミニウム等のドレイン電極９が、ドレインパッド２２とつながっている。ゲートパッド２１はアルミニウム等の導電体で構成されており、前記のポリシリコン等により形成されたゲート電極１と、前記第１のトレンチの端部にて接続している。ソースパッド２３も同様にアルミニウム等の導電体で構成されている。ＶＤＭＯＳ部のソース電極は、前記第２のトレンチに充填されたアルミニウム等の導電体が、該第２のトレンチ３５の端部（ゲートパッド２１とは反対側）にて、前記ソースパッド２３の導電体と接続されている。図４−２に記載されたＶＤＭＯＳを一式として、該ＶＤＭＯＳ部を前記ＳＯＩ基板上にいくつか配置し、それぞれの該ＶＤＭＯＳ領域を公知の誘電体分離もしくは接合分離等で絶縁する。こうすることで、ソース電極４の電位が相対的に高くなるような状態、いわゆるハイサイドでもＶＤＭＯＳを使用することが可能となる。

図５は、本発明の実施例５の半導体装置を示す断面図である。実施例１との相違点は、第１ｐ⁺ベース領域２ａが、ｎ⁺ソース領域４の上面の他に、第２のトレンチの側壁に沿って形成されていることである。前記第２のトレンチの側壁部分の第１ｐ⁺ベース領域２ａとｎドリフト領域６までの間隔をｄ₁、ｎ⁺ソース領域４の上面と接する第１ｐ⁺ベース領域２ａとドリフト領域までの間隔をｄ₂としたとき、ｄ₁よりもｄ₂を長くする。よって、耐圧に相当する電圧がドレイン−ソース電極間に印加されたときに発生するアバランシェ降伏が、ｄ₁の方向に広がった空乏層から先に生じる。アバランシェ電圧降伏のときにインパクトイオン化によって生じたホールは、第２のトレンチ側壁部分の第１ｐ⁺ベース領域２ａを介して第２のトレンチ内部に形成された導電体１２に流れこむ。したがって、第１ｐ⁺ベース領域２ａとｎ⁺ソース領域４で形成されるｐｎ接合の周辺にはアバランシェ降伏によってホールは発生しない。すなわち、このようにｄ₁よりもｄ₂を長く設定することで、アバランシェ降伏により発生したホール電流による、低濃度の第２ｐ^-ベース領域を含む寄生ＢＪＴ部分でラッチアップの発生を抑えることが可能となる。

さらに、第２のトレンチの側壁の第１ｐ⁺ベース領域２ａがあることで、オフ状態で第２ｐ^-ベース領域２ｂ内を広がる空乏層が第２のトレンチ内に形成された導電体１２に達するパンチスルー状態を防ぐことができる。その結果、第１のトレンチと第２のトレンチ間の距離を狭くすることが可能となり、単位胞（チップ上面における繰り返しパターンの基本要素）のピッチを小さくすることができるので、オン抵抗がさらに低減できる。

図１２−１に、実施例６に関する上部平面図を示す。実施例１との相違点は、第１のトレンチ１４および第２のトレンチ３５のチップ上面における分布形態が、ストライプ状ではなく、ドットパターン状となっていることである。この図１２中における位置Ａ１からＡ２にわたって断面を切ったときの断面図が、図６に相当する。例えば第１のトレンチ１４をこの図１２−１のように円形とするか、もしくは図１２−２のように多角形もしくは円形のリング状（あるいはドーナッツ状ともいう）の形状とし、第２のトレンチ３５を円形として、上記第１のトレンチおよび第２のトレンチを、チップ上面に三角格子状に配置する。図１２−１における単位胞は、該図中の太い破線で囲む部分２７である。この図１２−１のように単位胞を配置すると、単位胞２７における第２のトレンチの面積の割合は１０％以下となり、ラッチアップ耐量を損なわずに、極めて低いオン抵抗を達成することが可能となる。また図１３のように、第１のトレンチの配置形状をハニカム構造にすることで、図１２−１の構造に必要なチップ上面のゲートランナーを配置する必要がなくなる。つまり図１２−１では、各々の第１のトレンチに埋め込んでいるゲート電極１を該第１のトレンチ間でつないで、例えば図４−２に示すようなゲートパッドに接続する場合には、チップ上面に別途ポリシリコン層を形成してそれぞれの第１のトレンチ内のゲート電極１を相互につなぐ構造、いわゆるゲートランナーが必要となる。しかし図１３に示すように第１のトレンチの配置形状をハニカム構造にすれば、第１のトレンチおよびその内部のゲート電極１は、全てチップ上にてつながることができるので、前記ゲートランナーは不要となる。よって、より簡便な設計で図１２−１と同様の効果を奏することが可能である。また、実施例１と同様に、第２のトレンチの幅を第１のトレンチよりも狭くしても構わない。

図１１は、本発明の実施例７の半導体装置を示す断面図である。実施例１との相違点は、本実施例７がＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の構造を有することである。つまりドレイン電極９をコレクタ電極４１、ソース電極５をエミッタ電極４２およびｎ⁺ソース領域４をｎ⁺エミッタ領域４０と置き換えて、コレクタ電極４１とｎ⁺ドレイン領域８の間に該ｎ⁺ドレイン領域８よりも高濃度のｐ⁺コレクタ領域３８を設けて、該ｎ⁺ドレイン領域８をｎ⁺バッファ領域３９とする。このｐ⁺コレクタ領域３８を設けることで、周知のＩＧＢＴと同じ動作原理により、ゲート電極１がオンのときにｐ⁺コレクタ領域３８から少数キャリアであるホールがｎドリフト領域６に注入されるので、伝導度が変調してさらに低いオン抵抗（ＩＧＢＴとしてはオン電圧）を達成することが可能となる。さらにｎ⁺バッファ領域３９の一部をコレクタ電極４１と短絡させれば、逆導通ＩＧＢＴとすることも可能である。

図１４−１、図１４−２および図１４−３は、本発明の実施例８の半導体装置、および該実施例８の製造工程において前記実施例２の製造工程と異なる部分の工程を示す断面図である。実施例２との相違点は、第２のトレンチ３５のトレンチエッチングを２回に分けて、１回目のエッチングと２回目のエッチングの間に、第２トレンチ３５の底部にボロン（Ｂ⁺もしくはＢＦ₂ ⁺）をイオン注入しアニールを行う（図１４−１）ことで、第２トレンチ３５の底部近傍にｐ⁺コンタクト領域４４を形成することである。実施例１にて述べたように、第１ｐ⁺ベース領域２ａもしくは第２ｐ^-ベース領域２ｂの積分濃度および最大濃度には上限がある。そのため、第１ｐ⁺ベース領域２ａもしくは第２ｐ^-ベース領域２ｂとｎ⁺ソース領域４を第２トレンチ内の導電体１２によって短絡する際に、導電体１２とのコンタクト抵抗が高めになる場合がある。そこで、第１ｐ⁺ベース領域２ａもしくは第２ｐ^-ベース領域２ｂよりも高濃度のｐ⁺コンタクト領域４４を、第２のトレンチの底部よりも浅くなる程度に形成する。工程としては、まず１回目の第２のトレンチ３５のトレンチエッチングをｎ⁺ソース領域４の若干上部で止める。そしてボロン（Ｂ⁺もしくはＢＦ₂ ⁺）を傾斜角０度にてイオン注入しアニールを行い、ｐ⁺コンタクト領域４４を形成する（図１４−１）。ここで注入角に傾斜をつけると、既に形成したｎ⁺ドレイン領域８にボロンが注入されて、ｎ⁺ドレイン領域８が補償されてしまうので注意が必要である。その後、再度第２のトレンチ３５のトレンチエッチングを行い、第２のトレンチ３５の底部がｎ⁺ソース領域４に達し、且つｐ⁺コンタクト領域４４よりも深くなるようにエッチングする（図１４−２）。後は実施例２と同じ工程を行い、ＶＤＭＯＳを完成させる（図１４−３）。このようにｐ⁺コンタクト領域４４を形成することで、ＭＯＳゲートの閾値を増加させることなく、該コンタクト抵抗を十分低くすることが可能になる。

またこの構成を実施例７のＩＧＢＴに適用してもよい。ＩＧＢＴの場合は、ターンオフ時に多数キャリアとしてのホールが第１ｐ⁺ベース領域２ａもしくは第２ｐ^-ベース領域２ｂを流れる。このときのホール電流は、ＭＯＳＦＥＴのターンオフ時における変位電流よりも数倍以上大きく、周知の寄生サイリスタのラッチアップが容易に発生する可能性がある。そこで上記のようなｐ⁺コンタクト領域４４を形成すれば、ホールの電流経路における電圧降下を小さくすることができるので、ラッチアップの抑制効果が顕著になる。

本発明の半導体装置であるバックソース型ＶＤＭＯＳＦＥＴを用いて、制御回路や受動素子と共に１つのチップ上に形成することにより、従来よりも小型で高効率のＲＦパワーアンプ向けＲＦＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、さらには電気リレーとして用いられるＭＯＳＦＥＴを複数個備え、かつ制御回路と共に１つのチップ上に形成したＩＣなどを提供することが可能となる。

１ ゲート電極
２ａ 第１ｐ⁺ベース領域
２ｂ 第２ｐ-ベース領域
３ ゲート酸化膜
４ ｎ⁺ソース領域
５ ソース電極
６ ｎドリフト領域
７ 絶縁体
８ ｎ⁺ドレイン領域
９ ドレイン電極
１０ 層間絶縁膜
１１ ｐ型領域
１２ 導電体
１４ 第１のトレンチ
１５ 厚い酸化膜
１６ ポリシリコン
２１ ゲート電極用パッド
２２ ドレイン電極用パッド
２３ ソース電極用パッド
２４ パッド開口部
２６ 開口部
２７ 単位胞
３５ 第２のトレンチ
３６ イオン注入
３７ 重なり部分
３８ ｐ⁺コレクタ領域
３９ ｎ⁺バッファ領域
４０ ｎ⁺エミッタ領域
４１ コレクタ電極
４２ エミッタ電極
４３ 三角格子線
４４ ｐ⁺コンタクト領域

Claims (10)

1. 第１導電型ソース領域と、
   前記ソース領域の下面と接続するソース電極と、
   前記ソース領域の上面に隣接して設けられた第２導電型第１ベース領域と、
   前記第１ベース領域の上面に隣接して設けられ、前記第１ベース領域よりも低濃度の第２導電型第２ベース領域と、
   前記第２ベース領域の上面から該第２ベース領域および前記第１ベース領域を貫通し前記ソース領域内部に達する第１のトレンチと、
   前記第１のトレンチの内側に設けられたゲート絶縁膜とを有し、
   前記ゲート絶縁膜の内部にゲート電極が設けられ、該ゲート電極の上端部は前記第２ベース領域の内部にかかるような高さであり、
   前記第１のトレンチの側壁と前記第２ベース領域の間に第１導電型ドリフト領域が設けられていて、該ドリフト領域の下端は前記ゲート電極の上端部よりも下部にかかり、
   前記ゲート電極の上部に絶縁体が設けられていて、
   前記第１のトレンチの側壁部分と前記ドリフト領域の間に前記ドリフト領域よりも高濃度の第１導電型ドレイン領域が形成されていて、該ドレイン領域の下端はトレンチ内の前記絶縁体の上端部よりも下部にかかり、
   前記第２ベース領域の上面に設けられた第１の絶縁膜と、
   前記第１のトレンチに並設され、前記第２ベース領域の上面から前記第２ベース領域と前記第１ベース領域を貫通して前記ソース領域内部に達し、且つ前記ドリフト領域とは離間する第２のトレンチと、
   前記第２のトレンチの内部にて前記第１ベース領域と前記第２ベース領域の両方もしくはどちらか一方と前記ソース領域とを接続している導電体と、
   前記導電体の上部に設けられている第２の絶縁膜と、
   前記ドレイン領域と接し、前記第１の絶縁膜の上面にかかるドレイン電極とを備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、前記ドレイン領域内の前記第１のトレンチの側壁部分に第２導電型コレクタ領域が形成されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、前記ドリフト領域の拡散方向の積分濃度が８．０×１０¹¹／ｃｍ²以上１．２×１０¹²／ｃｍ²以下であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか１項に記載の半導体装置において、前記ドリフト領域の下端から前記ソース領域に向かって前記第１および第２ベース領域の積分濃度が１．２×１０¹²／ｃｍ²以上１．０×１０¹⁴／ｃｍ²以下であることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
   前記第２ベース領域は、前記第２ベース領域の上面から前記ソース領域に向かって濃度が増加していることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか１項に記載の半導体装置において、
   前記第１のトレンチがハニカム構造に配置されていることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか１項に記載の半導体装置において、
   前記第２のトレンチの底部および前記ソース領域の上面に隣接して、前記第１ベース領域もしくは第２ベース領域よりも高濃度の第２導電型コンタクト領域が形成されていることを特徴とする半導体装置。
8. 請求項１または２に記載の半導体装置において、前記第１ベース領域を前記第２のトレンチの側壁部分全体に形成し、前記第２のトレンチの側壁部分の前記第１ベース領域と前記ドリフト領域との間の距離をｄ₁、前記ソース領域の上面と接する前記第１ベース領域と前記ドリフト領域との間の距離をｄ₂としたとき、ｄ₁よりもｄ₂を長くすることを特徴とする半導体装置。
9. 請求項１または２に記載の半導体装置において、前記ソース領域の下面と接続するソース電極に替えて半導体基板上の絶縁体とし、前記第２のトレンチ内部の導電体をソース電極に接続することを特徴とする半導体装置。
10. 請求項１に記載の半導体装置において、前記第１のトレンチの側壁部分において、前記ドリフト領域内で前記ドレイン領域に接する第２導電型領域を設け、該第２導電型領域がグランド電位に接続されることを特徴とする半導体装置。
    

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