CN113380889A - 半导体装置 - Google Patents

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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

一种能够降低电力损失的半导体装置。实施方式涉及的半导体装置具备第一电极、半导体层、第一导电部、第二导电部以及第二电极。半导体层包括与第一电极电连接的第一导电型的第一半导体区域、设置在第一半导体区域之上的第二导电型的第二半导体区域、以及设置在第二半导体区域之上的第一导电型的第三半导体区域。第一导电部包括经由第一绝缘部设置在第一半导体区域中的嵌入电极部。第二导电部包括经由第二绝缘部设置在嵌入电极部之上、且隔着栅极绝缘部与第二半导体区域对置的栅极电极部。第二电极设置在半导体层之上，并与第二半导体区域以及第三半导体区域电连接。第一导电部与第二导电部电连接。第一导电部的电阻比第二导电部的电阻大。

Description

半导体装置
本申请基于日本专利申请2020-41031号(申请日：2020年3月10日)以及日本专利申请2020-151573号(申请日：2020年9月9日)作为基础申请来主张优先权。本申请通过参照这些基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
Metal Oxide Semiconductor Field Effect Transistor(MOSFET，金属氧化物半导体场效应晶体管)等半导体装置被用于电力转换等用途。希望半导体装置的电力损失小。
发明内容
本发明的实施方式提供一种能够降低电力损失的半导体装置。
实施方式涉及的半导体装置具备第一电极、半导体层、第一导电部、第二导电部、以及第二电极。所述半导体层被设置在所述第一电极之上。所述半导体层包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域。所述第一导电部包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部。所述第二导电部包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部与所述第二半导体区域对置的栅极电极部。所述第二电极设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接。所述第一导电部与所述第二导电部电连接。所述第一导电部的电阻比所述第二导电部的电阻大。
附图说明
图1是表示第一实施方式涉及的半导体装置的俯视图。
图2是表示第一实施方式涉及的半导体装置的俯视图。
图3是图1以及图2的III-III剖视图。
图4是图1以及图2的IV-IV剖视图。
图5是表示参考例涉及的半导体装置的特性的图表。
图6是表示第一实施方式涉及的半导体装置的特性的图表。
图7是表示参考例以及第一实施方式涉及的半导体装置的特性的图表。
图8是表示第一实施方式涉及的半导体装置的电容的测定方法的示意图。
图9是表示第一实施方式涉及的半导体装置中的电阻以及电容的示意图。
图10是测定电容时的等效电路图。
图11是表示第一实施方式涉及的半导体装置的电容的测定方法的示意图。
图12是测定电容时的等效电路图。
图13是表示第一实施方式的第一变形例涉及的半导体装置的俯视图。
图14是图13的XIV-XIV剖视图。
图15是表示第一实施方式的第二变形例涉及的半导体装置的俯视图。
图16是图15的XVI-XVI剖视图。
图17是表示第一实施方式的第三变形例涉及的半导体装置的俯视图。
图18是图17的XVIII-XVIII剖视图。
图19(a)、(b)是表示第一实施方式的第三变形例涉及的半导体装置的一部分的剖视图。
图20是表示第一实施方式的第四变形例涉及的半导体装置的示意图。
图21是表示第一实施方式的第五变形例涉及的半导体装置的示意图。
图22是表示半导体装置的特性的图表。
图23是表示第一实施方式的第五变形例涉及的半导体装置的俯视图。
图24(a)、(b)是表示第一实施方式的第五变形例涉及的半导体装置的一部分的剖视图。
图25是表示第二实施方式涉及的半导体装置的俯视图。
图26是图25的XXVI-XXVI剖视图。
图27是表示第二实施方式涉及的半导体装置的示意图。
图28是表示参考例以及第二实施方式涉及的半导体装置的特性的图表。
图29是表示第二实施方式的第一变形例涉及的半导体装置的示意图。
图30是表示第二实施方式的第二变形例涉及的半导体装置的示意图。
图31(a)、(b)是表示参考例、第一实施方式以及第二实施方式涉及的半导体装置的特性的图表。
图32是表示第三实施方式涉及的半导体装置的俯视图。
图33是图32的XXXIII-XXXIII剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性或者概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等并不限定为一定与现实的相同。即便是表示相同的部分的情况，也存在根据附图的不同而相互的尺寸、比率被表示不同的情况。
在本申请说明书和各图中，对于与已经说明的构件相同的构件赋予同一附图标记而适当省略详细的说明。
在以下的说明以及附图中，n+、n、n－以及p+、p的记载表示各杂质浓度的相对高低。即，表示为被赋予了“+”的记载与未被赋予“+”以及“－”的任意一个的记载相比杂质浓度相对高，被赋予了“－”的记载与什么都未被赋予的记载相比杂质浓度相对低。当在各个区域含有p型杂质与n型杂质双方的情况下，这些记载表示上述杂质相互补偿之后的净杂质浓度的相对高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型与n型反转来实施各实施方式。
(第一实施方式)
图1以及图2是表示第一实施方式涉及的半导体装置的俯视图。
图3是图1以及图2的III-III剖视图。图4是图1以及图2的IV-IV剖视图。
在图2中，源极电极32被省略，栅极电极部21被用虚线表示。
第一实施方式涉及的半导体装置是MOSFET。如图1～图4所示，第一实施方式涉及的半导体装置100包括半导体层SL、第一导电部10、第二导电部20、漏极电极31(第一电极)、源极电极32(第二电极)、以及栅极焊盘33(第三电极)。半导体层SL包括n－型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基极区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、p+型接触区域4、以及n+型漏极区域5。
在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极31朝向n－型漂移区域1的方向设为Z方向(第一方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第二方向)以及Y方向(第三方向)。另外，为了便于说明，将从漏极电极31朝向n－型漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极31与n－型漂移区域1的相对位置关系而与重力的方向无关。
如图1所示，在半导体装置100的上表面设置有源极电极32以及栅极焊盘33。在图1所示的例子中，还设置有第一布线部12以及第二布线部22。第一布线部12、第二布线部22以及栅极焊盘33与源极电极32分离。在图1所示的例子中，在Y方向设置有一对第一布线部12。多个第二布线部22设置在一对第一布线部12之间。多个源极电极32分别设置在相邻的第一布线部12与第二布线部22之间、以及相邻第二布线部22彼此之间。
如图3所示，在半导体装置100的下表面设置有漏极电极31。在漏极电极31之上经由n+型漏极区域5设置有n－型漂移区域1。n－型漂移区域1经由n+型漏极区域5与漏极电极31电连接。p型基极区域2设置在n－型漂移区域1之上。n+型源极区域3以及p+型接触区域4设置在p型基极区域2之上。
源极电极32设置在n+型源极区域3以及p+型接触区域4之上。源极电极32与p型基极区域2、n+型源极区域3以及p+型接触区域4电连接。在图3所示的例子中，在一个p型基极区域2之上设置有一对n+型源极区域3，另外，在源极电极32之下设置有插塞(plug)32a。插塞32a在n+型源极区域3彼此之间沿Z方向延伸。插塞32a的下端位于p型基极区域2中。p+型接触区域4设置在p型基极区域2与插塞32a的下端之间。
如图4所示，第一导电部10包括嵌入电极部11以及第一布线部12。第二导电部20包括栅极电极部21以及第二布线部22。如图3所示，嵌入电极部11经由第一绝缘部11a被嵌入在n－型漂移区域1中。栅极电极部21经由第二绝缘部11b设置在嵌入电极部11之上。栅极电极部21隔着栅极绝缘部21a与p型基极区域2对置。在图3所示的例子中，栅极电极部21还与n－型漂移区域1的一部分以及n+型源极区域3的一部分对置。
如图2以及图3所示，栅极电极部21在X方向设有多个。各个栅极电极部21沿Y方向延伸。同样，嵌入电极部11、p型基极区域2、n+型源极区域3以及p+型接触区域4分别在X方向设有多个，并沿Y方向延伸。
如图4所示，嵌入电极部11在Y方向的两端与一对第一布线部12分别电连接。栅极电极部21与多个第二布线部22电连接。第一布线部12除了与嵌入电极部11电连接之外，还可以与栅极电极部21电连接。
如图1以及图2所示，第一导电部10的第一布线部12与栅极焊盘33电连接。第二导电部20的第二布线部22与栅极焊盘33电连接。第一导电部10与第二导电部20相互电连接。第一导电部10的电阻比第二导电部20的电阻大。
第一导电部10的电阻包括嵌入电极部11的电阻、第一布线部12的电阻、嵌入电极部11与第一布线部12之间的连接电阻等。第二导电部20的电阻包括栅极电极部21的电阻、第二布线部22的电阻、栅极电极部21与第二布线部22之间的连接电阻等。
对半导体装置100的动作进行说明。
在相对于源极电极32对漏极电极31施加了正电压的状态下，经由栅极焊盘33对栅极电极部21施加阈值以上的电压。在p型基极区域2的栅极绝缘部21a附近的区域形成沟道(反转层)，半导体装置100成为导通状态。电子经过沟道以及n－型漂移区域1从源极电极32向漏极电极31流动。此时，对嵌入电极部11也施加电压。通过对嵌入电极部11的电压的施加，在n－型漂移区域1的第一绝缘部11a附近形成蓄积层。由此，半导体装置100的导通电阻降低。然后，若对栅极电极部21施加的电压变得比阈值低，则p型基极区域2中的沟道消失，半导体装置100成为截止状态。
如果半导体装置100切换为截止状态，则相对于嵌入电极部11以及栅极电极部21对漏极电极31施加的正电压增大。通过正电压的增大，使得耗尽层从第一绝缘部11a与n－型漂移区域1的界面朝向n－型漂移区域1扩展。通过该耗尽层的扩展，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压的状态下，提高n－型漂移区域1中的n型杂质浓度、降低半导体装置100的导通电阻。
对半导体装置100的各构件的材料的一个例子进行说明。
对于n－型漂移区域1、p型基极区域2、n+型源极区域3、p+型接触区域4以及n+型漏极区域5而言，作为半导体材料而包括硅、碳化硅、氮化镓、或者砷化镓。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
嵌入电极部11以及栅极电极部21包括多晶硅等导电材料。也可以对导电材料添加杂质。
第一绝缘部11a、第二绝缘部11b以及栅极绝缘部21a包括氧化硅等氧化物系的绝缘材料。
第一布线部12、第二布线部22、漏极电极31、源极电极32以及栅极焊盘33包括铝或者铜等金属。插塞32a包括钨等金属。
图5是表示参考例涉及的半导体装置的特性的图表。
图6是表示第一实施方式涉及的半导体装置的特性的图表。
在图5以及图6中，横轴表示时间T。纵轴表示栅极电极部21相对于漏极电极31的电压Vg。时间T以及电压Vg被以任意单位(a.u.)表示。图5以及图6表示了对栅极焊盘33施加电压时的栅极电极部21的电压的变化进行表示的模拟结果。
在参考例涉及的半导体装置100a以及100b中，第一导电部10的电阻与第二导电部20的电阻相同。另外，在半导体装置100a中，第一导电部10不包括第一布线部12。嵌入电极部11与栅极焊盘33电分离，并与源极电极32电连接。在半导体装置100b中，与半导体装置100相同，第一导电部10与栅极焊盘33电连接。
在半导体装置100b中，通过在导通状态下形成于n－型漂移区域1的蓄积层而与半导体装置100a相比导通电阻降低。另一方面，在半导体装置100b中，与半导体装置100a相比漏极电极31和栅极焊盘33之间的电容Cgd增大。
在漏极电极31与源极电极32之间的电压发生变化的期间，与电容Cgd对应的电流在栅极焊盘33中流动。在该期间(镜像期间)中，产生能够视为等效地在栅极焊盘33与源极电极32之间连接了使电容Cgd为Gm倍的巨大的电容器的镜像效果。Gm是半导体装置100的跨导。在镜像期间中，可视为产生了向该巨大的电容器的充电或者放电，电压Vg大致恒定。通过电容Cgd的增大，如根据图5可知那样，在半导体装置100b中，与半导体装置100a相比镜像期间P变长。若镜像期间P变长，则半导体装置的开关时的电力损失增大。因此，从降低电力损失的观点出发，希望镜像期间P短。
在第一实施方式涉及的半导体装置100中，第一导电部10的电阻比第二导电部20的电阻大。当栅极焊盘33的电压相对于漏极电极31变化时，嵌入电极部11的电压比栅极电极部21的电压延迟变化。由此，由第一导电部10产生的对电容Cgd成分的充电或者放电比由第二导电部20产生的对电容Cgd成分的充电或者放电延迟产生。在栅极焊盘33的电压变化时，第一导电部10涉及的电容Cgd成分难以显现为镜像效果。换言之，在由第一导电部10产生的电容Cgd的充电或者放电结束之前，通过因栅极电极部21的电位而在p型基极区域2的栅极绝缘部21a附近的区域形成的沟道(反转层)，使得漏极电极31与源极电极32之间的电压下降而镜像期间结束。其结果是，能够缩短电压Vg大致恒定的镜像期间P。
图6表示了使第二导电部20的电阻Rg固定并使第一导电部10的电阻Rfp从电阻Rg的2倍变化至20倍时的镜像期间P的变化。根据图6可知，电阻Rfp为电阻Rg的2倍时和电阻Rfp与电阻Rg相等时相比，镜像期间P的结束的电压Vg的上升变得陡峭，镜像期间P缩短。因此，优选电阻Rfp为电阻Rg的2倍以上。电阻Rfp为电阻Rg的10倍以上时与电阻Rfp和电阻Rg相等时相比，镜像期间P减半而大幅缩短。因此，更优选电阻Rfp为电阻Rg的10倍以上。
图7是表示参考例以及第一实施方式涉及的半导体装置的特性的图表。
在图7中，纵轴表示电力损失L。电力损失L由导通状态下的电力损失Lon、接通(turnon)时的电力损失Lton以及断开(turnoff)时的电力损失Ltoff之和表示。图7表示使接通时间为20μs并使栅极驱动器的输出电流为2A时的模拟结果。各半导体装置的电阻Rg固定。对于第一实施方式涉及的半导体装置100，使电阻Rfp从电阻Rg的60倍变化至200倍。
根据半导体装置100a与100b的比较，在半导体装置100b中，与半导体装置100a相比电力损失Lon减少。另一方面，在半导体装置100b中，与半导体装置100a相比，电力损失Lton以及Ltoff增大。其结果是，可知半导体装置100b中的整体的电力损失L比半导体装置100a增大。
根据半导体装置100与100a的比较，在半导体装置100中，与半导体装置100a相比电力损失Lon减少。在半导体装置100中，与半导体装置100b同样，相比于半导体装置100a电力损失Lton以及Ltoff增大。但是，与半导体装置100a相比增大量被抑制。其结果是，半导体装置100中的整体的电力损失L与半导体装置100a相比降低。另外，可知电阻Rfp越大，则电力损失L越减少。
另一方面，若电阻Rfp过度大，则当在半导体装置100的开关时电流在嵌入电极部11中流动之际，嵌入电极部11的电位容易变动。例如，漏极电极31与嵌入电极部11之间的电位差暂时变大，在n－型漂移区域1中容易发生雪崩击穿。其结果是，存在半导体装置100的耐压降低的可能性。为了抑制耐压的降低，优选电阻Rfp为电阻Rg的300倍以下。
为了电阻Rfp比电阻Rg大，优选嵌入电极部11的电阻率比栅极电极部21的电阻率大。例如，通过减小嵌入电极部11的X方向上的长度以及Z方向上的长度，能够增大嵌入电极部11的电阻率。在对嵌入电极部11以及栅极电极部21添加杂质的情况下，可以使嵌入电极部11中的杂质浓度比栅极电极部21中的杂质浓度低。也可以如图4所示，通过使第二布线部22的数量比第一布线部12的数量多，来增大电阻Rg与电阻Rfp之差。
对电阻Rg以及电阻Rfp的确定方法进行说明。
图8以及图11是表示第一实施方式涉及的半导体装置的电容的测定方法的示意图。
图9是表示第一实施方式涉及的半导体装置中的电阻以及电容的示意图。
图10以及图12是测定电容时的等效电路图。
在图8以及图11中，漏极电极31对应于端子D。源极电极32对应于端子S。栅极焊盘33对应于端子G。
在电阻Rg以及电阻Rfp的确定中使用LCR仪表。首先，测定输出电容Coss的阻抗。输出电容Coss是电容Cfp与电容Cgd之和。如图8所示，将端子G与S短路。将LCR仪表90的高压侧的端子Hi与端子D连接。将LCR仪表90的低压侧的端子Lo与端子G以及S连接。
此时，在端子Hi与端子Lo之间的半导体装置100中，如图9所示，存在电容Cgd、电容Cfp、电容Cgs、电阻Rg、以及电阻Rfp。在图9中，电容Cfp表示n－型漂移区域1与嵌入电极部11之间的电容。电容Cgd表示n－型漂移区域1与栅极电极部21之间的电容。电容Cgs表示p型基极区域2与栅极电极部21之间的电容。由于n－型漂移区域1与p型基极区域2之间的pn结电容与电容Cfp相比充分小，所以能够忽略。
图9所示的半导体装置100的各电阻以及各电容通过图10所示的电路图被等效表示。在半导体装置100中，电阻Rg小于电阻Rfp。因此，忽略电阻Rg以及电容Cgs。此时，输出电容Coss的阻抗Z由数式1表示。
[数式1]
Figure BDA0002891706200000091
电容Cgd相对于电容Cfp很小。因此，数式1能够通过数式2来表示。
[数式2]
Figure BDA0002891706200000101
即，阻抗的实部(电阻)的测定结果能够视为电阻Rfp。
在确定电阻Rfp之后，测定输入电容Ciss的阻抗。输入电容Ciss是电容Cgd与电容Cgs之和。如图11所示，将端子G与S短路。将LCR仪表90的高压侧的端子Hi与端子D连接。将LCR仪表90的低压侧的端子Lo与端子G以及S连接。
此时，图9所示的半导体装置100的各电阻以及各电容通过图12所示的电路图被等效表示。输入电容Ciss的阻抗Z由数式3表示。
[数式3]
Figure BDA0002891706200000102
向数式3的实部代入通过上述的方法确定出的电阻Rfp。通过将代入后的实部的公式与阻抗的实部的测定结果进行比较，能够计算电阻Rg。
(第一/第二变形例)
图13是表示第一实施方式的第一变形例涉及的半导体装置的俯视图。图14是图13的XIV-XIV剖视图。
图15是表示第一实施方式的第二变形例涉及的半导体装置的俯视图。图16是图15的XVI-XVI剖视图。
图13以及图14所示的第一变形例涉及的半导体装置110与半导体装置100相比，第一布线部12的数量相对于第二布线部22的数量之比较小。第一布线部12的数量越少，则嵌入电极部11与栅极焊盘33之间的电阻越增大。因此，在半导体装置110中，与半导体装置100相比，第一导电部10的电阻较大。
图15以及图16所示的第二变形例涉及的半导体装置120与半导体装置110相比，第二布线部22的数量相对于第一布线部12的数量之比较大。第二布线部22的数量越多，则栅极电极部21与栅极焊盘33之间的电阻越降低。因此，在半导体装置120中，与半导体装置110相比，第二导电部20的电阻较小。
根据第一变形例或者第二变形例，能够通过简便的构造使第一导电部10的电阻与第二导电部20的电阻之差更大。
也可以通过调整第一布线部12以及第二布线部22的大小，来增大第一导电部10的电阻与第二导电部20的电阻之差。例如，第一布线部12的Z方向上的厚度可以比第二布线部22的Z方向上的厚度小。第一布线部12的宽度可以比第二布线部22的宽度窄。各布线部的宽度对应于与各布线部延伸的方向垂直得方向上的、各布线部的长度。
(第三变形例)
图17是表示第一实施方式的第三变形例涉及的半导体装置的俯视图。
图18是图17的XVIII-XVIII剖视图。
图19是表示第一实施方式的第三变形例涉及的半导体装置的一部分的剖视图。
在第三变形例涉及的半导体装置130中，如图17所示，第一导电部10还包括布线电阻13。
布线电阻13电连接在栅极焊盘33与第一布线部12之间。在图17以及图19所示的例子中，沿Y方向延伸的布线部33a与栅极焊盘33电连接。第二布线部22与栅极焊盘33或者布线部33a电连接。布线电阻13电连接在第一布线部12与布线部33a之间。另外，为了使第一导电部10的电阻率比第二导电部20提高，如图18所示，第一布线部12不与栅极电极部21连接。
布线电阻13的电阻率比第一布线部12、第二布线部22、栅极焊盘33以及布线部33a各自的电阻率高。由此，例如布线电阻13的电阻比第一布线部12、第二布线部22、栅极焊盘33以及布线部33a各自的电阻高。例如，布线电阻13的电阻率比嵌入电极部11的电阻率高。
如果能够实现上述的电阻率的关系，则布线电阻13的材料是任意的。例如，布线电阻13包含多晶硅。布线电阻13中的杂质浓度比嵌入电极部11中的杂质浓度低。
布线电阻13可以设置在半导体层SL之上，也可以设置在半导体层SL中。布线电阻13与半导体层SL电分离。例如如图19(a)所示，布线电阻13经由绝缘层13a被设置在半导体层SL之上。或者，如图19(b)所示，布线电阻13经由绝缘层13b被设置在半导体层SL中。
在图19(b)所示的构造中，与图19(a)所示的构造相比，半导体层SL表面的阶梯差减少。当在比布线电阻13靠上方的位置形成接触时，光刻变得容易。另外，布线电阻13能够与嵌入电极部11或者栅极电极部21通过同一形成工序制成，能够削减半导体装置130的制造所需要的工序数。
通过设置布线电阻13，能够使第一导电部10的电阻与第二导电部20的电阻之差更大。
(第四变形例)
图20是表示第一实施方式的第四变形例涉及的半导体装置的示意图。
第四变形例涉及的半导体装置140如图20所示，与半导体装置100相比，还包括电阻体40。
栅极焊盘33电连接在第一导电部10与电阻体40之间、以及第二导电部20与电阻体40之间。电阻体40的电阻Rext例如比第二导电部20的电阻Rg大。第一导电部10的电阻Rfp比电阻Rext大。优选，电阻Rfp为电阻Rext的5倍以上150倍以下。
如果能够实现上述的电阻率的关系，则电阻体40的材料是任意的。例如，电阻体40可由调整了杂质浓度的多晶硅、单结晶硅、调整了宽度的金属形成。金属例如是从由铝、铜、氮化钛以及氮化钨构成的组中选择的至少一个。
(第五变形例)
图21是表示第一实施方式的第五变形例涉及的半导体装置的示意图。
图22是半导体装置的特性的图表。
图23是表示第一实施方式的第五变形例涉及的半导体装置的俯视图。
图24是表示第一实施方式的第五变形例涉及的半导体装置的一部分的剖视图。
第五变形例涉及的半导体装置150如图21所示，与半导体装置100相比，还包括双向的齐纳二极管50。
齐纳二极管50电连接在第一导电部10与栅极焊盘33之间。当向第一导电部10与第二导电部20的一方施加了比另一方大的电压时，齐纳二极管50从一方向另一方流动电流。由此，能够降低因向第一导电部10以及栅极焊盘33的高电压的施加而破坏半导体装置150的可能性。
齐纳二极管50例如包括多晶硅或者单结晶硅。齐纳二极管50的击穿电压是任意的。在施加逆电压时，对于齐纳二极管50而言，可以因齐纳击穿而流动电流，也可以因雪崩击穿而流动电流。
在图22中，横轴表示时间T。纵轴表示栅极电极部21相对于漏极电极31的电压Vg。时间T以及电压Vg被以任意单位表示。图22表示了对使栅极焊盘33的电压变化时的嵌入电极部11的电压的变化进行表示的模拟结果。具体而言，在时间T＝0时，对栅极焊盘33施加电压。在时间T＝0.5时，停止对栅极焊盘33的电压的施加。
根据图22可知，电阻Rfp越大于电阻Rg，则嵌入电极部11的电压的变动越大。当嵌入电极部11的电压发生了变动时，对嵌入电极部11与栅极电极部21之间的第二绝缘部11b施加嵌入电极部11与栅极电极部21之间的电位差。若电位差过度变大，则在第二绝缘部11b发生绝缘破坏，存在半导体装置150被破坏的可能性。通过设置齐纳二极管50，能够降低半导体装置150因嵌入电极部11与栅极电极部21之间的电位差而被破坏的可能性。
齐纳二极管50电连接在第一导电部10的至少一部分与第二导电部20之间。在图21的例子中，齐纳二极管50电连接在第一导电部10的一部分与第二导电部20之间，并与第一导电部10的其他一部分并联连接。当向第一导电部10与第二导电部20的一方施加了比另一方大的电压时，齐纳二极管50从一方向另一方流动电流。
当设置了齐纳二极管50时，更具体而言，第一导电部10如图21所示包括电阻Rfp1以及Rfp2。第二导电部20由电阻Rg构成。齐纳二极管50的一端电连接在电阻Rfp1与Rfp2之间。齐纳二极管50的另一端与电阻Rg电连接。齐纳二极管50与电阻Rfp1并联连接。
在半导体装置150中，电阻Rfp1比电阻Rg大。电阻Rfp1比电阻Rfp2大。由此，能够增大第一导电部10的电阻与第二导电部20的电阻之差，能够降低开关时的电力损失。
例如，如图23所示，布线电阻13以及齐纳二极管50并联连接在第一布线部12与布线部33a之间。齐纳二极管50如图24(a)以及图24(b)所示，包括交替设置的多个n型半导体层51以及多个p型半导体层52。齐纳二极管50可以如图24(a)所示，经由绝缘层50a设置在半导体层SL之上。或者，也可以如图24(b)所示，齐纳二极管50经由绝缘层50b设置在半导体层SL中。
以上说明的各变形例能够适当地组合。例如，可以对半导体装置110～130的任意一个设置半导体装置140的电阻体40或者半导体装置150的齐纳二极管50。在半导体装置110、120以及140的任意一个中，第一导电部10可以包括布线电阻13。
(第二实施方式)
图25是表示第二实施方式涉及的半导体装置的俯视图。图26是图25的XXVI-XXVI剖视图。
在图25中，第一布线部12、第二布线部22、栅极焊盘33以及布线部33a被用虚线表示。另外，源极电极32被省略。
如图25以及图26所示，第二实施方式涉及的半导体装置200与第一实施方式涉及的半导体装置的不同点在于，第一导电部10包括线圈60。
线圈60电连接在嵌入电极部11与栅极焊盘33之间。线圈60与嵌入电极部11串联连接。在图25所示的例子中，沿Y方向延伸的布线部33a与栅极焊盘33电连接。线圈60电连接在第一布线部12与布线部33a之间。
如图26所示，线圈60在设置于半导体层SL之上的绝缘层61中沿着X-Y面设置为螺旋状。第一布线部12以及布线部33a设置在绝缘层61之上。线圈60的一端与布线部33a电连接。线圈60的另一端与第一布线部12电连接。例如，嵌入电极部11或者栅极电极部21未被设置在线圈60之下。
线圈60与嵌入电极部11、第一布线部12、栅极电极部21、第二布线部22等相比具有大的电感。因此，第一导电部10的电感比第二导电部20的电感大。
例如，在电容Cfp为2000pF、电阻Rfp为1Ω的情况下，线圈60的电感大于10毫微亨利小于1微亨利。例如，使用LCR仪表，并使端子与线圈60的一端和另一端接触来测定阻抗。能够根据阻抗的虚部的测定结果计算电感。
线圈60例如包括铝或者铜等金属。绝缘层61包括氧化硅等绝缘材料。
图27是表示第二实施方式涉及的半导体装置的示意图。
如图27所示，第一导电部10包括与电阻Rfp串联连接的电感Lfp。电感Lfp是线圈60的电感。电阻Rfp可以与第二导电部20的电阻Rg相同，也可以与电阻Rg不同。
图28是表示参考例以及第二实施方式涉及的半导体装置的特性的图表。
在图28中，横轴表示时间T。纵轴表示电压Vg。时间T以及电压Vg被以任意单位表示。图28表示了对栅极焊盘33施加了电压时的栅极电极部21的电压的变化进行表示的模拟结果。作为参考例，表示了图5所示的半导体装置100b的特性。关于半导体装置200，将电阻Rfp设定得比电阻Rg小。
根据图28可知，半导体装置200的镜像期间P比半导体装置100b的镜像期间P短。即，根据第二实施方式，与第一实施方式同样，当栅极焊盘33的电压相对于漏极电极31发生了变化时，嵌入电极部11的电压比栅极电极部21的电压延迟变化。其结果是，与参考例涉及的半导体装置相比，能够缩短镜像期间P。
如图27所示，在漏极电极31与第一导电部10之间存在在嵌入电极部11与n－型漂移区域1之间产生的电容Cfp。如果与电阻Rfp以及电感Lfp串联存在电容Cfp，则由电阻Rfp、电感Lfp以及电容Cfp构成RLC共振电路。由此，如图28所示，在半导体装置200的开关时栅极焊盘33的电压会产生振动。
优选栅极焊盘33的电压的振动期间短。在振动中，重复栅极焊盘33的电压的上升与降低。当栅极焊盘33的电压因振动而暂时降低时，由嵌入电极部11形成的蓄积层的电阻以及由栅极电极部21形成的反转层的电阻上升。通过缩短振动，能够缩短蓄积层的电阻以及反转层的电阻上升的期间。
栅极焊盘33的电压的振动周期To由以下的数式4表示。
[数式4]
Figure BDA0002891706200000161
与栅极焊盘33的电压的振动相关的Q值由以下的数式5表示。
[数式5]
Figure BDA0002891706200000162
优选栅极焊盘33的电压的振动期间比半导体装置200的接通时间Ton短。如果Ton＞QTo，则在接通时间Ton中，能够使栅极焊盘33的电压的振动衰减。即，只要满足以下的数式6即可。
[数式6]
Figure BDA0002891706200000163
一般的MOSFET例如被在高于100kHz小于200kHz的频率下使用。即，在一般的MOSFET中，1次的接通时间比2.5μ秒长且小于5.0μ秒。优选2πLfp/Rfp小于2.5×10－6。即，优选电感Lfp小于电阻Rfp的0.4×10－6倍。
(第一变形例)
图29是表示第二实施方式的第一变形例涉及的半导体装置的示意图。
第一变形例涉及的半导体装置210如图29所示，与半导体装置200相比，还包括电阻体40。
栅极焊盘33电连接在第一导电部10与电阻体40之间、以及第二导电部20与电阻体40之间。电阻体40的电阻Rext例如比第二导电部20的电阻Rg大。第一导电部10的电阻Rfp可以大于电阻Rext也可以小于电阻Rext。
通过设置电阻体40，能够调整半导体装置210的开关速度。
(第二变形例)
图30是表示第二实施方式的第二变形例涉及的半导体装置的示意图。
第二变形例涉及的半导体装置220如图30所示，与半导体装置200相比，还包括双向的齐纳二极管50。
齐纳二极管50与电感Lfp并联连接。即，齐纳二极管50与线圈60并联连接。在对第一导电部10与第二导电部20的一方施加了比另一方大的电压时，齐纳二极管50从一方向另一方流动电流。由此，与第一实施方式的第五变形例同样，能够降低因向第一导电部10以及栅极焊盘33的高电压的施加而破坏半导体装置220的可能性。
(第三变形例)
在第二实施方式涉及的半导体装置中，也可以使电阻Rfp大于电阻Rg。通过电阻Rfp的增大，与半导体装置200相比，嵌入电极部11的电压的变化比栅极电极部21的电压的变化进一步延迟。由此，能够进一步缩短镜像期间。或者，通过电阻Rfp的增大，能够在维持镜像期间的缩短的状态下减小电感Lfp。由此，能够抑制开关时的栅极焊盘33的电压的振动。
图31(a)以及图31(b)是表示参考例、第一实施方式以及第二实施方式涉及的半导体装置的特性的图表。
图31(a)以及图31(b)的横轴表示时间T。图31(a)的纵轴表示电压Vg。图31(b)的纵轴表示漏极电极31相对于源极电极32的电压Vd。时间T、电压Vg以及电压Vd被以任意单位表示。图31(a)以及图31(b)表示了对栅极焊盘33施加电压时的电压Vg以及电压Vd的变化进行表示的模拟结果。作为参考例，表示了图5所示的半导体装置100b的特性。关于第一实施方式涉及的半导体装置100，表示了将电阻Rfp设定为电阻Rg的10倍时的特性。关于第三变形例涉及的半导体装置230，表示了将电阻Rfp设定为电阻Rg的2倍时的特性。
根据图31(a)中的电压Vg的变化可知，半导体装置230的镜像期间P比半导体装置100b的镜像期间P短，并与半导体装置100的镜像期间P等同。另外，根据图31(b)中的电压Vd的变化可知，半导体装置100以及230中的电压Vd的降低比半导体装置100b的电压Vd的降低陡峭。即，在半导体装置100以及230中，当对栅极焊盘33施加了电压时，与半导体装置100b相比，更早地迁移至导通状态。
另外，根据图28与图31(a)的比较可知，半导体装置230中的电压Vg的振动的周期比半导体装置200中的电压Vg的振动的周期短。这表示根据第三变形例，与半导体装置200相比，能够缩短半导体装置230中的栅极焊盘33的电压的振动期间。
在半导体装置230中，为了有效缩短镜像期间P，优选电阻Rfp为电阻Rg的2倍以上。另外，为了抑制耐压的降低，优选电阻Rfp为电阻Rg的10倍以下。
以上说明的各变形例能够适当地组合。例如，可以在半导体装置210设置半导体装置220的齐纳二极管50。
(第三实施方式)
图32是表示第三实施方式涉及的半导体装置的俯视图。图33是图32的XXXIII-XXXIII剖视图。
在图32中，绝缘部件75被用虚线表示。源极电极32被省略。
第三实施方式涉及的半导体装置300与第一实施方式涉及的半导体装置相比，还包括线圈60、第一金属部件71、第二金属部件72以及第三金属部件73。另外，替代栅极焊盘33而设置有第一焊盘14以及第二焊盘24。
第一金属部件71设置在漏极电极31之下。漏极电极31与第一金属部件71电连接。第一金属部件71包括向Y方向突出的第一端子71a。第一端子71a在X方向设置有多个。
第二金属部件72离开第一金属部件71。第二金属部件72包括向Y方向突出的第二端子72a。第二端子72a与第一端子71a朝向相反。第二端子72a在X方向设置有多个。
第三金属部件73离开第一金属部件71以及第二金属部件72。第三金属部件73包括在X方向与多个第二端子72a并列的第三端子73a。
如图32以及图33所示，第一导电部10包括嵌入电极部11、第一布线部12以及第一焊盘14。第一焊盘14设置在半导体层SL之上。嵌入电极部11以及第一布线部12与第一焊盘14电连接。第一焊盘14经由焊线(bonding wire)W1与金属部件74电连接。金属部件74离开第一金属部件71～第三金属部件73。
第二导电部20包括栅极电极部21、第二布线部22以及第二焊盘24。第二焊盘24设置在半导体层SL之上，并离开第一焊盘14。栅极电极部21以及第二布线部22与第二焊盘24电连接。第二焊盘24经由焊线W2与第三金属部件73电连接。
金属部件74经由芯片化的线圈60与第三金属部件73电连接。即，第一导电部10经由线圈60与第三金属部件73电连接。
绝缘部件75设置在第一金属部件71的一部分、第二金属部件72的一部分、第三金属部件73的一部分、金属部件74以及半导体层SL之上，对这些部件进行密封。
第一金属部件71、第二金属部件72、第三金属部件73以及金属部件74包括铝或者铜等金属。绝缘部件75包括聚酰亚胺等绝缘性树脂。
根据第三实施方式，通过线圈60，使得嵌入电极部11的电压的变化比栅极电极部21的电压的变化延迟。因此，根据第三实施方式，与第二实施方式同样，能够缩短半导体装置300的镜像期间。
以上说明的各实施方式能够适当地组合。例如，可以与第二实施方式或者第三实施方式涉及的半导体装置同样，对于第一实施方式涉及的任一个半导体装置设置线圈60。也可以与半导体装置300同样，对于第一实施方式涉及的任一个半导体装置设置线圈60、第一金属部件71、第二金属部件72、第三金属部件73、金属部件74以及绝缘部件75。
实施方式可以包括以下的构成。
(构成1)
一种半导体装置，其特征在于，具备：
第一电极；
半导体层，设置在所述第一电极之上，且包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部与所述第二半导体区域对置的栅极电极部；以及
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接，
所述第一导电部与所述第二导电部电连接，
所述第一导电部的电阻比所述第二导电部的电阻大。
(构成2)
根据构成1所述的半导体装置，其特征在于，
还具备设置在所述半导体层之上并与所述第一导电部以及所述第二导电部电连接的第三电极，
所述第一导电部还包括电连接在所述嵌入电极部与所述第三电极之间并设置在所述半导体层之上的第一布线部，
所述第二导电部还包括电连接在所述栅极电极部与所述第三电极之间并设置在所述半导体层之上的第二布线部。
(构成3)
根据构成2所述的半导体装置，其特征在于，
还具备电阻体，
所述第三电极电连接在所述电阻体与所述第一导电部之间、以及所述电阻体与所述第二导电部之间，
所述第一导电部的所述电阻比所述电阻体的电阻大。
(构成4)
根据构成2或3所述的半导体装置，其特征在于，
所述第一导电部还包括电连接在所述第一布线部与所述第三电极之间的布线电阻，
所述布线电阻的电阻率比所述第一布线部的电阻率高。
(构成5)
根据构成1～4中任意一项所述的半导体装置，其特征在于，
所述第一导电部的所述电阻为所述第二导电部的所述电阻的10倍以上300倍以下。
(构成6)
根据构成1～5中任意一项所述的半导体装置，其特征在于，
还具备电连接在所述第一导电部与所述第二导电部之间的双向的齐纳二极管。
(构成7)
一种半导体装置，其特征在于，具备：
第一电极；
半导体层，设置在所述第一电极之上，并包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第二电极，设置在所述半导体层之上并与所述第二半导体区域以及所述第三半导体区域电连接；
第三电极，设置在所述半导体层之上；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部、设置在所述半导体层之上并与所述嵌入电极部电连接的第一布线部、以及电连接在所述第一布线部与所述第三电极之间电连接的布线电阻，并与所述第三电极电连接；以及
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部与所述第二半导体区域对置的栅极电极部，
所述布线电阻的电阻率比所述第一布线部的电阻率高。
(构成8)
根据构成7所述的半导体装置，其特征在于，
所述嵌入电极部的电阻率比所述栅极电极部的电阻率高。
(构成9)
根据构成7或8所述的半导体装置，其特征在于，
还具备电连接在所述第一导电部与所述第二导电部之间的双向的齐纳二极管。
(构成10)
根据构成1～9中任意一项所述的半导体装置，其特征在于，
所述第一导电部还包括线圈。
(构成11)
根据构成1以及7～9中任意一项所述的半导体装置，其特征在于，还具备：
第一金属部件，设置在所述第一电极之下，并与所述第一电极电连接；
第二金属部件，离开所述第一金属部件，并与所述第二电极电连接；以及
第三金属部件，离开所述第一金属部件以及所述第二金属部件，与所述第二导电部电连接，并经由线圈与所述第一导电部电连接。
(构成12)
一种半导体装置，其特征在于，具备：
第一电极；
半导体层，设置在所述第一电极之上，并包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部、和与所述嵌入电极部串联连接的线圈；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部与所述第二半导体区域对置的栅极电极部，并与所述第一导电部电连接；以及
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接。
(构成13)
根据构成12所述的半导体装置，其特征在于，
还具备设置在所述半导体层之上并与所述第一导电部以及所述第二导电部电连接的第三电极，
所述线圈电连接在所述嵌入电极部与所述第三电极之间。
(构成14)
一种半导体装置，其特征在于，具备：
第一金属部件；
第一电极，设置在所述第一金属部件之上，并与所述第一金属部件电连接；
半导体层，设置在所述第一电极之上，并包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部与所述第二半导体区域对置的栅极电极部；
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接；
第二金属部件，离开所述第一金属部件，并与所述第二电极电连接；以及
第三金属部件，离开所述第一金属部件以及所述第二金属部件，与所述第二导电部电连接，并经由线圈与所述第一导电部电连接。
(构成15)
根据构成14所述的半导体装置，其特征在于，
所述第一导电部包括设置在所述半导体层之上的第一焊盘，
所述第二导电部包括设置在所述半导体层之上的第二焊盘，
所述第三金属部件与所述第二焊盘电连接，并经由所述线圈与所述第一焊盘电连接。
(构成16)
根据构成12～15中任意一项所述的半导体装置，其特征在于，
还具备与所述线圈并联连接的双向的齐纳二极管。
(构成17)
根据构成12～16中任意一项所述的半导体装置，其特征在于，
所述第一导电部的电阻为所述第二导电部的电阻的2倍以上10倍以下。
对于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描式静电电容显微镜)来进行确认。其中，各半导体区域中的载流子浓度能够视为与在各半导体区域中活化的杂质浓度相等。因此，对于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM来进行确认。另外，对于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来进行测定。
以上，对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他各种方式加以实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更等。这些实施方式及其变形与包含于发明的范围、主旨，并且包含在技术方案所记载的发明及其等同的范围。另外，上述的各实施方式能够相互组合来加以实施。

Claims (9)

1.一种半导体装置，其特征在于，具备：
第一电极；
半导体层，设置在所述第一电极之上，包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部而与所述第二半导体区域对置的栅极电极部；以及
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接，
所述第一导电部与所述第二导电部电连接，
所述第一导电部的电阻比所述第二导电部的电阻大。
2.根据权利要求1所述的半导体装置，其特征在于，
还具备设置在所述半导体层之上并与所述第一导电部以及所述第二导电部电连接的第三电极，
所述第一导电部还包括第一布线部，该第一布线部电连接在所述嵌入电极部与所述第三电极之间并设置在所述半导体层之上，
所述第二导电部还包括第二布线部，该第二布线部电连接在所述栅极电极部与所述第三电极之间并设置在所述半导体层之上。
3.根据权利要求2所述的半导体装置，其特征在于，
还具备电阻体，
所述第三电极电连接在所述电阻体与所述第一导电部之间以及所述电阻体与所述第二导电部之间，
所述第一导电部的所述电阻比所述电阻体的电阻大。
4.根据权利要求2所述的半导体装置，其特征在于，
所述第一导电部还包括电连接在所述第一布线部与所述第三电极之间的布线电阻，
所述布线电阻的电阻率比所述第一布线部的电阻率高。
5.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
还具备电连接在所述第一导电部与所述第二导电部之间的双向的齐纳二极管。
6.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
所述第一导电部还包括线圈。
7.根据权利要求1所述的半导体装置，其特征在于，还具备：
第一金属部件，设置在所述第一电极之下，并与所述第一电极电连接；
第二金属部件，离开所述第一金属部件，并与所述第二电极电连接；以及
第三金属部件，离开所述第一金属部件以及所述第二金属部件，与所述第二导电部电连接，并经由线圈而与所述第一导电部电连接。
8.一种半导体装置，其特征在于，具备：
第一电极；
半导体层，设置在所述第一电极之上，包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部、以及与所述嵌入电极部串联连接的线圈；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部而与所述第二半导体区域对置的栅极电极部，并与所述第一导电部电连接；以及
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接。
9.一种半导体装置，其特征在于，具备：
第一金属部件；
第一电极，设置在所述第一金属部件之上，并与所述第一金属部件电连接；
半导体层，设置在所述第一电极之上，包括与所述第一电极电连接的第一导电型的第一半导体区域、设置在所述第一半导体区域之上的第二导电型的第二半导体区域、以及设置在所述第二半导体区域之上的第一导电型的第三半导体区域；
第一导电部，包括经由第一绝缘部设置在所述第一半导体区域中的嵌入电极部；
第二导电部，包括经由第二绝缘部设置在所述嵌入电极部之上、且隔着栅极绝缘部而与所述第二半导体区域对置的栅极电极部；
第二电极，设置在所述半导体层之上，并与所述第二半导体区域以及所述第三半导体区域电连接；
第二金属部件，离开所述第一金属部件，并与所述第二电极电连接；以及
第三金属部件，离开所述第一金属部件以及所述第二金属部件，与所述第二导电部电连接，并经由线圈而与所述第一导电部电连接。
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