JP2003523633A - 改善された絶縁破壊構造を有するラテラルｄｍｏｓ、及びその製造方法 - Google Patents

改善された絶縁破壊構造を有するラテラルｄｍｏｓ、及びその製造方法

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Abstract

(57)【要約】 ラテラルＤＭＯＳデバイス１０において、向かい合う端がソース１８及びドレイン１９に結合される電圧分割器５０により絶縁破壊電圧が制御される。第１及び第２抵抗素子Ｒ１，Ｒ２の間の分割器のノードＮ１は、第２レベルの導電性シールドＭ２に接続される。ＩＬＤ層３４は、第１レベルの導電性Ｍ１コンタクトからシールドＭ２を隔離する。

Description

【発明の詳細な説明】
【０００１】 ［発明の背景］ ＭＯＳデバイスにおいて最適な絶縁破壊の高い電圧を達成するための公知の方
法は、ラテラルドリフト領域と呼ばれることがあるラテラルドレインエクステン
ションを使用することである。かかる構造の例は、米国特許第4,823,173号及び
第5,264,719号において記載されている。
【０００２】 これらラテラルドレインエクステンション及びドリフト領域は、ソース及びド
レインとして、同じタイプの１つのタイプのドーパントを含んでいる場合があり
、ＪＦＥＴ（接合型電界効果トランジスタ）のドレイン領域を設けるために、２
つのタイプのドーパントを含んでいる場合がある。
【０００３】 ラテラルＤＭＯＳデバイス、特にドレインエクステンションを有するラテラル
ＤＭＯＳデバイスは、ラテラルエクステンション上に又はデバイス全体上に第２
レベルの導電体が設けられることがある。
【０００４】 たとえば図１を参照して、ここでは、金属Ｍ２の第２レベルがデバイス１０全
体に延びている。この第２レベルの金属Ｍ２は、２つの機能を実行する。該金属
は、プラスティックパッケージ金属からの可動性不純物の拡散から該デバイスを
保護する。または、該金属は、光により発生されたリーケージ電流を引き起こす
光から該デバイスを保護する。
【０００５】 かかるラテラルＤＭＯＳデバイスは、第１のチップが発光ダイオードであり、
第２のチップが１つ又は複数のＤＭＯＳデバイスに結合されているフォトダイオ
ードを有しているマルチチップパッケージに組み込まれることがある。このタイ
プの結合パッケージは、機械的なスイッチなしでオン及びオフすることができる
信頼性を提供するために使用される。層Ｍ２は、ＬＥＤにより放出された光から
ＤＭＯＳデバイスの動作をシールドする。
【０００６】 しかし、発明者は、層Ｍ２が基板からの不純物の侵入を防ぐにもかかわらず、
プラスティックパッケージ材料からの不純物が層Ｍ２に侵入し、基礎をなすトラ
ンジスタの絶縁破壊特性が変化しかねないことを発見した。電荷は層Ｍ２に蓄積
され、蓄積された電荷は、トランジスタの表面での電圧に悪い影響を与える。
【０００７】 これらの影響は、第１レベル金属が高電位差で維持される２つのコンタクト間
で終端する領域４のような領域において最も顕著である。たとえば、典型的なＤ
ＭＯＳデバイスにおいて、ソースコンタクト３２及びドレインコンタクト３０は
、１００ボルト以上の電位差になる場合がある。金属Ｍ２の上部レベル上の蓄積
された電荷は、２つのコンタクト３２，３０の終端の間の基板の領域５における
電界に影響を与える。
【０００８】 ［発明の概要］ パワーＤＭＯＳデバイスにおいて、高い、又は少なくとも一定の絶縁破壊電圧
を有することが望まれる。発明者は、層Ｍ２の電圧がソース電圧とドレイン電圧
の間の値である時、該デバイスの絶縁破壊電圧が最大となることを発見した。し
かし、層Ｍ２上の電圧がソース電圧又はドレイン電圧のいずれかである時、絶縁
破壊電圧は、より低い値に下がる。
【０００９】 層Ｍ２の電圧を制御する幾つかの方法がある。容量性割り算器の動作による層
Ｍ２の電圧の設定を可能にすることによる、層Ｍ２への直接の電気的な接続なし
に、層Ｍ２上への最適なバイアスを提供することは可能である。容量性割り算器
の構成において、キャパシタは、層Ｍ２、ソースコンタクト３２、層Ｍ２、ドレ
インコンタクト３０により形成される。
【００１０】 しかし、キャパシタ結合により浮遊層Ｍ２でバイアスする方法は、信頼性がな
い。高温の間にドレイン−ソース間に大電圧が印加された時、絶縁破壊電圧は低
下する。この低下は、プラスティックパッケージ材料を通して層Ｍ２への電荷の
チャージマイグレーションにより引き起こされるものであると確信している。該
マイグレーションにより、層Ｍ２に電荷が注入されてドレイン又はソース電圧に
近い電圧になるものと確信している。したがって、絶縁破壊電圧の制御、及び高
電圧半導体デバイスを改善するためのより信頼性が高く、効果的な構造及び方法
が必要とされている。
【００１１】 ソース及びドレインの間に高抵抗性の電圧分割器を形成することにより、さら
に層Ｍ２を分割器のノードに接続することにより、上記課題は解決され、絶縁破
壊電圧は改善される。かかる分割器は、ソースとドレイン間の所望の電圧を層Ｍ
２に印加する。分割器は、動作の間にパッケージを通して層Ｍ２にドリフトする
電荷を引き抜く。言い換えれば、ソースとドレイン間の電位差が１００ボルトで
ある場合、抵抗素子間のノードを５０ボルトにするために、より大きな電圧分割
器が設定される。層Ｍ２に蓄積される電荷は、抵抗性の電圧分割器を通して引き
抜かれる。非常に低いドレイン電流は、デバイスに悪影響を与えない。
【００１２】 分割素子は、ドレイン−ソース間電圧について適切な層Ｍ２の電圧を生成して
いる限りは線形である必要がない。分割器は、全てのドレイン電圧で低電流を伝
導するはずである。これは、該電流が関係するＭＯＳデバイスのオフリーケージ
に加わるためである。分割器のノードをソースとドレイン電圧の間の電圧中間点
に設定して、２つの抵抗素子を同一にすることができる。しかし、ソース又はド
レイン電圧のいずれかからのノードを移動する抵抗値は、性能を改善する。
【００１３】 本発明の好適な実施の形態は、ＭＯＳゲートを形成するために使用されるポリ
シリコンの同じ層においてなされる。ポリシリコンは、１つ又は複数のドレイン
エクステンションドーピングステップを使用して、適切にドーピングされる。本
方法により、存在するプロセスステップと共に、抵抗を同時に形成することがで
き、製造方法を簡単にすることができる。製造における唯一の変更点は、ポリシ
リコン抵抗を形成するための数回の余分なマスキングの変更である。
【００１４】 抵抗素子を形成するために使用される多くの他の方法があり、全てのかかる方
法は、本発明の範囲内であると考えられる。たとえば、抵抗は、本願発明者によ
る米国特許第5,466,963号において教示されるトレンチポリシリコン抵抗から形
成することができ、その全体の開示は参照によりこの明細書に組み込まれる。
【００１５】 上記特許は、トレンチアイソレーションを使用するプロセスを開示している。
抵抗性の分割器は、ポリシリコンで形成される逆バイアスされるダイオードの一
連から形成することができる。この技術は、層Ｍ２に対して必要とされる低電流
を提供するために、かかるダイオードの漏れの特性を利用している。
【００１６】 本発明のさらに別の実施の形態では、Ｍ１層と層Ｍ２の間の低導電性の誘電体
を分割器として使用することができる。これは、低導電性の誘電体が、Ｍ１層と
層Ｍ２の間に抵抗を形成することによる。ここで、層Ｍ２は、Ｍ１ソースコンタ
クト３２に接触する第１抵抗に接続され、第２抵抗はＭ１ドレインコンタクト３
０に接触する。
【００１７】 回路をバイアスするこの抵抗性の分割器は、デバイスの絶縁破壊電圧を最大に
するために、ラテラルエクステンションを使用する全てのＭＯＳデバイスに適用
することができる。かかるデバイスは、高電圧ダイオード、バイポーラトランジ
スタ、ＳＣＲ及びＩＧＢＴを含んでいる。
【００１８】 ［発明の実施の形態］ 本発明は、例示を経由して添付図面を参照しながら記載される。
【００１９】 はじめに図１を参照して、ＪＦＥＴ（接合型電界効果トランジスタ）のドレイ
ンエクステンション２２，２４を有する典型的なラテラルＤＭＯＳデバイス１０
が示されている。このデバイスは、Ｐ型アイランド１２を含んでいる基板８にお
いて形成されている。
【００２０】 Ｐ型アイランドには、基板の表面上にＮ＋ソース１８及びドレイン１９がある
。Ｐ＋ボディコンタクト１６は、ソース１８に隣接しており、該ソースは、Ｐボ
ディ１４内に全体的に含まれている。チャネルは、Ｎ＋ソース１８とＮ＋ドレイ
ン２６の間のＰボディにより形成される。
【００２１】 チャネルの上には、典型的にはポリシリコンからなるゲート２９がある。該ゲ
ートは、ゲート酸化膜（図示せず）により基板８の表面から絶縁されている。ゲ
ート２０とドレインコンタクト２６の間には、Ｎ型ドレインエクステンションに
囲まれている低ドープされたＰ型ドレインエクステンション２４を含んでいるＪ
ＦＥＴドレインがある。
【００２２】 Ｎ型ドレインエクステンションは、Ｎ＋ドレインコンタクトまで延び、該コン
タクトに接触している。基板の表面上の第１酸化層２８は、金属コンタクト３０
，３１を受けるためのビアを含んでいる。これらのコンタクトは、酸化層２８上
に一様に堆積され、次いでドレイン及びソースへのコンタクト３０，３２を形成
するためにパターニングされる金属層Ｍ１のような導電性材料から典型的に形成
される。
【００２３】 Ｍ１層コンタクトは、堆積された酸化膜又は他の適切な絶縁膜であってもよい
ＩＬＤ（Interlevel dielectric layer）３４により覆われている。金属層Ｍ２
のような第２導電性材料は、ＩＬＤ３４上に堆積され、ドレインエクステンショ
ン上のデバイスを覆うＭ２シールドを形成するためにパターニングされる。
【００２４】 デバイスのための起こり得る絶縁破壊の領域は、コンタクト３０，３２の向か
い合う端の間で生じる。優れた金属シールドがない場合、基板８の表面では、コ
ンタクト３０，３２の端での電界が増加する傾向にある。上部層Ｍ２は、これら
電界を低減する。にもかかわらず、層Ｍ２自身が帯電した時、コンタクト３０，
３２間の領域５の表面上の電圧影響を与える可能性がある。
【００２５】 層Ｍ２上の電圧がソース又はドレインのいずれかの方向にシフトするにつれて
、絶縁破壊電圧はその最適値から減少する。したがって、絶縁破壊電圧をその最
適な値に維持することが望まれる。これは、層Ｍ２をソースとドレイン間の電圧
に保つことにより達成することができる。
【００２６】 図２は、上記結果を達成する本発明の実施の形態の図を示している。抵抗素子
Ｒ１及びＲ２から構成される電圧分割器が提供される。抵抗Ｒ１は、ドレインと
電気的に接触しており、抵抗Ｒ２は、ソース及びボディと電気的に接触している
。２つの抵抗は互いに接続されており、その接続ノードＮ１では、第２金属層Ｍ
２に接続されている。
【００２７】 Ｒ１及びＲ２は、近似的に同じ値を有する。しかし、非常に異なる値を有する
抵抗であっても、絶縁破壊を制御する分割器がない場合と比較した時、若干の改
善が提供される。
【００２８】 本発明の好適な実施の形態が図３において示されている。ここでは、デバイス
１０は、より詳細に示されている。複数のインターデジテートされた領域として
、ソース及びドレイン領域が示されている。それぞれの領域は、ドレインリード
４２及びソースリード４０のそれぞれにおいて反対側の端で終端している。
【００２９】 ゲート２０が省略されているが、当業者であれば、典型的なゲートが図１にお
いて示されるストライプ２０のような一連の平行なストライプを有していること
が理解される。１つのストライプは、図１におけるソース１９とドレイン１９の
間のパスのようなドレイン−ソースパスのそれぞれに関連している。ストライプ
は、該デバイスの外側で互いに接続されている。
【００３０】 ドレイン又はソースフィンガーのいずれかを過ぎるゲート共通ラインを配線す
るために、クロスアンダーが使用される。上部レベルの金属層Ｍ２は、大きい方
の破線の方形により示されている。デバイス１０は、シリコン酸化膜のような絶
縁膜で満たされたアイソレーショントレンチ４８により囲まれている。
【００３１】 デバイス１０に隣接するのは、抵抗性の分割器５０である。抵抗性の分割器５
０は、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２を含んでいるポリシリコン抵抗で
ある。２つの抵抗は、ノードＮ１で互いに接続されている。Ｒ１の他の端は、ド
レインバス４２に接続されており、Ｒ２の他の端は、ソースバス４０に接続され
ている。したがって、図３において示される構造は、図２において示されたもの
に一致する。
【００３２】 金属コネクタ４５は、ノードＮ１を金属層Ｍ２に接続する。抵抗性分割器５０
は、図示しないフィールド酸化膜及び堆積された酸化層２８によりデバイスから
隔離されている。
【００３３】 抵抗Ｒ１及びＲ２は、ゲート２０が形成されるのと同時に形成することができ
る。ゲート並びに抵抗Ｒ１及びＲ２は、基板の表面上のフィールド酸化膜（図示
せず）のいずれか上に堆積されるポリシリコンにより形成される。ゲート２０を
導電性にする時に、抵抗Ｒ１及びＲ２がマスキングされる。
【００３４】 Ｎ又はＰ型ドレインエクステンション２２，２４のいずれかのドーピングの間
に露光によって、抵抗Ｒ１及びＲ２は、高抵抗値にドープされる。Ｐ及びＮ型エ
クステンションにおけるドーピングは、ゲート及びソース並びにドレイン領域の
ドーピングよりも約３桁分少ない。言い換えれば、該エクステンションのドーピ
ングは、ソース又はドレイン及びゲートのドーピングよりも１０００倍以上導電
性が少ない。
【００３５】 図３は、方形の形状で延びている抵抗Ｒ１及びＲ２を示しており、当業者であ
れば、所望の抵抗値を達成するために、蛇行配置を含めて、抵抗Ｒ１及びＲ２を
特定の形状で製造することができることが理解されよう。
【００３６】 ドレイン及びソースの下に抵抗を形成することもできる。このレイアウトによ
り、回路サイズの増加なしに形成することができる。Ｍ２に接触する端のみがバ
スを越えて延出する必要がある。抵抗の８０％がバスの下に形成される。図５及
び図６を参照されたい。
【００３７】 動作において、ソースとドレイン間に電位差が現れると、抵抗Ｒ１及びＲ２を
含んでいる分割器５０間に同じ電位差が現れる。Ｒ１及びＲ２が近似的に同じ値
である場合、それぞれの抵抗間に同じ電圧降下がある。同様に、層Ｍ２に対して
電荷が蓄積する場合、該蓄積電荷は、抵抗Ｒ１及びＲ２を通して消散させる。
【００３８】 図３において示される抵抗構造に加えて、当業者であれば、本発明者による米
国特許第5,466,963号において開示されるようなトレンチに形成してもよいこと
を理解されよう。該特許の全体の開示は、参照により明細書に組み込まれる。こ
こでは、ダイオードＤ１の第１セットは、ダイオードＤ２の第２セットに接続さ
れる。ダイオードＤ１及びＤ２は、ポリシリコン層で形成される１つ又は複数の
ダイオードのセットである。
【００３９】 ポリシリコン層は、デバイス１０として同じ基板８上に堆積されるが、図３に
おいて示される抵抗性分割器５０と同じやり方でそこへ隣接する。言い換えれば
、抵抗Ｒ１及びＲ２は、ダイオードＤ１及びＤ２により置き換えることができる
。ダイオードは逆バイアスされ、ソースとドレイン間に電圧がある時に高インピ
ーダンスを与える。しかし、ポリシリコンダイオードには漏洩性があることがよ
く知られている。このため、層Ｍ２上に蓄積される電荷は、ダイオードを通して
ソース及びドレインにリークする。
【００４０】 本発明のさらに別の実施の形態では、抵抗性の分割器を製作するために、ＬＤ
ＭＯＳ１０のＩＬＤ層３４を改造することが可能である。この場合、ＩＬＤ層３
４には、コンタクト３２，３０の上の領域において少なくとも低い導電性が与え
られる。ＩＬＤ層３４をこれらの領域において低抵抗性及び低導電性にすること
により、ソース金属コンタクト３２と金属層Ｍ２の間、及び金属層Ｍ２とドレイ
ンコンタクト３０の間に抵抗が形成される。層Ｍ２は、分割器のノードＮ１とな
る。
【００４１】 本発明の幾つかの実施の形態を記載してきたが、当業者であれば、特許請求の
範囲に示されるような本発明の精神及び範囲から逸脱することなく、開示された
実施の形態に対して更なる改造、変更、省略及び追加がなされてもよいことを理
解されよう。さらに、当業者であれば、抵抗Ｒ１及びＲ２が、基板８上又は基板
８内であっても、１つ又は複数のポリシリコン層又は他の層において形成されて
もよいことを理解されよう。しかし、その状況においてかかる抵抗を形成するこ
とは、全体のデバイスを製造するプロセスにおいて更なるステップを必要とする
場合がある。
【００４２】 ラテラルＤＭＯＳデバイス１０の絶縁破壊電圧は、向かい合う端でソース１８
及びドレイン１９に結合される電圧分割器５０により制御される。第１及び第２
抵抗素子Ｒ１及びＲ２の間の分割器のノードＮ１は、第２レベルの導電性のシー
ルドＭ２に接続される。ＩＬＤ層３４は、シールドＭ２を第１レベルの導電性Ｍ
１コンタクトから隔離する。
【図面の簡単な説明】
【図１】 ラテラルＤＭＯＳ素子の断面図である。
【図２】 本発明の回路図である。
【図３】 図２の回路が設けられる図１の素子の上面図である。
【図４】 本発明の代替的な実施の形態による回路図である。
【図５】 ソース及びドレイン領域の下の抵抗素子を示す図である。
【図６】 ソース及びドレイン領域の下の抵抗素子を示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5F038 AR06 AV06 BH02 BH04 BH13 EZ20 5F048 AA05 AC06 AC10 BC05 5F140 AA25 AA38 AB06 AB10 AC21 BA01 BF01 BF04 BH14 BH30 BJ01 BJ05 BJ25 BJ28 CB01 CC02 CC03 CD09 DA01 DA08

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが素子の２つの端子間に比較的高い電位差を受ける
    、１つ又は複数の高電圧素子を含む改善された電圧絶縁破壊構造を有する集積回
    路であって、 半導体導電材料からなる基板と、 前記基板における第１及び第２の高ドープされた素子端子領域と、 前記端子領域へのビアを含む、前記基板上の第１絶縁層と、 横方向に離れて互いに配置され、前記第１絶縁層における前記ビアを介して延
    びて前記端子領域のそれぞれに接触する第１及び第２導電性コンタクトを含む、
    前記絶縁層上の第１導電層と、 前記導電性コンタクト上の第２絶縁層と、 前記導電性コンタクト上に延びると共に前記導電性コンタクトの間を延びる、
    前記第２絶縁層上の第２導電層と、 前記導電性コンタクト間の電圧をより低い電圧に分割し、前記より低い電圧を
    前記第２導電層に接続するための手段と、を結合して備える集積回路。
  2. 【請求項２】 前記電圧を分割するための手段は、前記第２導電層からの電
    荷を伝導するための手段を含む、ことを特徴とする請求項１記載の集積回路。
  3. 【請求項３】 前記電圧を分割するための手段は、互いに直列に接続された
    第１及び第２抵抗素子を含み、前記第１抵抗素子はその一方の端で一方の導電性
    コンタクトに接続され、前記第２抵抗素子はその一方の端で他方の導電性コンタ
    クトに接続され、前記抵抗素子の他方の端は互いに接続されると共に前記第２導
    電層に接続される、ことを特徴とする請求項１記載の集積回路。
  4. 【請求項４】 前記基板上にポリシリコン層が設けられ、該ポリシリコン層
    は前記第１及び第２抵抗素子を含む、ことを特徴とする請求項３記載の集積回路
    。
  5. 【請求項５】 前記ポリシリコン層は、第１及び第２ポリシリコン抵抗を含
    む、ことを特徴とする請求項４記載の集積回路。
  6. 【請求項６】 前記基板上に設けられたポリシリコン層は、前記第１及び第
    ２抵抗素子を設けるために、ポリシリコンで形成される複数の逆バイアスされる
    ダイオードを含む、ことを特徴とする請求項４記載の集積回路。
  7. 【請求項７】 前記絶縁層のうちの１つの部分は、前記抵抗素子を設けるた
    めに低ドープされる、ことを特徴とする請求項１記載の集積回路。
  8. 【請求項８】 前記高電圧素子は、ダイオード、シリコン制御整流器、電界
    効果トランジスタ、バイポーラトランジスタ及び絶縁ゲートバイポーラトランジ
    スタからなる群から選択される、ことを特徴とする請求項１記載の集積回路。
  9. 【請求項９】 前記高電圧素子の１つはラテラルＤＭＯＳ素子であり、 前記基板の表面において第１導電率を有するボディ領域及びボディコンタクト
    領域と、 前記基板の表面で第２の相対する導電率を有し、ソース領域に隣接してチャネ
    ル領域を形成する前記ボディ領域に延びるソース領域と、 前記チャネル領域を覆う絶縁ゲートと、 前記基板の表面において前記第２導電率を有し、前記基板に延びるドレイン領
    域と、 前記ソース領域と前記ドレイン領域の間に設けられるドレインエクステンショ
    ンと、をさらに備えることを特徴とする請求項１記載の集積回路。
  10. 【請求項１０】 一方の端で前記ソースバスに接続され、他方の端で前記ド
    レインバスに接続される電圧を分割するための手段により、それぞれのセットが
    ソース及びドレインバスのそれぞれで終端する、インターデジテートされたソー
    ス及びドレイン領域の２つのセット、により特徴付けられる請求項１記載の集積
    回路。
  11. 【請求項１１】 電圧を分割するための前記手段は、前記基板上かつ前記バ
    スの下に設けられ、前記第２導電層に結合される、ことを特徴とする請求項１０
    記載の集積回路。
  12. 【請求項１２】 １つ又は複数のラテラルＤＭＯＳ素子を含む、改善された
    電圧絶縁破壊構造を有する集積回路であって、改善された前記ラテラルＤＭＯＳ
    素子は、 半導体導電材料からなる基板と、 前記基板の表面において第１導電率を有するボディ領域及びボディコンタクト
    領域と、 前記基板の表面で第２の相対する導電率を有し、その一部分がチャネル領域を
    形成する前記ボディ領域に延びるソース領域と、 前記チャネル領域を覆う絶縁ゲートと、 前記基板の表面において第２導電率を有し、前記基板に延びるドレイン領域と
    、 前記ソース領域と前記ドレイン領域の間に設けられるドレインエクステンショ
    ンと、 第１導電性コンタクト層を前記基板の表面上の他の領域から絶縁し、前記ソー
    ス及び前記ドレイン領域上のビアを含む前記基板上の第１絶縁層と、 前記ビアを介して前記基板における前記ソース及びドレイン領域に接触するた
    めのソース及びドレインコンタクトを含む、前記基板上の第１導電層と、 前記第１導電層上の第２絶縁層と、 ソース、接合型電界効果トランジスタのドレインエクステンション及びドレイ
    ン領域を覆って延びる、前記第２絶縁層上の第２導電層と、 互いに直列に接続され、第１抵抗素子がその一方の端で前記ソースに接続され
    、第２抵抗素子がその一方の端で前記ドレインに接続され、前記抵抗素子の他方
    の端が互いに接続されると共に前記第２導電層に接続される前記第１及び第２抵
    抗素子を含む電圧分割器と、を備える集積回路。
  13. 【請求項１３】 前記基板上にポリシリコン層が設けられ、該ポリシリコン
    層は、前記第１及び第２抵抗素子をさらに含む、請求項１２記載の改善されたラ
    テラルＤＭＯＳ素子を有する集積回路。
  14. 【請求項１４】 前記ポリシリコン層は、第１及び第２ポリシリコン抵抗を
    含む、請求項１３記載の改善されたラテラルＤＭＯＳ素子を有する集積回路。
  15. 【請求項１５】 前記基板上に設けられるポリシリコン層は、前記第1及び
    第２抵抗素子を設けるために、ポリシリコンで形成された複数の逆バイアスされ
    るダイオードを含む、請求項１３記載の改善されたラテラルＤＭＯＳ素子を有す
    る集積回路。
  16. 【請求項１６】 前記絶縁層のうちの１つの部分は、前記抵抗素子を設ける
    ために低ドープされている、請求項１２記載の改善されたラテラルＤＭＯＳ素子
    を有する集積回路。
  17. 【請求項１７】 前記ドレインエクステンションは、前記第２導電率を有す
    る外部領域及び前記第１導電率を有する内部領域を有する接合型電界効果トラン
    ジスタエクステンションを含む、請求項１２記載の改善されたラテラルＤＭＯＳ
    素子を有する集積回路。
  18. 【請求項１８】 インターデジテートされたソース及びドレイン領域の２つ
    のセットと、前記インターデジテートされたソース及びドレイン領域の対応する
    前記セットにそれぞれ結合されるソース及びドレインバスと、一方の前記バスの
    下に設けられる一方の抵抗素子及び他方の前記バスの下に設けられる他方の抵抗
    素子、をさらに備える請求項１２記載の改善されたラテラルＤＭＯＳ素子を有す
    る集積回路。
  19. 【請求項１９】 ソース、ゲート、ドレイン、ドレインエクステンション及
    び該ドレインエクステンション上にあり、絶縁層により素子から隔離されている
    導電層を有するラテラルＤＭＯＳ素子において、互いに直列に接続され、第１抵
    抗素子が一方の端で前記ソースに接続され、第２抵抗素子が他方の端で前記ドレ
    インに接続され、前記抵抗素子の直列接続で前記導電層に接続される前記第１及
    び第２抵抗素子を有する電圧分割器を備える、ラテラルＤＭＯＳ素子。
  20. 【請求項２０】 前記基板上にポリシリコン層が設けられ、該ポリシリコン
    層は前記第１及び第２抵抗素子を含む、ことを特徴とする請求項１９記載のラテ
    ラルＤＭＯＳ素子。
  21. 【請求項２１】 前記第１及び第２抵抗素子は、第１及び第２ポリシリコン
    抵抗を含む、ことを特徴とする請求項２０記載のラテラルＤＭＯＳ素子。
  22. 【請求項２２】 前記基板上に設けられるポリシリコン層は、前記第１及び
    第２抵抗素子を設けるために、ポリシリコン層で形成される複数の逆バイアスさ
    れるダイオードを有する、ことを特徴とする請求項１９記載のラテラルＤＭＯＳ
    素子。
  23. 【請求項２３】 前記絶縁層のうちの一部は、前記抵抗素子を設けるために
    低ドープされている、ことを特徴とする請求項１９記載のラテラルＤＭＯＳ素子
    。
  24. 【請求項２４】 インターデジテートされたソース及びドレイン領域の２つ
    のセットと、前記インターデジテートされたソース及びドレイン領域の対応する
    前記セットにそれぞれ結合されるソース及びドレインバスと、一方のバスの下に
    設けられる一方の抵抗素子及び他方のバスの下に設けられる他方の抵抗素子、に
    より特徴付けられる請求項１９記載のラテラルＤＭＯＳ素子。
  25. 【請求項２５】 １つ又は複数のラテラルＤＭＯＳ素子を含む、改善された
    電圧絶縁破壊を有する集積回路を製造するための方法であって、 基板において、該基板の表面において第１導電率を有するボディ領域及びボデ
    ィコンタクト領域をドープするステップと、 前記基板において、該基板の表面で第２の相対する導電率を有するソース領域
    をドープし、前記ソース領域に隣接してチャネル領域を形成する前記ボディ領域
    に延びるステップと、 前記基板において、該基板の表面において前記第２導電率を有するドレイン領
    域を形成し、前記基板に延びるステップと、 前記基板において、前記第２導電率を有する外部領域と前記第１導電率を有す
    る内部領域とを有して、前記ソース領域と前記ドレイン領域の間に設けられる接
    合型電界効果トランジスタのドレインエクステンションを形成するステップと、 前記チャネル領域を覆う絶縁ゲートを形成するステップと、 前記基板の表面上の他の領域から第１導電層を絶縁するために、前記基板上に
    第１絶縁層を形成するステップと、 前記ソース及びドレイン上の前記第１絶縁層においてコンタクトビアを形成し
    、前記第１絶縁層の上に第１導電層を堆積し、ソース及びドレインコンタクトに
    前記第１導電層をパターニングするステップと、 前記第1導電層上に第２絶縁層を堆積するステップと、 前記第２絶縁層の上に第２導電層を堆積し、ソース、接合型電界効果トランジ
    スタのドレインエクステンション及びドレイン領域に延びるステップと、 互いに直列に接続され、第１抵抗素子がその一方の端で前記ソースに接続され
    、第２抵抗素子がその一方の端で前記ドレインに接続され、前記抵抗素子の他方
    の端が互いに接続されると共に前記第２導電層に接続される前記第１及び第２抵
    抗素子を形成するステップと、を備える製造方法。
  26. 【請求項２６】 前記抵抗素子を形成する前記ステップは、前記基板及び絶
    縁層上にポリシリコン層を堆積するステップを含む、ことを特徴とする請求項２
    ５記載の製造方法。
  27. 【請求項２７】 前記ゲートは、前記第１及び第２抵抗素子として、同じ前
    記ポリシリコン層から形成される、ことを特徴とする請求項２６記載の製造方法
    。
  28. 【請求項２８】 前記第１及び第２抵抗素子を形成する前記ステップは、１
    つ又は複数の逆バイアスされるダイオードの第１及び第２群を形成するために、
    ポリシリコン層をマスキング及びドーピングするステップをさらに含む、ことを
    特徴とする請求項２６記載の製造方法。
  29. 【請求項２９】 前記第１及び第２抵抗素子を形成する前記ステップは、第
    １及び第２ポリシリコン抵抗を形成するために、前記ポリシリコン層をマスキン
    グ及びドーピングするステップをさらに含む、ことを特徴とする請求項２６記載
    の製造方法。
  30. 【請求項３０】 前記第１及び第２抵抗素子を形成する前記ステップは、前
    記第１導電層のソースコンタクトと前記第２導電層の間、及び前記第１導電層ド
    レインコンタクトと前記第２導電層の間の前記第２絶縁層の一部が共に抵抗性を
    有するように、抵抗層として、前記第２絶縁層を形成するステップをさらに含む
    、ことを特徴とする請求項２５記載の製造方法。
  31. 【請求項３１】 延長ドレイン領域のセットでインターデジテートされた延
    長ソース領域のセットを形成するステップと、ソース及びドレイン領域のインタ
    ーデジテートされたセットの相対する端の近くに、前記基板上にわたり前記第１
    及び第２抵抗素子を形成するステップと、前記第１絶縁層で前記抵抗素子を覆う
    ステップと、前記第１導電層から前記第１絶縁層及び前記抵抗素子上に、第１及
    び第２バスを形成するステップと、前記ソース及びドレインのそれぞれに前記バ
    スを接続するステップと、前記バスの下の前記抵抗素子を前記第２導電層に接続
    するステップと、により特徴付けられる請求項２１記載の方法。
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