JP2556175B2 - 半導体装置における電界集中防止構造 - Google Patents
半導体装置における電界集中防止構造Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の表面に設けられた配線等の
導電層からの電界の影響によりその下の半導体層表面に
おいて電界集中が生じるのを防止するための電界集中防
止構造に関する。
導電層からの電界の影響によりその下の半導体層表面に
おいて電界集中が生じるのを防止するための電界集中防
止構造に関する。
第13A図および第13B図はそれぞれ、従来の半導体装置
における電界集中防止構造を示す平面図および断面図で
ある。第13B図の断面図は、第13A図の平面図のＡ−Ａ線
に沿ったものである。
における電界集中防止構造を示す平面図および断面図で
ある。第13B図の断面図は、第13A図の平面図のＡ−Ａ線
に沿ったものである。
図示のように、n-半導体基板１の表面に、ｐ拡散領域
２とn+拡散領域３とが離れて形成されている。配線等の
導電層４はn+拡散領域３とコンタクトし、n-半導体基板
１およびｐ拡散領域２とは絶縁層５により絶縁されてい
る。導電層４直下の絶縁層５中には導電プレート6a〜6e
が整列配置されている。左側の導電プレート6eはｐ拡散
領域２にコンタクトされ、他の導電プレート6a〜6dは絶
縁層５中でフローェィング状態に保たれている。隣接す
る導電プレートの端部はオーバラップさせてある。
２とn+拡散領域３とが離れて形成されている。配線等の
導電層４はn+拡散領域３とコンタクトし、n-半導体基板
１およびｐ拡散領域２とは絶縁層５により絶縁されてい
る。導電層４直下の絶縁層５中には導電プレート6a〜6e
が整列配置されている。左側の導電プレート6eはｐ拡散
領域２にコンタクトされ、他の導電プレート6a〜6dは絶
縁層５中でフローェィング状態に保たれている。隣接す
る導電プレートの端部はオーバラップさせてある。
導電プレート6aと6b、6bと6c、6cと6d、6dと6eはそれ
ぞれ容量結合している。また導電層４と各導電プレート
6a〜6eも容量結合している。
ぞれ容量結合している。また導電層４と各導電プレート
6a〜6eも容量結合している。
ｐ拡散領域２を低電位、n+拡散領域３を高電位にする
と、n-半導体基板１とｐ拡散領域２のpnに接合界面から
空乏層が伸びる。ｐ拡散領域2,n+拡散領域３間のn-半導
体基板１がほぼ全部、空乏化することにより、高耐圧が
実現される。第14図の点線は、導電層４か無い場合の、
n-半導体基板１の空乏化領域における等電位線を示す。
空乏層はn-半導体基板１の表面において横方向に、制約
なく伸びることができるので、n-半導体基板１表面での
電界集中は生じない。
と、n-半導体基板１とｐ拡散領域２のpnに接合界面から
空乏層が伸びる。ｐ拡散領域2,n+拡散領域３間のn-半導
体基板１がほぼ全部、空乏化することにより、高耐圧が
実現される。第14図の点線は、導電層４か無い場合の、
n-半導体基板１の空乏化領域における等電位線を示す。
空乏層はn-半導体基板１の表面において横方向に、制約
なく伸びることができるので、n-半導体基板１表面での
電界集中は生じない。
一方、高電位の導電層４が有ると、導電プレート6a〜
6eとが無い場合、導電層４からの電界の影響により、n-
半導体基板１の表面での空乏層の横方向の伸びが抑制さ
れる。このため、n-半導体基板１の空乏化領域における
等電位線は第15図の点線に示すようになり、n-半導体基
板１表面で電界集中が発生し、耐圧が低下してしまう。
これを防止するために導電プレート6a〜6eが設けてあ
る。
6eとが無い場合、導電層４からの電界の影響により、n-
半導体基板１の表面での空乏層の横方向の伸びが抑制さ
れる。このため、n-半導体基板１の空乏化領域における
等電位線は第15図の点線に示すようになり、n-半導体基
板１表面で電界集中が発生し、耐圧が低下してしまう。
これを防止するために導電プレート6a〜6eが設けてあ
る。
いま、導電プレート6a〜6e間の結合容量および導電層
４と導電プレート6aとの間の結合容量が、導電層４と導
電プレート6b〜6eとの間の結合容量よりも十分に大きい
ものとすると、導電プレート6a〜6eの各電位は、ｐ拡散
領域２とn+拡散領域３との間の電位差の容量分割によ
り、導電プレート6eから導電プレート6aに向かって順に
高くなっていく。これによりn-半導体基板１の表面にお
いて空乏層が右側（n+拡散領域３側）に伸び易くなり、
n-半導体基板１表面での電界集中が緩和される。
４と導電プレート6aとの間の結合容量が、導電層４と導
電プレート6b〜6eとの間の結合容量よりも十分に大きい
ものとすると、導電プレート6a〜6eの各電位は、ｐ拡散
領域２とn+拡散領域３との間の電位差の容量分割によ
り、導電プレート6eから導電プレート6aに向かって順に
高くなっていく。これによりn-半導体基板１の表面にお
いて空乏層が右側（n+拡散領域３側）に伸び易くなり、
n-半導体基板１表面での電界集中が緩和される。
従来の半導体装置における電界集中防止構造は以上の
ように構成されており、n-半導体基板１表面での電界集
中を有効に緩和するためには、導電プレート6a〜6e間の
結合容量および導電層４と導電プレート6eとの間の結合
容量が導電層４と導電プレート6b〜6eとの間の結合容量
よりも十分大きいことが必要である。ところが、これを
実現するためには、導電層４と導電プレート6b〜6eとの
間に介在する絶縁層５の厚みを、一般に用いられる絶縁
層の厚みよりも極めて厚くしなければならず、絶縁層５
の形成が困難となる。このため、容易に形成可能な厚み
の絶縁層５を用いた場合には、n-半導体基板１表面での
電界集中防止効果が十分に得られないという問題点があ
った。
ように構成されており、n-半導体基板１表面での電界集
中を有効に緩和するためには、導電プレート6a〜6e間の
結合容量および導電層４と導電プレート6eとの間の結合
容量が導電層４と導電プレート6b〜6eとの間の結合容量
よりも十分大きいことが必要である。ところが、これを
実現するためには、導電層４と導電プレート6b〜6eとの
間に介在する絶縁層５の厚みを、一般に用いられる絶縁
層の厚みよりも極めて厚くしなければならず、絶縁層５
の形成が困難となる。このため、容易に形成可能な厚み
の絶縁層５を用いた場合には、n-半導体基板１表面での
電界集中防止効果が十分に得られないという問題点があ
った。
この発明は上記のような問題点を解消するためになさ
れたもので、普通の厚みの絶縁層を用いても導電層直下
の半導体層表面での電界集中の発生を有効に防止するこ
とのできる電界集中防止構造を得ることを目的とする。
れたもので、普通の厚みの絶縁層を用いても導電層直下
の半導体層表面での電界集中の発生を有効に防止するこ
とのできる電界集中防止構造を得ることを目的とする。
第１の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第１半導体領域に面する
位置から第２半導体領域の方向に向って、隣接するもの
相互の結合容量が第１半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第１半導体領域に面する
位置から第２半導体領域の方向に向って、隣接するもの
相互の結合容量が第１半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
第２の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第１半導体領域近傍
から第２半導体領域の方向に向って、隣接するもの相互
の結合容量が第１半導体領域から離れるに従って減少す
るように整列配置された複数の第２導電型のフローティ
ング半導体領域とを備えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第１半導体領域近傍
から第２半導体領域の方向に向って、隣接するもの相互
の結合容量が第１半導体領域から離れるに従って減少す
るように整列配置された複数の第２導電型のフローティ
ング半導体領域とを備えて構成されている。
第３の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも１つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも１つの第２導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第１半導体領域近傍から第２半導体領域の方
向に向って、隣接するもの相互の接合容量が第１半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第２半導体領域上に接触しかつ第１半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第１半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも１つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも１つの第２導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第１半導体領域近傍から第２半導体領域の方
向に向って、隣接するもの相互の接合容量が第１半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
第４の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第２半導体領域に面する
位置から第１半導体領域の方向に向って、隣接するもの
相互の結合容量が第２半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第２半導体領域に面する
位置から第１半導体領域の方向に向って、隣接するもの
相互の結合容量が第２半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
第５の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第２半導体領域近傍
から第１半導体領域の方向に向って、隣接するもの相互
の結合容量が第２半導体領域から離れるに従って減少す
るように整列配置された複数の第２導電型のフローディ
ング半導体領域とを備えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第２半導体領域近傍
から第１半導体領域の方向に向って、隣接するもの相互
の結合容量が第２半導体領域から離れるに従って減少す
るように整列配置された複数の第２導電型のフローディ
ング半導体領域とを備えて構成されている。
第６の発明に係る電界集中防止構造は、第１導電型の
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも１つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも１つの第２導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第２半導体領域近傍から第１半導体領域の方
向に向って、隣接するもの相互の結合容量が第２半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第２導電型の第１半導体領域および第１導電型の第２半
導体領域と、第１半導体領域上に接触しかつ第２半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第２半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも１つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも１つの第２導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第２半導体領域近傍から第１半導体領域の方
向に向って、隣接するもの相互の結合容量が第２半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
第１の発明における導電プレート、第２の発明におけ
るフローティング半導体領域、第３の発明における導電
プレートおよびフローティング半導体領域は、隣接する
もの相互の結合容量が第１半導体領域から離れるに従っ
て減少するように整列配置してある。また、第４の発明
における導電プレート、第５の発明におけるフローティ
ング半導体領域、第６の発明における導電プレートおよ
びフローティング半導体領域は、隣接するもの相互の結
合容量が第２半導体領域から離れるに従って減少するよ
うに整列配置してある。これにより、導電プレートやフ
ローティング半導体領域の各電位を直線的に（すなわち
等電位差で）変化させることが可能になり、これに応じ
た電位分布を半導体層の表面に実現できる。
るフローティング半導体領域、第３の発明における導電
プレートおよびフローティング半導体領域は、隣接する
もの相互の結合容量が第１半導体領域から離れるに従っ
て減少するように整列配置してある。また、第４の発明
における導電プレート、第５の発明におけるフローティ
ング半導体領域、第６の発明における導電プレートおよ
びフローティング半導体領域は、隣接するもの相互の結
合容量が第２半導体領域から離れるに従って減少するよ
うに整列配置してある。これにより、導電プレートやフ
ローティング半導体領域の各電位を直線的に（すなわち
等電位差で）変化させることが可能になり、これに応じ
た電位分布を半導体層の表面に実現できる。
第1A図および第1B図はそれぞれこの発明による半導体
装置における電界集中防止構造の一実施例を示す平面図
および断面図である。第1A図のＢ−Ｂ線に沿った断面図
が第1B図に相当する。
装置における電界集中防止構造の一実施例を示す平面図
および断面図である。第1A図のＢ−Ｂ線に沿った断面図
が第1B図に相当する。
図示のように、n-半導体基板11の表面に、ｐ拡散領域
12とn+拡散領域13とが離れて形成されている。n+拡散領
域13は、配線等の導電層14のn-半導体基板11との電気的
接続のための領域として働く。導電層14はn+拡散領域13
とコンタクトし、n-半導体基板11およびｐ拡散領域12と
は絶縁層15により絶縁されている。導電層14直下の絶縁
層15中には導電プレート16a〜16eが整列配置されてい
る。左端の導電プレート16eはｐ拡散領域に12にコンタ
クトされ、他の導電プレート16a〜16dは絶縁層15中でフ
ローティング状態に保たれている。隣接する導電プレー
トの端部はオーバラップさせてある。この目的で、導電
プレート16bおよび16dの両端は上方に段階状に折り曲げ
られた構造となっている。
12とn+拡散領域13とが離れて形成されている。n+拡散領
域13は、配線等の導電層14のn-半導体基板11との電気的
接続のための領域として働く。導電層14はn+拡散領域13
とコンタクトし、n-半導体基板11およびｐ拡散領域12と
は絶縁層15により絶縁されている。導電層14直下の絶縁
層15中には導電プレート16a〜16eが整列配置されてい
る。左端の導電プレート16eはｐ拡散領域に12にコンタ
クトされ、他の導電プレート16a〜16dは絶縁層15中でフ
ローティング状態に保たれている。隣接する導電プレー
トの端部はオーバラップさせてある。この目的で、導電
プレート16bおよび16dの両端は上方に段階状に折り曲げ
られた構造となっている。
導電プレート16aと16b、16bと16c、16cと16d、16dと1
6eはそれぞれ容量結合している。また導電層14と各導電
層16a〜16eも容量結合している。いま、導電プレート16
aと16bの間の結合容量をb1、導電プレート16bと16cの間
の結合容量をb2、導電プレート16cと16dの間の結合容量
をb3、導電プレート16dと16eの間の結合容量をb4とする
と、 b4＞b3＞b2＞b1 …（１） となるように設定される。この目的で、第1A図に示すよ
うに、導電プレート16a〜16eのサイズを導電プレート16
eから16aに向って順に小さくし、隣接する導電プレート
端部のオーバラップ面積が順に小さくなるようにしてあ
る。
6eはそれぞれ容量結合している。また導電層14と各導電
層16a〜16eも容量結合している。いま、導電プレート16
aと16bの間の結合容量をb1、導電プレート16bと16cの間
の結合容量をb2、導電プレート16cと16dの間の結合容量
をb3、導電プレート16dと16eの間の結合容量をb4とする
と、 b4＞b3＞b2＞b1 …（１） となるように設定される。この目的で、第1A図に示すよ
うに、導電プレート16a〜16eのサイズを導電プレート16
eから16aに向って順に小さくし、隣接する導電プレート
端部のオーバラップ面積が順に小さくなるようにしてあ
る。
結合容量b1〜b4は、望ましくは次の漸化式に従って決
定される。
定される。
ここで、 ak:導電層14と右からｋ番目の導電プレート16a〜16eと
の間の結合容量 bk:右からｋ番目とｋ＋１番目の導電プレート16a〜16e
の間の結合容量 V1;容量a1にかかる電圧（すなわち右端の導電プレート1
6aに対する導電層14の電位） VX:容量bkにかかる電圧（すなわち隣接する導電プレー
ト16a〜16e間の電位差） である。なお上記VXは の一定値である。ここで、 Va:導電層14の電位 Vb:p拡散領域12の電位 n:導電プレートの数 である。
の間の結合容量 bk:右からｋ番目とｋ＋１番目の導電プレート16a〜16e
の間の結合容量 V1;容量a1にかかる電圧（すなわち右端の導電プレート1
6aに対する導電層14の電位） VX:容量bkにかかる電圧（すなわち隣接する導電プレー
ト16a〜16e間の電位差） である。なお上記VXは の一定値である。ここで、 Va:導電層14の電位 Vb:p拡散領域12の電位 n:導電プレートの数 である。
ak,V1,VXを設計から予め決めておき、上記（２），
（３）の漸化式を解くことによりbkを求める。そして、
そのbkが実現できるように、隣接する導電プレート16a
〜16e間のオーバラップ面積を決定する。
（３）の漸化式を解くことによりbkを求める。そして、
そのbkが実現できるように、隣接する導電プレート16a
〜16e間のオーバラップ面積を決定する。
（２）〜（４）式に従って、第1A図，第1B図の電界集
中防止構造を構成した場合、（４）式の条件より、隣接
する導電プレート16a〜16e間の電位差は均一となる。す
なわち、ｐ拡散領域12を低電位、n+拡散領域13（導電層
14）を高電位にすると、導電プレート16a〜16eの電位
は、導電プレート16eから導電プレート16aの順に、ｐ拡
散領域12の電位（低電位）から導電層14の電位（高電
位）に向って、直線的に高くなる。このため、導電プレ
ート16a〜16e直下のn-半導体基板11の表面電位もこれに
応じたものとなる。つまり、n-半導体基板11とｐ拡散領
域12のpn接合界面から伸びる空乏層は、n-半導体基板11
の表面において左方向（ｐ拡散領域12の方向）に集中す
ることなく、右方向（n+拡散領域13の方向）に均一に伸
びることができる。第２図の点線は、n-半導体基板11の
空乏化領域における等電位線を示す。このようにして、
n-半導体基板11の表面において電界集中が生じるのを有
効に防止することができる。
中防止構造を構成した場合、（４）式の条件より、隣接
する導電プレート16a〜16e間の電位差は均一となる。す
なわち、ｐ拡散領域12を低電位、n+拡散領域13（導電層
14）を高電位にすると、導電プレート16a〜16eの電位
は、導電プレート16eから導電プレート16aの順に、ｐ拡
散領域12の電位（低電位）から導電層14の電位（高電
位）に向って、直線的に高くなる。このため、導電プレ
ート16a〜16e直下のn-半導体基板11の表面電位もこれに
応じたものとなる。つまり、n-半導体基板11とｐ拡散領
域12のpn接合界面から伸びる空乏層は、n-半導体基板11
の表面において左方向（ｐ拡散領域12の方向）に集中す
ることなく、右方向（n+拡散領域13の方向）に均一に伸
びることができる。第２図の点線は、n-半導体基板11の
空乏化領域における等電位線を示す。このようにして、
n-半導体基板11の表面において電界集中が生じるのを有
効に防止することができる。
次に、上記（２），（３）の漸化式がどの様にして導
出されるのかを以下に示す。第３図は、第1A図，第1B図
の構造の等価回路を示す回路図である。第３図におい
て、導電プレートはｎ枚あるものとし、n+拡散領域13に
近い順に161,162,163,…,16n-1,16nの番号を付してい
る。ak（ｋ＝１〜ｎ）は導電層14と導電プレート16kと
の間の容量であり、bkは隣接する導電プレート16kと16
k+1の間の容量である。ただし、bnは導電プレート16nと
ｐ拡散領域12の間の容量である。Vaはn+拡散領域13およ
び導電層14の電位、Vbはｐ拡散領域12の電位である。ま
た、Vkは容量akにかかる電位差であり、すなわち導電プ
レート16kに対する導電層14の電位である。Ckは一点鎖
線で囲まれた部分の合成容量である。なお、導電層14,
導電プレート16とn-半導体基板11との間の容量は、電圧
保持状態においてn-半導体基板11の表面付近が空乏化す
ることによりほどんど無視できるものとする。
出されるのかを以下に示す。第３図は、第1A図，第1B図
の構造の等価回路を示す回路図である。第３図におい
て、導電プレートはｎ枚あるものとし、n+拡散領域13に
近い順に161,162,163,…,16n-1,16nの番号を付してい
る。ak（ｋ＝１〜ｎ）は導電層14と導電プレート16kと
の間の容量であり、bkは隣接する導電プレート16kと16
k+1の間の容量である。ただし、bnは導電プレート16nと
ｐ拡散領域12の間の容量である。Vaはn+拡散領域13およ
び導電層14の電位、Vbはｐ拡散領域12の電位である。ま
た、Vkは容量akにかかる電位差であり、すなわち導電プ
レート16kに対する導電層14の電位である。Ckは一点鎖
線で囲まれた部分の合成容量である。なお、導電層14,
導電プレート16とn-半導体基板11との間の容量は、電圧
保持状態においてn-半導体基板11の表面付近が空乏化す
ることによりほどんど無視できるものとする。
合成容量の関係から次式が得られる。
C1＝a1 …（５） また、電荷保存の法則から次式が得られる。
Ck・Vk＝bk・（Vk+1−Vk） …（７） （７）式より、 Vk+1−Vk＝Ck・Vk/bk …（８） を得る。
ここで、 Ck・Vk/bk＝（Va−Vb−V1）/n＝VX（＝const.） …
（９） と置く。すなわち、隣接する導電プレート16kと16k+1の
間の電位差を一定とする。すると、等差数列に和より、 Vk＝VX・（ｋ−１）＋V1 …（10） となる。
（９） と置く。すなわち、隣接する導電プレート16kと16k+1の
間の電位差を一定とする。すると、等差数列に和より、 Vk＝VX・（ｋ−１）＋V1 …（10） となる。
（10）式を（７）式に代入することにより、 を得る。また、（11）式でｋ＝ｋ＋１とおくことにより を得る。
ここで、（11），（12）式を（６）式に代入しbk+1に
ついて解くことにより、 を得る。この（13）式は前掲の（３）式と同じである。
ついて解くことにより、 を得る。この（13）式は前掲の（３）式と同じである。
また、（５）式と（９）式より を得る。この（14）式は前掲の（２）式と同じである。
よって、ak（ｋ＝１〜ｎ）が既知であれば、任意のV1
について、（13）式と（14）式の漸化式を解くことによ
りbk（ｋ＝１〜ｎ）が求まるので、このbkの値に従って
導電層14と導電プレート16の設計をすることによって、
n-半導体基板１表面での電界集中を有効に防ぐことがで
きる。
について、（13）式と（14）式の漸化式を解くことによ
りbk（ｋ＝１〜ｎ）が求まるので、このbkの値に従って
導電層14と導電プレート16の設計をすることによって、
n-半導体基板１表面での電界集中を有効に防ぐことがで
きる。
（13）式を見ると、隣接する導電プレート16kと16k+1
の間の容量bkは、ｋが大きくなるに従って（すなわちｐ
拡散領域12に近づくに従って）大きくする必要があるこ
とがわかる。言い換えれば、第1B図に構造において、隣
接する導電プレート16a〜16eの間の容量を（１）式に示
すようにｐ拡散領域12から離れるに従って減少させるこ
とが、一般的な厚みの絶縁層15を用いて電界集中防止構
造を形成する際の最適化の必要な条件なのである。
の間の容量bkは、ｋが大きくなるに従って（すなわちｐ
拡散領域12に近づくに従って）大きくする必要があるこ
とがわかる。言い換えれば、第1B図に構造において、隣
接する導電プレート16a〜16eの間の容量を（１）式に示
すようにｐ拡散領域12から離れるに従って減少させるこ
とが、一般的な厚みの絶縁層15を用いて電界集中防止構
造を形成する際の最適化の必要な条件なのである。
第4A図はこの発明による電界集中防止構造の他の実施
例を示す平面図、第4B図はそのＢ−Ｂ線に沿った断面構
造を示す断面図である。この実施例では、第1A図，第1B
図の導電プレート16b,16dの代りに、フローティングｐ
拡散領域17b,17dを用いている。フローティングｐ拡散
領域17b,17dはそれぞれ、導電プレート16aと16cの間お
よび16cと16eの間に対応するn-半導体基板11の表面に形
成されている。導電プレート16a,16c,16dとフローティ
ングｐ拡散領域17b,17dの隣接端部間は、第1A図，第1B
図の実施例と同様にオーバラップさせてある。こうする
ことにより、導電プレート16a,16c,16dとフローティン
グｐ拡散領域17b,17dの間の結合容量により、これらの
電位を第1A図，第1B図の実施例と同様に固定することが
でき、上述したのと同様の効果が得られる。
例を示す平面図、第4B図はそのＢ−Ｂ線に沿った断面構
造を示す断面図である。この実施例では、第1A図，第1B
図の導電プレート16b,16dの代りに、フローティングｐ
拡散領域17b,17dを用いている。フローティングｐ拡散
領域17b,17dはそれぞれ、導電プレート16aと16cの間お
よび16cと16eの間に対応するn-半導体基板11の表面に形
成されている。導電プレート16a,16c,16dとフローティ
ングｐ拡散領域17b,17dの隣接端部間は、第1A図，第1B
図の実施例と同様にオーバラップさせてある。こうする
ことにより、導電プレート16a,16c,16dとフローティン
グｐ拡散領域17b,17dの間の結合容量により、これらの
電位を第1A図，第1B図の実施例と同様に固定することが
でき、上述したのと同様の効果が得られる。
第5A図はこの発明による電界集中防止構造のさらに他
の実施例を示す平面図、第5B図はそのＢ−Ｂ線に沿った
断面構造を示す断面図である。この実施例では、第1A
図，第1B図の導電プレート16a〜16eの代りに、フローテ
ィングｐ拡散領域17a〜17dを用いている。フローティン
グｐ拡散領域17d〜17aは、ｐ拡散領域12の近傍からn+拡
散領域13の方向に向って、導電層14直下のn-半導体基板
11表面に比較的狭い間隔で整列配置してある。フローテ
ィングｐ拡散領域17d〜17aは順に小サイズに形成してあ
り、これにより隣接するフローティングｐ拡散領域間の
結合容量もｐ拡散領域12から離れるに従って減少してい
く。これにより、フローティングｐ拡散領域17a〜17dの
電位を第1A図，第1B図の実施例の導電プレート16a〜16e
と同様に固定することが可能となり、上述したのと同様
の効果が得られる。
の実施例を示す平面図、第5B図はそのＢ−Ｂ線に沿った
断面構造を示す断面図である。この実施例では、第1A
図，第1B図の導電プレート16a〜16eの代りに、フローテ
ィングｐ拡散領域17a〜17dを用いている。フローティン
グｐ拡散領域17d〜17aは、ｐ拡散領域12の近傍からn+拡
散領域13の方向に向って、導電層14直下のn-半導体基板
11表面に比較的狭い間隔で整列配置してある。フローテ
ィングｐ拡散領域17d〜17aは順に小サイズに形成してあ
り、これにより隣接するフローティングｐ拡散領域間の
結合容量もｐ拡散領域12から離れるに従って減少してい
く。これにより、フローティングｐ拡散領域17a〜17dの
電位を第1A図，第1B図の実施例の導電プレート16a〜16e
と同様に固定することが可能となり、上述したのと同様
の効果が得られる。
なお、第1A図，第1B図の実施例あるいは第4A図，第4B
図の実施例では、結合容量を漸減させるために、導電プ
レート16e〜16a,フローティングｐ拡散領域17d,17bのサ
イズを漸減させることによりオーバラップ面積を漸減さ
せたが、第6A図，第6B図あるいは第7A図，第7B図に示す
ように、導電プレート16e〜16a,フローティングｐ拡散
領域17d,17bのサイズは同じで、それらの重なり幅を漸
減させることによりオーバラップ面積を漸減させてもよ
い。
図の実施例では、結合容量を漸減させるために、導電プ
レート16e〜16a,フローティングｐ拡散領域17d,17bのサ
イズを漸減させることによりオーバラップ面積を漸減さ
せたが、第6A図，第6B図あるいは第7A図，第7B図に示す
ように、導電プレート16e〜16a,フローティングｐ拡散
領域17d,17bのサイズは同じで、それらの重なり幅を漸
減させることによりオーバラップ面積を漸減させてもよ
い。
また、上記各実施例では導電層14が、高電圧が印加さ
れるn+拡散領域13にコンタクトした場合について説明し
たが、第8A図，第8B図ないし第12A図，第12B図の実施例
に示すように、導電層14は低電圧が印加されるｐ拡散領
域12にコンタクトしてもよい。これらの各実施例は、そ
れぞれ、第1A図，第1B図の実施例および第4A図，第4B図
ないし第7A図，第7B図の実施例に対応するものである。
これらの各実施例において、導電層14からの電界は、n-
半導体基板11表面において、n-半導体基板11とｐ拡散領
域12のpn接合界面から伸びる空乏層を右方向（n+拡散領
域13方向）に不要に引き伸ばすように作用するが、等電
位差に電位が固定された導電プレート16a〜16e,フロー
ティングｐ拡散領域17a〜17dがあることにより、n-半導
体基板11表面での空乏層の伸びは適切なものに抑制され
る。その結果、例えばn+拡散領域13の端部や角で電界集
中が生じ耐圧が低下するのを防止することができる。
れるn+拡散領域13にコンタクトした場合について説明し
たが、第8A図，第8B図ないし第12A図，第12B図の実施例
に示すように、導電層14は低電圧が印加されるｐ拡散領
域12にコンタクトしてもよい。これらの各実施例は、そ
れぞれ、第1A図，第1B図の実施例および第4A図，第4B図
ないし第7A図，第7B図の実施例に対応するものである。
これらの各実施例において、導電層14からの電界は、n-
半導体基板11表面において、n-半導体基板11とｐ拡散領
域12のpn接合界面から伸びる空乏層を右方向（n+拡散領
域13方向）に不要に引き伸ばすように作用するが、等電
位差に電位が固定された導電プレート16a〜16e,フロー
ティングｐ拡散領域17a〜17dがあることにより、n-半導
体基板11表面での空乏層の伸びは適切なものに抑制され
る。その結果、例えばn+拡散領域13の端部や角で電界集
中が生じ耐圧が低下するのを防止することができる。
以上説明したように、請求項１記載の発明における導
電プレート、請求項２記載の発明におけるフローティン
グ半導体領域、請求項３記載の発明における導電プレー
トおよびフローティング半導体領域は、隣接するもの相
互の結合容量が第１半導体領域から離れるに従って減少
するように整列配置されており、また、請求項４記載の
発明における導電プレート、請求項５記載の発明におけ
るフローティング半導体領域、請求項６記載の発明にお
ける導電プレートおよびフローティング半導体領域は、
隣接するもの相互の結合容量が第２半導体領域から離れ
るに従って減少するように整列配置されているので、導
電プレートやフローティング半導体領域の各電位を直線
的に（すなわち等電位差で）変化させることが可能にな
り、これに応じた電位分布を半導体層表面に実現でき、
その結果、この発明によれば、普通の厚みの絶縁層を用
いても導電層直下の半導体層表面における電界集中を有
効に防止することができるという効果がある。
電プレート、請求項２記載の発明におけるフローティン
グ半導体領域、請求項３記載の発明における導電プレー
トおよびフローティング半導体領域は、隣接するもの相
互の結合容量が第１半導体領域から離れるに従って減少
するように整列配置されており、また、請求項４記載の
発明における導電プレート、請求項５記載の発明におけ
るフローティング半導体領域、請求項６記載の発明にお
ける導電プレートおよびフローティング半導体領域は、
隣接するもの相互の結合容量が第２半導体領域から離れ
るに従って減少するように整列配置されているので、導
電プレートやフローティング半導体領域の各電位を直線
的に（すなわち等電位差で）変化させることが可能にな
り、これに応じた電位分布を半導体層表面に実現でき、
その結果、この発明によれば、普通の厚みの絶縁層を用
いても導電層直下の半導体層表面における電界集中を有
効に防止することができるという効果がある。
第1A図および第1B図はそれぞれこの発明による電界集中
防止構造の一実施例を示す平面図および断面図、第２図
はこの発明の構造による空乏化領域での等電位線を示す
図、第３図はこの発明による構造の等価回路を示す回路
図、第4A図および第4B図から第12A図および第12B図まで
はそれぞれこの発明による電界集中防止構造の他の実施
例を示す平面図および断面図、第13A図および第13B図は
それぞれ従来の電界集中防止構造を示す平面図および断
面図、第14図は導電層が無い場合の空乏化領域における
等電位線を示す図、第15図は導電等が有る場合の空乏化
領域における等電位線を示す図である。 図において、11はn-半導体基板、12はｐ拡散領域、13は
n+拡散領域、14は導電層、15は絶縁層、16a〜16eは導電
プレート、17a〜17dはフローティングｐ拡散領域であ
る。 なお、各図中同一符号は同一または相当部分を示す。
防止構造の一実施例を示す平面図および断面図、第２図
はこの発明の構造による空乏化領域での等電位線を示す
図、第３図はこの発明による構造の等価回路を示す回路
図、第4A図および第4B図から第12A図および第12B図まで
はそれぞれこの発明による電界集中防止構造の他の実施
例を示す平面図および断面図、第13A図および第13B図は
それぞれ従来の電界集中防止構造を示す平面図および断
面図、第14図は導電層が無い場合の空乏化領域における
等電位線を示す図、第15図は導電等が有る場合の空乏化
領域における等電位線を示す図である。 図において、11はn-半導体基板、12はｐ拡散領域、13は
n+拡散領域、14は導電層、15は絶縁層、16a〜16eは導電
プレート、17a〜17dはフローティングｐ拡散領域であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第２半導体領域上に接触しかつ前記第１半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第１半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に、前記第１半導体領域
に面する位置から前記第２半導体領域の方向に向って、
隣接するもの相互の結合容量が前記第１半導体領域から
離れるに従って減少するように整列配置された複数の導
電プレートとを備える、半導体装置における電界集中防
止構造。 - 【請求項２】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第２半導体領域上に接触しかつ前記第１半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第１半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記半導体層表面に、前記第１半導体
領域近傍から前記第２半導体領域の方向に向って、隣接
するもの相互の結合容量が前記第１半導体領域から離れ
るに従って減少するように整列配置された複数の第２導
電型のフローティング半導体領域とを備える、半導体装
置における電界集中防止構造。 - 【請求項３】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第２半導体領域上に接触しかつ前記第１半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第１半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に形成された少なくとも
１つの導電プレートと、 前記導電層直下の前記半導体層中に形成された少なくと
も１つの第２導電型のフローティング半導体領域とを備
え、 前記導電プレートおよび前記フローティング半導体領域
は、前記第１半導体領域近傍から前記第２半導体領域の
方向に向って、隣接するもの相互の結合容量が前記第１
半導体領域から離れるに従って減少するように交互に整
列配置される、半導体装置における電界集中防止構造。 - 【請求項４】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第１半導体領域上に接触しかつ前記第２半導体領域
上方への延設された導電層と、 前記導電層と前記半導体層ならびに前記第２半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に、前記第２半導体領域
に面する位置から前記第１半導体領域の方向に向って、
隣接するもの相互の結合容量が前記第２半導体領域から
離れるに従って減少するように整列配置された複数の導
電プレートとを備える、半導体装置における電界集中防
止構造。 - 【請求項５】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第１半導体領域上に接触しかつ前記第２半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第２半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記半導体層表面に、前記第２半導体
領域近傍から前記第１半導体領域の方向に向って、隣接
するもの相互の結合容量が前記第２半導体領域から離れ
るに従って減少するように整列配置された複数の第２導
電型のフローティング半導体領域とを備える、半導体装
置における電界集中防止構造。 - 【請求項６】第１導電型の半導体層と、 前記半導体層の表面に形成された第２導電型の第１半導
体領域と、 前記半導体層の表面に前記第１半導体領域と分離して形
成された第１導電型の第２半導体領域と、 前記第１半導体領域上に接触しかつ前記第２半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第２半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に形成された少なくとも
１つの導電プレートと、 前記導電層直下の前記半導体層中に形成された少なくと
も１つの第２導電型のフローティング半導体領域とを備
え、 前記導電プレートおよび前記フローティング半導体領域
は、前記第２半導体領域近傍から前記第１半導体領域の
方向に向って、隣接するもの相互の結合容量が前記第２
半導体領域から離れるに従って減少するように交互に整
列配置される、半導体装置における電界集中防止構造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154620A JP2556175B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置における電界集中防止構造 |
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