JP2001502846A - 高電圧用の半導体素子 - Google Patents

高電圧用の半導体素子

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Abstract

(57)【要約】 本発明は、拡張ドリフト領域を備えた高周波ＭＯＳトランジスタであって、このＭＯＳトランジスタのドリフト領域の抵抗を変調するものを開示する。拡張ゲート層は、薄いゲート酸化物層の上に第２のＭＯＳ構造を形成する余分の半導体層により得る。このとき、電界は、拡張ドリフト領域においてラテラル方向に均一に分配される。この設計は、短いチャンネル長をもち、しかも低いドーピング濃度の拡張ドリフト領域をもち、また低いオン抵抗を高いブレークダウン電圧と共に有するＭＯＳトランジスタの製造を可能にする。

Description

【発明の詳細な説明】 高電圧用の半導体素子 技術分野 本発明は、ＭＯＳトランジスタの改良に関し、より詳しくは、ドリフト領域に おける抵抗の変調（modulation）を備えた拡張ドリフト領域をもつＭＯＳトラン ジスタに関するものである。 発明の背景 ＭＯＳタイプの電界効果トランジスタは、スイッチング素子として使用できる ことが以前から知られている。このようなトランジスタは、低いオン抵抗と低い オフ容量を有すべきである。しかし、在来のＭＯＳトランジスタにおけるゲート 酸化物とチャンネル領域との間の低いブレークダウン電圧は、そのようなトラン ジスタ設計に対して可能な最大の動作電圧を制限する。 チャンネルとゲート酸化物領域の外側に拡張したドリフト領域を設ければ、ゲ ート酸化物上の垂直電界を減少させることができる。これにより、この素子の電 圧ブレークダウンを大きくすることができる。しかし、その拡張ドリフト領域に おけるアバランシュ・ブレークダウンを避けるには、その領域に、低いドーピン グ濃度をもたせなければならず、これはこの素子の全オン抵抗を大きくする。 ラテラルの解決法を改善するため、種々の異なった技術が提供されている。こ のような技術の１つは、普通、ＲＥＳＵＲＦと呼ばれており、これは、REduced SURface Field（低減した表面電界）のことである。図１には、ＲＥＳＵＲＦ技 術で設計した、拡張ドリフト領域をもつＤＭＯＳ構造を示している。その思想は 、主として、ｎドープ形ドリフト領域を下からしかもボディとドリフト領域との 間のｐｎ接合よりもはるかに少なく空乏化（deplete）させることである。この 技術に関するこれ以上の情報については、アペルス外の“薄膜高電圧デバイス” （J.A．Appels et al.，'Thin layer high voltage devices"，Philips J．Res. ，Vol 35，pp 1-13，1980）に見ることができる。アペルス外によれば、１００ ０ボルトまでのコレクタ−エミッタ電圧に対する高電圧トランジスタを、３ −１５μｍの比較的薄いエピタキシャル層の使用を可能にする技術により作るこ とは可能である。 この主題に関する別の背景は、例えば、メナとサラマの論文“高電圧マルチ抵 抗率ドリフト領域ＬＤＭＯＳ”（J.G．Mena and C.A.T．Salama，"High-Voltage multiple resistivity drift region LDMOS"，Solid State Electronics，Vol ．29，No.6，pp 647-656，1986）、セダバーグ外の論文“標準のＣＭＯＳプロセ スへの新規な高電圧ギガヘルツＤＭＯＳトランジスタの集積”と題する論文（A ． Transistor into a Standard CMOS Process"，Proc．IEEE-IEDM-95，pp 975-978 ，1995）に見ることができる。これによれば、拡張ドリフト領域におけるより高 いドーピング・レベルは、アバランシュ・ブレークダウンを導入せずに使用する ことができる。しかしこれらの解決法並びにこれと類似の解決法は、依然として 、いくつかのスイッチング用途に対しては許容できない程高いオン抵抗を有する 。 スヴェドバーグ（P．Svedberg）に対する１９９２年の“相互チャンネル・ト ランジスタ”のスウェーデン特許第89037618号、並びにティエンス外の“ＭＵＣ Ｈトランジスタ−スマート電力のためのＭＯＳ状のスイッチ”（S．Tiensuu et al.，"MUCH Transistor−A MOS Like Switch For Smart Power"，Proc．24th Eu ropean Solid State Device Res．Conf．(ESSDERC 94)，p 225，1994）において は、長いチャンネルを備えたデバイスが記載されている。このデバイスにおける ゲート材料は、相互チャンネル・トランジスタの横断面を例示する図２に示した ような、コンプリメンタリのチャンネル領域を備えた第２のシリコン層と置き換 える。図２による構造は、以下の通りである。すなわち、絶縁形基板１の上に対 し、第１の電界効果トランジスタを作製し、これはｎ+ドープ形ソース２とｐド ープ形チャンネル３と、そしてｎ+ドープ形ドレイン４とを有している。この第 １ＮＭＯＳ ＦＥＴの上には、絶縁するシリコン酸化物層５を適用する。さらに 、この層５の上には、第２の電界効果トランジスタを作製し、これはｐ+ドープ 形ソース１１と、ｎドープ形チャンネル１２と、そしてｐ+ドープ形ドレイン１ ３とを有している。したがって、この第２電界効果トランジスタは、ＰＭＯＳ ＦＥＴを構成する。図２から判るように、下側のＮＭＯＳトランジスタの チャンネルは、上側のＰＭＯＳトランジスタの長さよりも僅かに長い。これらチ ャンネルの幅は、適当な方法で、本デバイスの所望の電流処理能力に合うように する。上側および下側の構造層における２つの低ドープ形領域は、それらドーパ ント間にバランスがある場合には、互いに空乏化を行う。これらチャンネル・ペ アは、オフ状態のソースとドレイン間の電界を取り扱うのに十分な程長くしなけ ればならない。 ２つのチャンネル領域間の相互のクロストークにより、本デバイスは、オン状 態では在来のＭＯＳデバイスとして動作し、そしてオフ状態では拡張ドリフト領 域を使用せずに高電圧を効果的に分配することができる。このとき、このデバイ スのオン抵抗は、もはや低ドープ形ドリフト領域によっては大きくならない。さ らに、ソースとドレインとの間の電界は、２つのチャンネル領域間に正しいドー ピング・バランスを使用したときには、非常に良好に分配することができる。ま とめると、この相互チャンネル・トランジスタ技術を使うことにより、非常に低 いオン抵抗と高いブレークダウン電圧をもつ素子を、より小さなチップ面積上に て設計することができる。このような素子設計における欠点は、短いチャンネル では実現できないことであり、これは高周波特性を制限してしまう。さらに、こ の素子には２つの別々のゲート・コントローラが必要であり、１つは低電圧側で あり、１つは高電圧側であり、これはスイッチング制御をより複雑にする。 オン抵抗を減少させる別の一般的な技術は、異なったＩＧＢＴ（絶縁ゲート・ バイポーラ・トランジスタ）解決法におけるように、ドリフト領域を少数キャリ アにより変調することであり、ディズニーの“シリコン・オン絶縁体（ＳＯＩ） 基板におけるラテラル・パワー・デバイスの物理および技術”（D.R．Disney，" Physics and Technology of lateral power devices in Silicon-On-Insulator Substrates"，No．ICL 93-020，Integrated Circuits Laboratory，Stanford Un iversity，June 1993）も参照されたい。しかし、この変調技術では、オン抵抗 が非線形であり、また周波数特性が悪い。 結論的には、依然として、高電圧および低オン抵抗を考慮する高周波用途に対 してトランジスタを利用するときに、ＭＯＳトランジスタ設計の改良が求められ ている。 発明の摘要 本発明は、ラテラルＭＯＳトランジスタ、特に高周波使用のためのものを提供 し、これにおいては、ゲート電流を制御し、また拡張ドリフト領域の利用により チャンネルに対する通常の制御電圧を使用することができ、その拡張ドリフト領 域は、ドリフト領域の上の余分の半導体層または拡張したゲートによりドリフト 領域内の抵抗を変調する。これにより、短いチャンネル長を備えまた低いドーピ ング濃度をもつ拡張ドリフト領域を備えたＭＯＳトランジスタの設計を可能する と共に、依然として低いオン抵抗を高いブレークダウン電圧と共に得ることがで きる。本発明によるこのトランジスタは、ｎタイプまたはｐタイプのいずれのＤ ＭＯＳデバイスともすることができる。 本発明の範囲は、独立形式の請求項１と１０に記載する一方、本発明の異なっ た実施形態について従属形式の請求項２−９と１１−１９に記載する。 図面の簡単な説明 本発明は、この更なる目的および利点と共に、添付の図面と共に以下の記述を 参照すれば最も良く理解できる。 ここで、 図１は、ＲＥＳＵＲＦ技術で設計した、拡張ドリフト領域を備えた従来技術の ＤＭＯＳの横断面図である。 図２は、従来技術の相互チャンネル・トランジスタの横断面図である。 図３は、本発明の第１の実施形態による、バルク・シリコンにおけるトランジ スタ設計の横断面図。 図４は、本発明の第２の実施形態によるトランジスタ設計の横断面図であり、 ＳＯＩ技術の適用を示す。 図５は、本発明の第３の実施形態による、バルク・シリコンにおけるトランジ スタ設計の横断面図。 図６は、本発明の第４の実施形態によるトランジスタ設計の横断面図。 例示的な実施形態の詳細な説明 図３は、本発明の１実施形態の横断面を示している。ｐ-ドープ形基板２０の 上には、チャンネルとして作用するｎ-ドープ形層２１を作製する。この層２１ 内には、ｐドープ形ボディ２２とｎ+ドープ形ドレイン２３を作製する。ｐドー プ形ボディ内には、次にｎ+ドープ形ソース２４並びに追加のｐ+ドープ形領域２ ５を作製する。ソース領域のこれら領域２４と２５並びにドレインの領域２３に は、このデバイスを電子回路中に接続するためのコンタクト（図示せず）を標準 の方法で設ける。チャンネルとして作用する層２１の上側部分には、薄い絶縁体 層２６、例えばシリコン酸化物を付加し、そしてこれは、ゲート絶縁体として作 用することになる。ドリフト領域を構成するこの作製した構造体の上には、別の シリコンまたはポリシリコンの層を配置し、これは、拡張ゲート層３０を形成す る。この拡張ゲート層は、記述したドリフト領域と同様の構造を有するがそれと は反対のドーピングをもち、そしてｐ-チャンネル３１と、ｎ+ドレイン３２と、 追加のｎ+ドープ形領域３４を備えたｐ+ソース３３を含んでいる。これら領域３ １，３２，３３，３４および２５は、さらに、通常の方法で、本デバイスを電子 回路中に接続するのに必要なコンタクト（図示せず）を設ける。このチャンネル およびゲート領域は、標準のＣＭＯＳ技術を使って設計および製作することがで きる。ドリフト領域は、反対のドーピング・タイプのシリコンまたはポリシリコ ンの層により変調することもできる。ゲート材料と同じ層も、同様に使用するこ とができる。高い電圧をラテラル方向に均一に分配させるには、最上層の高電圧 側は、ドレインに接続しなければならない。このトランジスタがオン（ゲート電 圧がドレイン電圧よりも高いとき）のときの最上層における高いゲート漏れ電流 を避けるには、最上層とドレイン・コンタクトとの間の接続は、図３に示すよう に、ダイオード４０の集積により行うことができる。 オン状態においては、ゲート電圧は、ソースおよびドレインの電圧と比べ高く なっている。チャンネル抵抗は、通常のＭＯＳデバイスにおけるのと同じように して変調される。拡張ドリフト領域の上の層の電位がより高いため、多数キャリ アは、シリコン表面の近くに集まる。多数キャリアのこの集積は、ドリフト領域 における抵抗を大幅に減少させる。これにより、抵抗値変調は、多数キャリア・ タイプのものとなり、ＩＧＢＴの場合と同じように、高周波問題あるいは非線形 問題が全くなくなる。ゲート漏れ電流は、ドレイン側における逆バイアスしたダ イオードにより減少する。 オフ状態においては、チャンネル領域は、通常のＭＯＳデバイスに対するのと 同じように、オフとなる。拡張ドリフト領域の上の層における電位は、常に、そ の下のシリコンにおける電位と等しいかあるいはそれよりも低くなる。これによ り、拡張ドリフト領域は、周知のＲＥＳＵＲＦ技術（アペルス外を参照）におけ るのと同様にして垂直方向に空乏化させることができる。このとき、その電界は 、拡張ドリフト領域においてラテラル方向に均一に分配される。最上層における 漏れ電流は、このシリコンもまたその下のドリフト領域から空乏化されるという ことにより減少する。例示したこの実施形態は、ｎタイプのＤＭＯＳデバイスを 開示しているが、ｐタイプの対応するＤＭＯＳデバイスは、ドーピング極性を変 更することにより対応して実現可能であり、これは図５に例示している。例示し た実施形態においては、当業者に周知の酸化物層および窒化物層のようなパッシ ベーティング層は、本発明を説明する図面を幾分でも簡単化するため、含めてい ない。 本発明によるようなデバイスは、ｎタイプＤＭＯＳデバイスに対して図３およ び図４で示したように、バルクおよびＳＯＩ材料の双方において実現することが できる。同様に、図５に示したｐタイプＤＭＯＳにも、図４のｎタイプのＳＯＩ ＤＭＯＳに対応してそれに対応する形状を与えることができる。この場合、チ ャンネル抵抗は、通常のＰＭＯＳデバイスにおけるのと同様にして、すなわち少 数キャリアにより変調される。別の実施形態においては、デバイスのバルク・タ イプとＳＯＩタイプの組合せも、製作することができ、これは、絶縁層例えば二 酸化シリコンを図３のバルク２０とｎ-ドープ形層２１との間に加えることによ り、また、図５のｐタイプＤＭＯＳに対しても同様にすることにより行える。図 ３と類似の本発明のさらに別の実施形態は、図６に例示している。そのゲートの 構造は、ゲートのｎ+部分が拡張ゲート層とは別になっており、しかも同時にそ の拡張ゲート層の下の絶縁を図３の構造と比べ厚くしている、という点で異なっ ている。 本発明によるデバイスの製造には、標準のＭＯＳまたはＤＭＯＳのプロセス・ フローを使用することができ、この場合、ドリフト領域の上の第２の半導体層は 、ゲート・ポリシリコン層とあるいは第２のポリシリコン層と一体化させること が できる。また、この層は、別の半導体材料のウェハ・ボンディングまたはディポ ジションにより加えることもできる。チャンネル領域、例えば領域２２は、ゲー ト材料をディポジットする前に基板に添加するドーパントにより定めたり、ある いはゲート層のエッジからのそのドーパントとのラテラル拡散により定めたりす ることもできる。 当業者には理解されるように、本発明のコンセプトに従い、本デバイスに対し 種々の変更および変形が、添付の請求の範囲により定めた本発明の要旨および範 囲から逸脱せずに可能である
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｖ 27/06 １０２Ａ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

  1. 【特許請求の範囲】 1. 高電圧ＭＯＳトランジスタ構造を形成するデバイスであって、ｎ-ドープ 形半導体層（２１）を備えた基板（２０，５０）を含み、該ｎ-ドープ形半導体 層（２１）が、第１のｎ+ドープ形ドレイン領域（２３）と、そしてソース領域 を形成する第２のｎ+ドープ形領域（２４）と第１のｐ+ドープ形領域（２５）と を含むｐドープ形ボディ（２２）と、を有し、前記ｎ-ドープ形部分が前記のド レイン領域とソース領域との間にドリフト領域を構成し、また、前記ドリフト・ チャンネルの上において、絶縁ゲート酸化物層（２６）がその上に半導体層を有 し、これが前記絶縁ゲート酸化物と一緒になって拡張ゲート層を形成し、これに より、前記ドレイン領域と前記拡張ゲート層内の第３のｎ+ドープ形領域（３２ ）との間にダイオード（４０）を接続したこと、を特徴とするデバイス。 2. 請求項１記載のデバイスにおいて、前記拡張ゲート層は、さらに、前記絶 縁ゲート酸化物の上にＭＯＳ構造を形成する、ｐ-ドープ形領域（３１）と、第 ２のｐ+ドープ形領域（３３）と、および第４のｎ+ドープ形領域（３４）とを含 むこと、を特徴とするデバイス。 3. 請求項１記載のデバイスにおいて、前記基板（２０）は、ｐ-ドープ形半 導体であること、を特徴とするデバイス。 4. 請求項１記載のデバイスにおいて、前記基板（５０）は、サファイア等に より形成した絶縁体であること、を特徴とするデバイス。 5. 請求項１記載のデバイスにおいて、埋め込み形のＳＯＩ層を形成する二酸 化シリコン層が、前記ｎ-ドープ形半導体層（２１）をその下の基板から分離す ること、を特徴とするデバイス。 6. 請求項１記載のデバイスにおいて、前記ダイオード（４０）は、前記ｎ- ドープ形半導体層内の前記第１ｎ+ドープ形領域（２３）と前記拡張ゲート層の 前記第３ｎ+ドープ形領域（３２）との間に接続した適当な外部の半導体ダイオ ードであること、を特徴とするデバイス。 7. 請求項１記載のデバイスにおいて、前記ダイオード（４０）は、前記ｎ- ドープ形半導体層内の前記第１ｎ+ドープ形領域（２３）と前記拡張ゲート層と の間に一体化した半導体ダイオードであり、これにより前記第３ｎ+ドープ形領 域（３２）が前記一体化したダイオードの１部分となるようにすること、を特徴 とするデバイス。 8. 請求項１記載のデバイスにおいて、前記ソース領域を形成する前記第２ｎ+ ドープ形領域（２４）と前記第１ｐ+ドープ形領域（２５）には、別個のコンタ クト・パッドを設けること、を特徴とするデバイス。 9. 請求項１記載のデバイスにおいて、前記拡張ゲート層のソース領域を形成 する前記第２ｐ+ドープ形領域（３３）と前記第４ｎ+ドープ形領域（３４）には 、別個のコンタクト・パッドを設けること、を特徴とするデバイス。 10．高電圧ＭＯＳトランジスタ構造を形成するデバイスであって、ｐ-ドープ 形半導体層を備えた基板を含み、該ｐ-ドープ形半導体層が、第１のｐ+ドープ形 ドレイン領域と、そしてソース領域を形成する第２のｐ+ドープ形領域と第１の ｎ+ドープ形領域とを含むｎドープ形ボディと、を有し、前記ｐ-ドープ形部分が 前記のドレイン領域とソース領域との間にドリフト領域を構成し、また、前記ド リフト・チャンネルの上において、絶縁ゲート酸化物層がその上に半導体層を有 し、これが前記絶縁ゲート酸化物と一緒になって拡張ゲート層を形成し、これに より、前記ドレイン領域と前記拡張ゲート層内の第３のｐ+ドープ形領域との間 にダイオードを接続したこと、を特徴とするデバイス。 11．請求項１０記載のデバイスにおいて、前記拡張ゲート層は、さらに、前記 絶縁ゲート酸化物の上にＭＯＳ構造を形成する、ｎ-ドープ形領域と、第２のｎ+ ドープ形領域と、および第４のｐ+ドープ形領域とを含むこと、を特徴とするデ バイス。 12．請求項１０記載のデバイスにおいて、前記基板は、ｎ-ドープ形半導体で あること、を特徴とするデバイス。 13．請求項１０記載のデバイスにおいて、前記基板は、サファイア等により形 成した絶縁体であること、を特徴とするデバイス。 14．請求項１０記載のデバイスにおいて、埋め込み形のＳＯＩ層を形成する二 酸化シリコン層が、前記ｐ-ドープ形半導体層をその下の基板から分離すること 、を特徴とするデバイス。 15．請求項１０記載のデバイスにおいて、前記ダイオードは、前記ｐ-ドープ 形半導体層内の前記第１ｐ+ドープ形領域と前記拡張ゲート層の前記第３ｐ+ドー プ形領域との間に接続した適当な外部の半導体ダイオードであること、を特徴と するデバイス。 16．請求項１０記載のデバイスにおいて、前記ダイオードは、前記ｐ-ドープ 形半導体層内の前記第１ｐ+ドープ形領域と前記拡張ゲート層との間に一体化し た半導体ダイオードであり、これにより前記第３ｐ+ドープ形領域が前記一体化 したダイオードの１部分となるようにすること、を特徴とするデバイス。 17．請求項１０記載のデバイスにおいて、前記ソース領域を形成する前記第２ ｐ+ドープ形領域と前記第１ｎ+ドープ形領域には、別個のコンタクト・パッドを 設けること、を特徴とするデバイス。 18．請求項１０記載のデバイスにおいて、前記拡張ゲート層のソース領域を形 成する前記第２ｎ+ドープ形領域と前記第４ｐ+ドープ形領域には、別個のコンタ クト・パッドを設けること、を特徴とするデバイス。
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