CN100376020C - 一种制作具有延伸闸极晶体管的方法 - Google Patents
一种制作具有延伸闸极晶体管的方法 Download PDFInfo
- Publication number
- CN100376020C CN100376020C CNB2003101229185A CN200310122918A CN100376020C CN 100376020 C CN100376020 C CN 100376020C CN B2003101229185 A CNB2003101229185 A CN B2003101229185A CN 200310122918 A CN200310122918 A CN 200310122918A CN 100376020 C CN100376020 C CN 100376020C
- Authority
- CN
- China
- Prior art keywords
- gate
- semiconductor substrate
- crystal silicon
- compound crystal
- insulating barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种制作具有延伸闸极晶体管的方法，其包含形成一绝缘层于半导体底材上，接着蚀刻部分上述的绝缘层以曝露部分的上述半导体底材，再形成第一复晶硅层于被蚀刻后的上述绝缘层之上。之后形成闸极氧化层于被曝露的半导体底材之上，随后形成第一光阻图案位于第一复晶硅层之上。执行第一次离子布植以形成漂流区域于半导体底材之中以及去除第一光阻图案。形成第二复晶硅层于上述绝缘层之上以构成闸极结构，后续接着形成第二光阻图案位于第二复晶硅层之上以及执行第二次离子布植以形成汲极与源极区域于半导体底材之中，位于漂流区域之侧。
Description
技术领域
本发明与一种半导体组件有关，特别是一种制造金属-氧化物-半导体场效晶体管(MOSFET)的方法，其可用以提升组件的品质以及可靠度。
背景技术
将近十年来，半导体工业有了突飞猛进的发展，为了获得高性能的集成电路及提高晶圆(wafer)的构装密度，在超大规模集成电路(ULSI)技术中，半导体组件的尺寸将不断的缩小。集成电路包括在晶圆(wafer)上特定区域中形成数以百万计的组件及用以连接这些组件的电联机。而金属-氧化物-半导体场效晶体管(MOSFET)，又简称金氧半场效晶体管(MOSFET)便是典型的组件之一，金属-氧化物-半导体场效晶体管(MOSFET)组件已被广泛的使用于半导体集成电路之中。现今技术朝向高操作速度及低功率发展，是以在深次微米MOS组件中，使用了自对准硅化金属(SALICIDE)接触，及超浅的源极与汲极接面，以便提升操作速度及减少短信道效应。在深次微米高速CMOS中，采用了具有低电阻的硅化金属线CoSi2及NiSi。请参阅“High Performance 0.15μn Single Gate CoSalicide CMOS，T.Yoshitomi et al.，1996，Symposium on VLSI TechnologyDigest of Technical papers”。在ULSI CMOS技术中，要求组件操作时具有低供给电压及高操作速度，而当供给电压降低时，起始电压亦需要降低以便能得到所需的电路切换速度。然而随着集成电路进步的趋势，在制造MOSFET时也遭遇了许多问题，例如，典型的问题如热载子效应，已借着轻微掺杂汲极(LDD)结构的发展予以克服。
在制造中电位(medium voltage)或高电位MOSFET的主要考量在于崩溃电压(breakdown voltage)、性能(指的是关闭状态的漏电流以及开状态下的电流)、以及可靠度(如热载子信赖度问题、闸极氧化层完整性问题)等问题间的平衡取舍考虑。上述可能都与在漂流区间(drift region)的掺杂剖面形状有关，若组件可以调变漂流区间的电特性使得组件具有较佳的性能及可靠度将具有较大的优势。传统的具有漂流区域的电晶体结构可以参阅图10，崩溃电压主要依赖漂流区域与汲极/源极区域的设计。轻微掺杂的漂流区域易增加电阻值，而导致汲极电流下降。且轻微掺杂的漂流区域将增强热载子导致的性能下降，其现象十分类似传统LDD架构中间隙壁(spacer)所引起的品质下降，参考文献可以参阅F.C.Hsu and H.R.Grinolds，“Structure enhanced MOSFET degradation due to hot-electroninjection”，IEEE Electron Device Lett.，vol..EDL-5，pp.71-74，Mar.1984.
发明内容
本发明的目的在提供一种制作制造金属.氧化物.半导体场效晶体管(MOSFET)的方法，其可用以提升组件的品质以及可靠度。
本发明的一种制作具有延伸闸极晶体管的方法，包含形成一绝缘层于半导体底材上，接着蚀刻部分上述的绝缘层以曝露部分的上述半导体底材，再形成第一复晶硅层于被蚀刻后的上述绝缘层之上。之后形成薄氧化层于被曝露之半导体底材之上，随后形成第一光阻图案位于第一复晶硅层之上。执行第一次离子布植以形成漂流区域于半导体底材之中以及去除第一光阻图案。形成第二复晶硅层于上述绝缘层之上以构成闸极结构，后续接着形成第二光阻图案位于第二复晶硅层之上以及执行第二次离子布植以形成汲极与源极区域于半导体底材之中，位于漂流区域之侧。其中上述的绝缘层包含氮化硅、氧化硅或氮氧化硅。在另一实施例中，其中形成第二复晶硅层之前可以先行去除上述第一复晶硅层。其中去除上述上述第一复晶硅层的溶液包含热磷酸。
本发明的具有延伸闸极的晶体管包含：一绝缘层于半导体底材上；第一复晶硅层形成于上述绝缘层之上；第二复晶硅层形成于上述第一复晶硅层构成反T形闸极结构；漂流区域形成于该半导体底材之中，该漂流区域与该闸极结构部分或全部重叠；以及汲极与源极区域形成于该半导体底材之中，位于该漂流区域之侧。其中上述的绝缘层包含氮化硅、氧化硅或氮氧化硅。
附图说明
图1为半导体底材的截面图，显示根据本发明在一半导体底材上形成氧化层的步骤。
图2为半导体底材的截面图，显示根据本发明定义薄氧化层区域的步骤。
图3为半导体底材的截面图，显示根据本发明形成复晶硅的步骤。
图4为半导体底材的截面图，显示根据本发明形成漂流区域的步骤。
图5为半导体底材的截面图，显示根据本发明形成反T形闸极的步骤。
图6为半导体底材的截面图，显示根据本发明形成汲极与源极的步骤。
图7为半导体底材的截面图，显示根据本发明去除光阻的步骤。
图8显示本发明的闸极漂流区域全部重叠的结构。
图9显示本发明的闸极漂流区域部分重叠的结构。
图10显示现有技术的结构。
具体实施方式
延伸闸极(extended gate)包含部分闸极或全部闸极与漂流区重叠的态样，延伸闸极可以使得集电位线(equi-potential)更加均匀分部在于闸电极与汲极间，相较于传统的结构其将提升BVVDSS (DRAIN TOSOURCEBRE AKDOWN VOLTAGE)。延伸闸极(extended gate)将使得电子更聚集于重叠的漂流区域以降低该区域的串联电阻，进而提升汲极电流。热载子将停留于漂流区域上方的氧化物中，在传统的结构中，此负面的氧电荷将空乏轻微掺杂的漂流区域，而提升位于热载子破坏区域的串联电阻值，所以导致汲极电流下降。而具有延伸闸极(extended gate)则可以调变在闸极与漂流区域重叠区域的电场强度，而降低热载子导致的电阻效应。所以本发明可以提升组件的信赖度以及性能。
本发明提供一新方法用以制造一具有延伸闸极的晶体管。在一较佳的具体实施例中，如图1所示，提供一具<100>晶向的单晶硅底材2，在底材中制作井区(如P井)以及在其中形成浅沟隔离以及调整临界电位。一般可以利用微影以及蚀刻等步骤来加以达成，再回填绝缘材质。此外，亦
可以使用厚场氧化(FOX)区以提供组件间的隔离作用。一般而言，该FOX区可借着微影及蚀刻程序蚀刻一氮化硅。氧化硅复合层而形成，在移除光阻及湿式清洗后，于蒸气环境中进行热氧化以形成厚度约3000至8000埃的FOX区。如同在先前技术中所熟知，该FOX区可以使用复数个浅沟隔离来取代。上述非本发明重点，故不繁述。
接着参阅图2，在底材2的表面上形成绝缘层4，其材质的组成可选用氧化硅、氮化硅或是氮氧化硅。此后，利用微影制程定义薄氧化层的区域，因此去除部分的上述绝缘层4。接者再以热氧化法成长薄氧化层6于被曝露的底材区域的。利用热氧化法制作薄氧化层6于底材2之上做为MOSFET的薄氧化层。一般而言，该薄氧化硅层6是在温度约800至1100℃充满氧气的环境中形成。在一具体实施例中。
接着如图3所示，利用化学气相沉积法沉积复晶硅层8沿着上述表面。随后，以微影制程定义出复晶硅层(polysilicon layer)8的图案位于该绝缘层4上。之后，涂布一光阻于上述结构之上，以曝光极显影程序制作光阻图案10以利于制作漂流区域。之后以离子布值技术以光阻图案10为罩幕形成漂流区域12。上述薄复晶硅层8与漂流区域所重叠区域的长度可以为全部或是部份重叠所构成的长度，参阅图4。如图5所示，之后去除光阻图案10。接着沉积一薄的氮化硅层当成蚀刻停止层(etching stop)19。蚀刻停止层(etching stop)19面积与复晶硅层8相同。利用微影制程形成一具有掺杂杂质的复晶硅层(polysilicon layer)14于复晶硅层8之上以构成反T形闸极结构。或是可以利用热磷酸将复晶硅层8先行去除再形成复晶硅层(polysilicon layer)14亦是可行的实施例。参阅图6，以一光阻图案16形成于复晶硅层8先行去除再形成复晶硅层(polysilicon layer)14之上，以利于定一汲极与源极的区域。之后以离子布植技术植入n型掺杂进入已定义的区域形成汲极与源极18。随后去除光阻16如图7所示。后续的制裎可包含接触窗以及内联机的制作。
图8与图9分别显示闸极部分与漂流区域重叠与全部与漂流区域重叠的晶体管结构。本发明的具有延伸闸极的晶体管包含：一绝缘层于半导体底材上；第一复晶硅层形成于上述绝缘层之上；第二复晶硅层形成于上述第一复晶硅层构成反T形闸极结构20；漂流区域12形成于该半导体底材中，该漂流区域与该闸极结构部分或全部重叠；以及汲极与源极区域形成于该半导体底材之中，位于该漂流区域之侧。其中上述的绝缘层包含氮化硅、氧化硅或氮氧化硅。在本发明的架构下，闸极向汲极源极方向延伸部分或是全部与漂流区域重叠。在深次微米LDD MOSFET架构下可以提升汲极电流以及热载子信赖度问题。可以参阅T.Horietal.，“A new submicronMOSFET with LATID(Large-tilted-angle implanted drain) structure”in Symp.VLSI Tech.Dig.，1988，pp15-16.闸极与LDD全部重叠或加大重叠长度可以有效降低信道电场，且其电阻值小于传统的LDD MOSFET。RESURF(reduced surface field)结构包含一场板(field plate)位于漂流区域之上可以提升崩溃电压以及降低电阻，此观念已经被用于功率技术(可以大到4.5kV)以及LDMOS(可以大到500V)，相关文献可以参阅S.Hori etal，“4.5kV IGBT junction termination technique using the SIPOS RESURF structure”inProc.1998 international Symposium on Power Semiconductor Devices and ICs，pp.177-280.以及G.Charitat et al.，“A new junction termination technique forpower device：RESURF LDMOS with SIPOS layer”in Proc.1992 InternationalSymposium on Power Semiconductor Device and ICs，pp.213-216.本发明的具有延伸闸极晶体管的结构，同时具闸极与LDD全部重叠结构和RESURF结构的优点。
Claims (12)
1.一种制作具有延伸闸极晶体管的方法，该方法包含：
形成一绝缘层于半导体底材上；
蚀刻部分上述的绝缘层以曝露部分的上述半导体底材；
形成薄氧化层于被曝露的所述的半导体底材之上；
形成第一复晶硅层于被蚀刻后的上述绝缘层之上；
形成第一光阻图案位于该第一复晶硅层之上；
执行第一次离子布植以形成漂流区域于该半导体底材之中；
去除该第一光阻图案；
形成第二复晶硅层于上述绝缘层之上以构成闸极结构；
形成第二光阻图案位于该第二复晶硅层之上；以及
执行第二次离子布植以形成汲极与源极区域于所述的半导体底材之中，位于所述的漂流区域两侧。
2.如权利要求1所述的制作具有延伸闸极晶体管的方法，其特征是，所述的绝缘层包含氮化硅、氧化硅或氮氧化硅。
3.如权利要求1所述的制作具有延伸闸极晶体管的方法，其特征是，形成所述的第二复晶硅层之前包含去除所述的第一复晶硅层。
4.如权利要求3所述的制作具有延伸闸极晶体管的方法，其特征是，去除所述的第一复晶硅层的溶液包含热磷酸。
5.一种制作具有延伸闸极晶体管的方法，该方法包含：
形成一绝缘层于半导体底材上；
蚀刻部分上述的绝缘层以曝露部分的上述半导体底材；
形成薄氧化层于被曝露的所述的半导体底材之上；
形成第一半导电层于被蚀刻后的上述绝缘层之上；
形成第一光阻图案位于所述的第一半导电层之上；
执行第一次离子布植以形成漂流区域于所述的半导体底材之中；
去除该第一光阻图案；
形成第二半导电层于上述绝缘层之上以构成闸极结构；
形成第二光阻图案位于该第二半导电层之上；以及
执行第二次离子布植以形成漏极与源极区域于所述的半导体底材之中，位于所述的漂流区域两侧。
6.如权利要求5所述的制作具有延伸闸极晶体管的方法，其特征是，所述的绝缘层包含氮化硅、氧化硅或氮氧化硅。
7.如权利要求5所述的制作具有延伸闸极晶体管的方法，其特征是，形成所述的第二半导电层之前包含去除所述的第一半导电层。
8.如权利要求7所述的制作具有延伸闸极晶体管的方法，其特征是，去除所述的第一半导电层的溶液包含热磷酸。
9.如权利要求5所述的制作具有延伸闸极晶体管的方法，其特征是，所述的第一半导电层包含复晶硅。
10.如权利要求5所述的制作具有延伸闸极晶体管的方法，其特征是，所述的第二半导电层包含复晶硅。
11.一种具有延伸闸极的晶体管，包含：
一绝缘层于半导体底材上；
第一复晶硅层形成于上述绝缘层之上；
第二复晶硅层形成于上述第一复晶硅层之上构成反T形闸极结构；
漂流区域形成于所述的半导体底材之中，所述的漂流区域与所
述的闸极结构部分或全部重叠；以及
漏极与源极区域形成于所述的半导体底材之中，位于该漂流区域两侧。
12.如权利要求11所述的具有延伸闸极的晶体管，其特征是，所述的绝缘层包含氮化硅、氧化硅或氮氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101229185A CN100376020C (zh) | 2003-12-29 | 2003-12-29 | 一种制作具有延伸闸极晶体管的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101229185A CN100376020C (zh) | 2003-12-29 | 2003-12-29 | 一种制作具有延伸闸极晶体管的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1635616A CN1635616A (zh) | 2005-07-06 |
| CN100376020C true CN100376020C (zh) | 2008-03-19 |
Family
ID=34844674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101229185A Expired - Fee Related CN100376020C (zh) | 2003-12-29 | 2003-12-29 | 一种制作具有延伸闸极晶体管的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100376020C (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150746A (en) * | 1983-12-02 | 1985-07-03 | Habib Serag El Din El Sayed | MOS transistor with surface accumulation region |
| US4922327A (en) * | 1987-12-24 | 1990-05-01 | University Of Toronto Innovations Foundation | Semiconductor LDMOS device with upper and lower passages |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
| US5844272A (en) * | 1996-07-26 | 1998-12-01 | Telefonaktiebolaet Lm Ericsson | Semiconductor component for high voltage |
| US6326290B1 (en) * | 2000-03-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Low resistance self aligned extended gate structure utilizing A T or Y shaped gate structure for high performance deep submicron FET |
-
2003
- 2003-12-29 CN CNB2003101229185A patent/CN100376020C/zh not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150746A (en) * | 1983-12-02 | 1985-07-03 | Habib Serag El Din El Sayed | MOS transistor with surface accumulation region |
| US4922327A (en) * | 1987-12-24 | 1990-05-01 | University Of Toronto Innovations Foundation | Semiconductor LDMOS device with upper and lower passages |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
| US5844272A (en) * | 1996-07-26 | 1998-12-01 | Telefonaktiebolaet Lm Ericsson | Semiconductor component for high voltage |
| US6326290B1 (en) * | 2000-03-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Low resistance self aligned extended gate structure utilizing A T or Y shaped gate structure for high performance deep submicron FET |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1635616A (zh) | 2005-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6806151B2 (en) | Methods and apparatus for inducing stress in a semiconductor device | |
| US4951100A (en) | Hot electron collector for a LDD transistor | |
| US5930642A (en) | Transistor with buried insulative layer beneath the channel region | |
| US6316302B1 (en) | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant | |
| US5583067A (en) | Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication | |
| US4757026A (en) | Source drain doping technique | |
| US20030170957A1 (en) | Novel self aligned channel implant, elevated S/D process by gate electrode damascene | |
| US5804856A (en) | Depleted sidewall-poly LDD transistor | |
| US6495887B1 (en) | Argon implantation after silicidation for improved floating-body effects | |
| EP1280191A2 (en) | A method to form elevated source/drain regions using polysilicon spacers | |
| KR0180310B1 (ko) | 상보형 모스 트랜지스터 및 그 제조방법 | |
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| US7074657B2 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
| US5567965A (en) | High-voltage transistor with LDD regions | |
| US20020102800A1 (en) | Method for the manufacture of a semiconductor device with a field-effect transistor | |
| US6162694A (en) | Method of forming a metal gate electrode using replaced polysilicon structure | |
| KR100525615B1 (ko) | 고내압 전계효과 트랜지스터 및 이를 형성하는 방법 | |
| US8048745B2 (en) | Transistor and method of fabricating the same | |
| CN100376020C (zh) | 一种制作具有延伸闸极晶体管的方法 | |
| CN114400249A (zh) | 一种半导体器件及其形成方法 | |
| JPH06177377A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH0878682A (ja) | 半導体集積回路装置の製造方法 | |
| US20050133831A1 (en) | Body contact formation in partially depleted silicon on insulator device | |
| KR100873816B1 (ko) | 트랜지스터 제조 방법 | |
| KR100259347B1 (ko) | 모스트랜지스터의 구조 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20111205 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111205 Address after: 201203 Shanghai Zhangjiang Road, Zhangjiang High Tech Park of Pudong New Area No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai Zhangjiang Road, Zhangjiang High Tech Park of Pudong New Area No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080319 Termination date: 20181229 |