CN1364316A - 横向dmos中改进的击穿结构与方法 - Google Patents
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Abstract
在横向DMOS器件(10)中击穿电压由分压器(50)控制,分压器的两端分别与源极(18)和漏极(19)相连。在第一和第二电阻元件(R1,R2)间的分压器节点(N1)与第二导体屏蔽层(M2)相连。ILD层(34)使屏蔽层(M2)与第一层导体接触(M1)绝缘。
Description
在MOS器件中实现优化的高击穿电压的已知方法是使用漏区横向扩展，有时称为横向漂移区。这种结构的实例在美国专利4,823,173和5,264,719号中有所描述。这种横向漏扩展区和漂移区可使源和漏区包括同型单掺杂剂，也可包含两种类型掺杂剂来建立JFET(结型场效应晶体管)漏扩展区。
横向DMOS器件，特别是那些具有漏扩展区者，常在横向扩展区或整个器件上设有第二层导体，例如，见图1，其中第二层金属M2延伸在整个器件10上。第二层金属M2有两个作用。它保护器件使塑料封装材料中的可迁移杂质不致扩散到器件中，它也保护器件免受光照而引起光生漏电流。这样的横向DMOS器件常被加入多芯片封装中，其中一个芯片为发光二极管，第二个芯片具有与一个或多个DMOS器件耦合的光二极管。这种组合封装被用来作为继电器，它可以接通和关断而没有机械开关。M2层对工作的DMOS器件进行屏蔽，使之不受LED发光的照射。
然而，我已发现，虽然M2层防止杂质进入衬底，仍有杂质从塑料封装材料穿透M2层，而可改变下面晶体管的击穿特性。电荷积累在M2层中，积累的电荷反过来会影响晶体管表面的电压。这些效应在一些区域如区域4中是很值得注意的，这里的第一层金属终止于保持在高电位差下的两个电极接触之间。例如，在一典型的DMOS器件中，源极接触32与漏极接触30可处于100伏或更高的电位差下。在上层金属M2上积累的任何电荷都将影响衬底区域5中的电场，即两个接触端子32，30间的电场。
在DMOS功率器件中，希望有高的或至少是恒定的击穿电压。我已发现，当M2层的电压为源极电压和漏极电压之间的某一电压值时，器件的击穿电压最高。然而，当M2上的电压为源极电压或漏极电压时，击穿电压降为较低值。有几种方法来控制M2上的电压。用电容分压器为之设置电压可对M2提供最佳偏压而没有任何直接的电连接。在电容分压器结构中，电容器是由M2与源极接触32和M2与漏极接触30形成的。然而，用电容耦合使M1浮置进行偏置的方法是不可靠的。在施加大的漏源偏压进行高温老化时，击穿电压退降。我相信这种退降是由于电荷通过塑料封装材料迁徙进入M2层所引起的。我相信这是由于M2带电，使其电压接近漏极或源极电压的缘故。因此，需要更可靠和有效的结构和方法来改进击穿电压的控制和高压半导体器件。
解决这个问题并改善击穿电压是在源极和漏极之间接一高阻值的电阻分压器，并将M2层接至分压器的节点。这样一个分压器将所需的源极和漏极间的电压加至M2层。分压器将器件工作期间经封装漂移至M2的电荷泄放掉。换言之，如果源极和漏极之间的电压相差100伏，则设置较大的分压器使电阻元件节点的电压为50伏。积累在M2上的电荷经电阻分压器泄放掉。很低的泄放电流对器件没有不良影响。
分压器的元件不一定是线性的，只要对任何漏源电压能产生合适的M2电压即可。分压器在一切漏极电压下都应通过低电流，因为其电流将加到所连MOS器件的关断漏电流上。两个电阻元件可以是一样的，使分压器的节点为源极和漏电压的一半。然而，任何阻值只要使其节点从源极或漏极电压移开，都可改善性能。
本发明的优选实施方案是用制作MOS栅极的同一层多晶硅构成的。多晶硅使用一个或多个漏扩展区掺杂步骤进行适当地掺杂。这种方法可使电阻器用现有的工序同时制作，因而简化了制作方法。在制作上所需的唯一改变是要额外改变几次掩模来形成多晶硅电阻器。
还有许多方法可用来制作电阻元件，所有这些方法相信都在本发明的范围内。例如，电阻器可由沟槽多晶硅电阻器构成，如美国专利5,466,963号所述，在这里引入其全部公开作为参考。电阻分压器也可由在多晶硅中制成的反偏压二极管串联而成。这种技术利用了这种二极管的漏电性质为M2提供所需的低电流。本发明还有一种实施方案是，M1和M2间弱导电的介电层可用作分压器，因为弱导电的介电层可在M1和M2层间形成电阻器。M2层与连接至M1源极接触32的第一电阻器相连，而第二电阻器与M1的漏极接触30相连。
这种电阻分压器偏置电路可用于使用横向扩展区使击穿电压最大化的所有MOS器件以及非MOS器件。这样的器件包括高压二极管、双极晶体管、SCR以及IGBT。
现在将通过实例并参照附图对本发明进行描述。附图中：
图1为横向DMOS器件的剖面图。
图2为本发明的电路示意图。
图3为图2电路中图1器件的俯视图。
图4为本发明又一个实施方案的电路示意图。
图5和6表示源和漏总线下的电阻元件。
先转向图1，这里表示具有JFET漏扩展区22，24的常规DMOS横向器件10。此器件制作在包含P型岛12的衬底8中。P型岛中在衬底表面上有N+源区18和漏区19。P+本体接触16邻近源区18，而源区完全包含在P型本体14内。在N+源区18与N+漏区19间的P型本体形成沟道。在沟道上有栅极20，典型地为多晶硅。栅极由栅氧化物(未示出)与衬底8表面绝缘。在栅20与漏极接触26间有JFET漏扩展区，它包含附在N型漏扩展区22中的P型轻掺杂的漏扩展区24。N型漏扩展区22延伸至触及N+漏极接触26。衬底表面上的第一氧化层28具有容纳金属接触30，31的通路。这些接触典型地是由导电材料如金属层M1制成的，该金属层M1均匀地淀积在氧化层28上，然后被图案化为漏极和源极接触30，32。M1接触层被覆盖以ILD34(层间介质层)，它可为淀积的氧化物或任何其他合适的绝缘材料。第二导电材料如金属层M2淀积在ILD34上，然后被图案化为M2屏蔽层36，它覆盖漏扩展区上面的器件。器件的击穿区可能发生在接触30，32的相反端。在衬底8表面，若没有优良的金属屏蔽，接触30，32的端部电场趋于增大。上面的层M2使此电场减小。然而当M2本身带电时，可影响接触30和32间区域5表面上的电压。随着M2上的电压向源极或漏极漂移，击穿电压由其最佳值减小。因此，希望击穿电压保持其最佳值，这可将M2保持在源极和漏极之间的某一电压来实现。
图2表示达到这种结果的本发明的一个示意实施方案。提供了包含电阻器R1和R2的分压器。电阻器R1与漏极电连接，电阻器R2与源极和本体电连接。两个电阻器连在一起，其连接点N1与第二金属层M2相连。R1和R2具有近似相等的数值。然而，即使电阻器具有很不相同的值，比之于没有击穿控制分压器的器件，也会有某种程度的改进。
本发明的一个优选实施方案示于图3。这里，更详细地表示了器件10。源区和漏区被表示为多个相互交叉的区域。每个区域都端接在其各自漏极引线42和源极引线40的相对端。栅极20被省略了，但本技术领域的熟练人员都知道，常规的栅极包括一系列如图1所示的引线条20那样平行的引线条。一个引线条是与各个如图1的源区18和漏区19之间那样的漏源路径相关联的。这些引线条在器件外部连在一起。栅极的公共引线穿越过漏极或源极的叉指线条。上层金属层M2示为较大的虚线框。器件10被围以绝缘沟槽48，它填充有绝缘材料如二氧化硅。
与器件10相邻的是电阻分压器50。电阻分压器50为多晶硅电阻器，它包括第一电阻元件R1和第二电阻元件R2。两个电阻器在节点N1处连在一起。R1的另一端与漏极总线42相连，R2的另一端与源极总线40相连。这样，图3所示的结构符合图2的示意图。金属连线45将节点N1连接于金属层M2。电阻分压器50由未示出的场氧化物和淀积的氧化层28与器件隔离。
电阻器R1和R2可与栅极20同时或大致同时制成。栅极和电阻器R1和R2都由多晶硅制成，它们或是淀积在场氧化物(未示出)上或是淀积在衬底表面上。在使栅极20变为导电的同时电阻器R1和R2被掩蔽。在对漏扩展区22，24进行N型或P型掺杂时，露出R1和R2使之掺杂至高阻值。P型或N型漏扩展区的掺杂约比栅、源和漏区掺杂低三个量级。换言之，其导电性比源、漏或栅区低1000倍。虽然图3将电阻器R1和R2的形状表示为放大的矩形，本技术领域的熟练人员都懂得，电阻器可制成任何特定的形状，包括蜿蜒的结构，以达到所需的阻值。电阻器可制作在漏极和源极总线下面。这样的安排使能制作电阻器而不增大电路尺寸。只有接触M2的端子需要延伸至总线以外。电阻器的80％以上在总线下面。见图5和6。
在工作时，当源和漏间出现电位差时，同样的电位差也出现在电阻器R1和R2组成的分压器50上。如果R1和R2的阻值近似相同，则每个电阻器将有同样的电位降。结果，在节点N1和屏蔽层M2处的电压将近似为源极和漏极之间电压的一半。同样，如有任何电荷积累在M2上，电荷将经电阻器R1和R2而消散。
除了图3所示的电阻器结构外，本技术领域的熟练人员都懂得，电阻器可制作在如美国专利5,466,963号所示和描述的沟槽内，这里引入其全部公开作为参考。本发明的另一个实施方案示于图4。在这里第一组二极管D1与第二组二极管D2相连。二极管D1和D2是制作在多晶硅层中的一组或多组二极管。多晶硅层淀积在器件10的同一衬底上，但与器件10相邻，所用的方法与图3所示相似。换言之，电阻器R1和R2被二极管组D1，D2取代。二极管是反偏的，因而在有电压跨于源极和漏极间时呈高阻抗。然而，众所周知，多晶硅二极管是漏电的。这样，积累在M2层上的任何电荷将经过二极管漏至源极或漏极。
本发明还有一种实施方案，能够修改LDMOS 10的ILD层34以产生电阻分压器。在这种情形下，ILD层34在接触32和30上面的区域中至少为弱导电的。使这些区域的ILD层34稍有电阻或成为弱导电性，可在源极金属接触32与金属层M2间和金属层M2与漏极接触30间形成电阻器。M2层则成为分压器的节点N1。
这样在描述了本发明的几个实施方案后，本技术领域的熟练人员都懂得，可对公开的实施方案作出进一步的修改、变更、省略或添加，而不会背离本发明如所附权利要求所述的构思与范围。而且，本技术领域的熟练人员都懂得，电阻器R1和R2可制作在衬底8上或甚至衬底8内的一层或多层多晶硅或其他层中。然而，在这种环境中制作这样的电阻器可能在整个器件的制造中需要更多的工序。
在横向DMOS器件10中击穿电压由分压器50控制，分压器的两端分别与源极18和漏极19相连。在第一和第二电阻元件R1，R2间的分压器节点N1与第二导体屏蔽层M2相连。ILD层34使屏蔽层M2与第一导体接触层M1绝缘。
Claims (31)
1.一种包含一个或多个高压器件的集成电路，每个高压器件的两端之间具有较高的电位差，其改善击穿电压的结构包含以下各部分：
半导体材料衬底；
在衬底中的第一和第二高掺杂器件端子区；
衬底上的第一绝缘层，它包含端子区通道；
在绝缘层上的第一导电层，它包含第一和第二导电接触，所述第一和第二导电接触彼此横向分离，并经第一绝缘层中的通道延伸并与各个端子区接触；
导电接触上方的第二绝缘层；
在第二绝缘层上的第二导电层，它在导电接触之间的上方延伸；
将导电接触间的电压分压为较低电压，并将此较低电压连接至第二导电层的装置。
2.权利要求1所述的集成电路，其特征在于分压装置包含从第二导电层传导电荷的装置。
3.权利要求1所述的集成电路，其特征在于分压装置包含彼此串联的第一和第二电阻元件，第一电阻元件的一端与一个导电接触相连，第二电阻元件的一端与另一个导电接触相连，两个电阻元件的另一端连接在一起并与第二导电层相连。
4.权利要求3所述的集成电路，其特征在于位于衬底上的多晶硅层，其包含第一和第二电阻元件。
5.权利要求4所述的集成电路，其特征在于多晶硅层包含第一和第二多晶硅电阻器。
6.权利要求4所述的集成电路，其特征在于位于衬底上的多晶硅层包含多个多晶硅制成的反偏二极管作为第一和第二电阻元件。
7.权利要求1所述的集成电路，其特征在于，绝缘层之一的某些部分稍作掺杂以提供电阻元件。
8.权利要求1所述的集成电路，其特征在于，高压器件选自二极管、可控硅整流器、场效应晶体管、双极晶体管以及绝缘栅双极晶体管构成的组。
9.权利要求1所述的集成电路，其特征在于，高压器件之一为横向DMOS器件，所述集成电路还包含：
在衬底表面中第一种导电性的本体区和本体接触区；
在衬底表面的第二相反导电类型的源区，它延伸至本体区，所述本体区邻近该源区并形成沟道区；
覆盖沟道区的绝缘栅；
在衬底表面深入衬底的第二种导电性的漏区；以及
在源区和漏区之间的漏极扩展区。
10.权利要求1所述的集成电路，其特征在于两组叉指状源区和漏区，每一组都端接至各自的源极和漏极总线，分压装置的一端连至源极总线，另一端连至漏极总线。
11.权利要求10所述的集成电路，其特征在于，分压装置置于衬底上的总线下面，并与第二导电层相连。
12.一种集成电路，包含一个或多个改善了击穿电压的横向DMOS器件，所述改进的横向DMOS器件包含：
半导体材料衬底；
在衬底表面中第一种导电性的本体区和本体接触区；
在衬底表面的第二相反导电类型的源区，它延伸至本体区，所述本体区的一部分形成沟道区；
覆盖沟道区的绝缘栅；
在衬底表面并延伸至衬底的第二种导电性的漏区；
在源区和漏区之间的漏极扩展区；
在衬底上的第一绝缘层，使第一层导电接触与衬底表面上的其他区域隔离，并包含源区和漏区上方的接触通路；
在衬底上的第一导电层，它包含经所述通路与源区和漏区接触的源极和漏极接触；
在第一导电层上的第二绝缘层；
在第二绝缘层上的第二导电层，它在源区、JFET漏极扩展区以及漏区上延伸；以及
分压器，包含彼此串联的第一和第二电阻元件，第一电阻元件的一端连至源区，第二电阻元件的一端连至漏区，两个电阻元件的另一端连在一起并与第二导电层相连。
13.权利要求12的具有改进横向DMOS器件的集成电路还包含位于衬底上的多晶硅层，其包含第一和第二电阻元件。
14.权利要求13的具有改进横向DMOS器件的集成电路，其特征在于多晶硅层包含第一和第二多晶硅电阻器。
15.权利要求13的具有改进横向DMOS器件的集成电路，其特征在于位于衬底上的多晶硅层包含多个由多晶硅制成的反偏二极管作为第一和第二电阻元件。
16.权利要求12的具有改进横向DMOS器件的集成电路，其特征在于绝缘层之一的某些部分稍作掺杂以提供电阻元件。
17.权利要求12的具有改进横向DMOS器件的集成电路，其特征在于漏极扩展区包含JFET扩展区，它带有第二种导电性的外区和第一种导电性的内区。
18.权利要求12的具有改进横向DMOS器件的集成电路，其特征在于还包含两组叉指状源区和漏区，源极和漏极总线分别与相应组的叉指状源区和漏区相连，一个电阻元件置于一个总线下面，另一个电阻元件置于另一个总线下面。
19.横向DMOS器件，具有源极、栅极、漏极、漏扩展区以及通过绝缘层与器件隔离的在漏极扩展区上的导电层，其特征在于包含由第一和第二电阻元件彼此串联而成的分压器，分压器的一端与源区相连，另一端与漏区相连，电阻元件的串联连接点与导电层相连。
20.权利要求19所述的横向DMOS器件，其特征在于，位于衬底上的多晶硅层，其包含第一和第二电阻元件。
21.权利要求20所述的横向DMOS器件，其特征在于，第一和第二电阻元件包括第一和第二多晶硅电阻器。
22.权利要求19所述的横向DMOS器件，其特征在于，位于衬底上的多晶硅层具有制作在多晶硅层中的多个反偏二极管作为第一和第二电阻元件。
23.权利要求19所述的横向DMOS器件，其特征在于，绝缘层的某些部分稍作掺杂以提供电阻元。
24.权利要求19所述的横向DMOS器件，其特征在于两组叉指状源区和漏区，源极和漏极总线分别与相应组的叉指状源区和漏区相连，一个电阻元件置于一个总线下面，另一个电阻元件置于另一个总线下面。
25.一种制造集成电路的方法，这种集成电路包含一个或多个改善了击穿电压的横向DMOS器件，所述改进的横向DMOS器件包含：
在衬底中，对衬底表面的本体区和本体接触区进行第一种导电掺杂；
在衬底中，对衬底表面的源区进行第二种相反导电性掺杂并深入本体区，所述本体区邻近源区并形成沟道区；
在衬底中，在衬底表面形成深入衬底的第二种导电性漏区；
在衬底中形成JFET漏极扩展区，它介于源区与漏区之间，带有第二种导电性的外区和第一种导电性的内区；
制作覆盖沟道区的绝缘栅；
在衬底上制作第一绝缘层，使第一导电层与衬底表面上的其他区域隔离；
在源区和漏区上面的第一绝缘层中制作接触通道，在第一绝缘层上淀积第一导电层，对第一导电层图案化成为源极和漏极接触；
在第一导电层上淀积第二绝缘层；
在第二绝缘层上淀积第二导电层，它在源区、JFET漏极扩展区以及漏区上延伸；以及
制作彼此串联的第一和第二电阻元件，第一电阻元件的一端连至源区，第二电阻元件的一端连至漏区，两个电阻元件的另一端连在一起并与第二导电层相连。
26.权利要求25所述的方法，其特征在于制作电阻元件的步骤包括在衬底上和绝缘层上淀积一层多晶硅，对多晶硅图案化成为第一和第二电阻元件的步骤；
27.权利要求26所述的方法，其特征在于，栅极是由制作第一和第二电阻元件的同一层多晶硅制成的。
28.权利要求26所述的方法，其特征在于，制作第一和第二电阻元件的步骤还包括掩蔽和掺杂多晶硅层以形成第一和第二组的一个或多个反偏二极管。
29.权利要求26所述的方法，其特征在于，制作第一和第二电阻元件的步骤还包括掩蔽和掺杂多晶硅层以形成第一和第二多晶硅电阻器。
30.权利要求25所述的方法，其特征在于，制作第一和第二电阻元件的步骤包括制作第二绝缘层作为电阻层，使得所述第二绝缘层在第一导电层源极接触与第二导电层之间的部分，以及在第一导电层漏极接触与第二导电层之间的部分都是电阻性的。
31.权利要求21所述的方法，其特征在于如下步骤：制作一组延长的源区及与之呈叉指状的一组延长的漏区，在衬底上制作第一和第二电阻器件，使电阻器件靠近呈叉指状的各组源区和漏区的相对端；用第一绝缘层覆盖电阻器件，由第一导电层在第一绝缘层和电阻元件上制作第一和第二总线；使总线与其各自的源区和漏区相连，并使总线下面的电阻元件与第二导电层相连。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074553A (zh) * | 2009-08-25 | 2011-05-25 | 英飞凌科技奥地利有限公司 | 带有介电层组的半导体元件 |
| CN104201207A (zh) * | 2014-09-16 | 2014-12-10 | 电子科技大学 | 一种具有自适应偏置场板的高压mos器件 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744117B2 (en) * | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
| JP2007506287A (ja) * | 2003-09-22 | 2007-03-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果型半導体装置における容量素子の動的制御 |
| JP4757449B2 (ja) * | 2004-01-29 | 2011-08-24 | 三菱電機株式会社 | 半導体装置 |
| US20050274985A1 (en) * | 2004-05-26 | 2005-12-15 | Adlerstein Michael G | RF decoupled field plate for FETs |
| US7109562B2 (en) * | 2005-02-07 | 2006-09-19 | Leadtrend Technology Corp. | High voltage laterally double-diffused metal oxide semiconductor |
| KR100734507B1 (ko) | 2005-05-12 | 2007-07-03 | 하이맥스 테크놀로지스, 인코포레이션 | 고전압 소자의 전류 누설을 방지하기 위한 구조 |
| US7382030B1 (en) | 2006-07-25 | 2008-06-03 | Rf Micro Devices, Inc. | Integrated metal shield for a field effect transistor |
| DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922708A (en) | 1974-03-04 | 1975-11-25 | Ibm | Method of producing high value ion implanted resistors |
| US4947232A (en) | 1980-03-22 | 1990-08-07 | Sharp Kabushiki Kaisha | High voltage MOS transistor |
| GB2150746B (en) * | 1983-12-02 | 1988-02-24 | Habib Serag El Din El Sayed | Mos transistor with surface accumulation region |
| JPS61168253A (ja) | 1985-01-19 | 1986-07-29 | Sharp Corp | 高耐圧ｍｏｓ電界効果半導体装置 |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| US5264719A (en) | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
| US4823173A (en) | 1986-01-07 | 1989-04-18 | Harris Corporation | High voltage lateral MOS structure with depleted top gate region |
| US4782460A (en) * | 1987-04-06 | 1988-11-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Computing apparatus comprising a programmable resistor |
| JP2689703B2 (ja) | 1989-08-03 | 1997-12-10 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| JP2556175B2 (ja) * | 1990-06-12 | 1996-11-20 | 三菱電機株式会社 | 半導体装置における電界集中防止構造 |
| JP3207615B2 (ja) * | 1992-06-24 | 2001-09-10 | 株式会社東芝 | 半導体装置 |
| DE4343140B4 (de) * | 1993-12-17 | 2009-12-03 | Robert Bosch Gmbh | Halbleiteranordnung zur Beeinflussung der Durchbruchsspannung von Transistoren |
| US5466963A (en) | 1994-01-13 | 1995-11-14 | Harris Corporation | Trench resistor architecture |
| JP2786104B2 (ja) | 1994-02-28 | 1998-08-13 | 日本電気株式会社 | 半導体装置 |
| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| US6110804A (en) * | 1996-12-02 | 2000-08-29 | Semiconductor Components Industries, Llc | Method of fabricating a semiconductor device having a floating field conductor |
-
2000
- 2000-02-18 US US09/506,711 patent/US6614088B1/en not_active Expired - Lifetime
-
2001
- 2001-02-02 WO PCT/US2001/003701 patent/WO2001061758A1/en not_active Application Discontinuation
- 2001-02-02 JP JP2001560453A patent/JP2003523633A/ja active Pending
- 2001-02-02 EP EP01912696A patent/EP1183734A1/en not_active Withdrawn
- 2001-02-02 CN CN01800538A patent/CN1364316A/zh active Pending
- 2001-02-02 AU AU2001241449A patent/AU2001241449A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074553A (zh) * | 2009-08-25 | 2011-05-25 | 英飞凌科技奥地利有限公司 | 带有介电层组的半导体元件 |
| US9786659B2 (en) | 2009-08-25 | 2017-10-10 | Infineon Technologies Austria Ag | Semiconductor component with dielectric layer stack and voltage divider |
| CN104201207A (zh) * | 2014-09-16 | 2014-12-10 | 电子科技大学 | 一种具有自适应偏置场板的高压mos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2001241449A1 (en) | 2001-08-27 |
| WO2001061758A1 (en) | 2001-08-23 |
| JP2003523633A (ja) | 2003-08-05 |
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| EP1183734A1 (en) | 2002-03-06 |
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