KR100562001B1 - 전력 반도체 장치 제조 방법 - Google Patents

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Abstract

트렌치-게이트 전력 MOSFET와 같은 전력 반도체 장치의 제조에 있어서, 소요스 영역(13)은 직립의 절연형-게이트 구조(11,21,22)의 측벽 연장부(30)를 이용하여 형성된다. 측벽 연장부(30)는 제 1 도전형의 바디 영역(15)의 인접 표면 영역(10a')과 단차를 형성하며, 절연 물질(22)에 의해 게이트(11)와 이격되는 반대인 제 2 도전형의 도핑된 반도체 물질(13a)을 포함한다. 바디 영역(15)은 게이트 구조(11,21,22)에 인접한 채널-수용 부분(15a)을 제공하고, 소스 영역(13)과 채널 수용 부분(15a) 사이의 얕은 p-n접합보다 반도체 바디(10)에 더 깊게 연장되는 국지적 고농도 도핑 부분(15b)을 포함하되, 국지 부분(15b)을 트렌치-게이트 장치의 트렌치(20)의 바닥보다 더 깊게 형성함이 바람직하다. 이러한 고농도 도핑된 부분(15b)은 기반 채널 영역을 마스킹 하도록 도핑된 소스 영역 물질(13a)을 포함하는 스텝-업 측벽 연장부(30)를 이용하여, 스텝-다운 인접 표면 영역(10a')을 통해 반도체 바디(10)로 제 1 도전형의 도펀트를 유도함으로서 형성된다. 소스 전극 물질(33)은 단차 상에 증착되어 측벽 연장부(30)의 도핑된 반도체 물질(13a)과 고농도 도핑된 부분(15b)의 인접 표면 영역(10a')을 접합시킨다.

Description

전력 반도체 장치 제조 방법{SEMICONDUCTOR POWER DEVICE MANUFACTURE}
본 발명은 트렌치 게이트를 포함하는 직립 게이트 구조의 측벽 연장부를 이용하여 형성되는 소스 영역을 가지는 전력 반도체 장치를 제조하는 방법에 관한 것이다. 그 장치는, 예를들어 절연형-게이트 필드-효과 전력 트랜지스터(insulated-gate field-effect power transistor, 이하에서는 MOSFET라함)이거나 또는 절연형-게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor, 이하에서는 IGBT라함)가 될 수 있다. 본 발명은 그러한 방법에 의해 제조된 반도체 장치에 관한 것이다.
미국 특허 명세서 US-A-5,378,655(출원인의 참조 번호 PHB 33836)에 개시된 방법에 의한 트렌치 게이트 전력 장치의 제조에서는, 직립 게이트 구조는 반도체 바디의 주요 표면에 형성되며, 측벽 연장부(또는 "스페이서(spacer)"라고 함)는 게이트 구조의 직립 측면에 제공되어, 인접한 표면 영역의 제 1 도전형인 바디 영역에 대해 단차(step)를 형성한다. 제 1 도전형의 바디 영역은 게이트 구조에 인접하게 연장되어서 장치에 채널-수용 부분을 제공하며, 게이트가 바디 영역에 용량성 결합된다. 일 실시예에 있어서, 측벽 연장부는 절연 물질에 의해 게이트와 분리되며 장치의 소스 영역을 제공하는 반대인 제 2 도전형의 도핑된 반도체 물질을 포함한다. 채널 수용 부분은 소스 영역과 p-n 접합을 형성한다. 소스 전극은 단차 상에 증착되어 측벽 연장부의 도핑된 반도체 물질과 제 1 도전형의 인접 표면 영역을 접합시킨다.
US-A-5,378,655의 방법에 있어서, 소스 영역은 스페이서에 의해 트렌치 게이트와 자기 정렬된다. 두 유형의 실시예가 개시된다. 제 1 유형에 있어서, 초기 형성된 스페이서는 바디 중 제 2 도전형의 표면 영역 상에 있는 에칭 마스크이며, 표면의 노출 영역은 소스 영역으로서 마스크 아래에 제 2 도전형의 잔류 부분을 남기도록 에칭된다. 제 2 유형에 있어서, 스페이서는 도핑된 물질(예를들어, 도핑된 다결정 실리콘(polycrystalline silicon), 또는 도핑된 산화물 또는 글래스(glass))이며, 소스 영역을 형성하기 위해 제 2 도전형의 도펀트를 반도체 바디에 확산시키는 도펀트 확산 소스의 역할을 한다.
미국 특허 명세서 US-A-5,665,619호에는 상이한 트렌치-게이트 장치 공정이 개시되어 있다. 이 트렌치-게이트 장치 공정에 있어서, 직립 절연형 트렌지-게이트 구조에 대해 자기 정렬되는 접합 윈도우를 구획 형성하도록 절연 물질(도핑되지 않은 산화물)의 스페이서(측벽 연장부)가 이전에 형성된 소스 영역의 일부분 상에 제공된다. 제 1 도전형의 도펀트의 일괄 주입에 의해 바디에 고농도 도핑된 부분이 형성된다. 이 고농도 도핑된 부분은, 채널-수용 부분보다는 높지만, 소스 영역의 도전성-결정 도펀트 농도보다는 낮은, 제 1 도전형의 도핑 농도를 갖는다. 소스 영역은 그 소스 영역과 바디 영역의 채널-수용 부분 사이의 p-n접합보다도 더 얕은 바디 내의 깊이까지 연장된 고농도 도핑된 부분의 단부를 과도 도핑(overdoping)한다. 자기 정렬된 접합 윈도우에서, 소스 전극은 제 1 도전형의 바디의 고농도 도핑된 부분과 제 2 도전형의 소스 영역의 인접 표면 영역을 접합시킨다. US-A-5,378,655호에 개시된 장치에는 그와 같이 별도로 제공되는 바디 영역의 고농도 도핑된 부분이 설명되어 있지 않다. US-A-5,378,655 및 US-A-5,665,619의 모든 내용은 여기에 참고 자료로 포함된다.
본 발명의 목적은, 직립 절연형 트렌치-게이트 구조의 측면에 있는 측벽 연장부에 의해 구획 형성되는 소스 영역을 가지며, 채널 수용 부분과 소스 영역 사이의 p-n 접합보다 보다 깊은 반도체 바디 내의 깊이까지, 자기 정렬 방식으로 마련된 바디 영역의 국지적 고농도 도핑 부분을 가지는 트렌치-게이트 전력 장치의 제조 방법을 제공하는 것이다.
본 발명에 따르면, 청구항 1항에 개시된 제조 방법이 제공된다.
도펀트 주입에 의해 국지적 고농도 도핑 부분을 형성할때, 측벽 연장부(소스 영역의 도핑된 반도체 물질을 포함)는 채널이 수용되는 그 아래의 바디 영역을 마스킹하는데 이용된다. 이러한 방식에 의해 채널 수용 부분이 국지적 고농도 도핑 부분의 높은 도핑 농도로부터 보호되어, 장치의 채널 임계 전압이 악영향을 받지 않게 된다. 본 발명에 따른 그러한 자기 정렬 공정으로 인해, 제 1 도전형의 국지적 고농도 도핑 부분이, 소스 영역과 바디 영역의 채널-수용 부분간의 p-n 접합보다 더 깊은 반도체 바디의 깊이까지 제공될 수 있게 된다. 이러한 구조는 바디 영역의 깊은 곳으로부터 소스 전극으로의 전류 흐름을 개선한다. 그에 따라, 소스 전극은 효과적인 오믹 접합(ohmic contact)을 바디 영역에 제공하여, 장치의 기생 바이폴라 트랜지스터 작용이 줄어들어 장치의 단점을 개선한다.
상기 국지적 고농도 도핑 부분과 상기 p-n접합간의 보다 큰 깊이 관계는 게이트 구조의 직립 측면에 있는 측벽 연장부의 도핑된 반도체 물질을 포함하는 소스 영역과 관련된 스텝-업(step-up) 및 스텝-다운(step-down)에 의해 달성된다. 따라서, 바디 영역의 국지적 고농도 도핑 부분은, 단차를 소스 영역에 대한 도핑된 반도체 물질을 포함하는 마스크로 이용하면서 이 단차의 바닥에 인접한 표면 영역을 통해 도펀트를 주입함에 의해 형성된다.
따라서, 반도체 바디에 국지적으로 제공된 고농도 도핑된 부분의 깊이는 인접 표면 영역의 이 스텝-다운 레벨에 대해서 결정되며, 반면에 소스 영역의 두께는 측벽 연장부의 도핑된 반도체 물질의 스텝-업 레벨에 대해서 결정된다. 이로 인해, 소스 영역과 채널-수용 영역간의 p-n 접합을 매우 낮은 깊이로 하면서, 고도전율의 도핑된 반도체 물질을 단차에 이용하여 얕은 소스 영역에서의 높은 저항을 피한 장치를 구현한다. 바디 영역의 채널 수용 부분 자체의 깊이가 얕게 되게 제조될 수 있다. 얕은 채널-수용 부분은, 장치가 짧은 채널 깊이 및 낮은 온-저항으로 제조될 수 있음을 의미한다.
또한, 이 방법을 통해서 바디 영역의 국지적 고농도 도핑 부분에 대해 보다 깊게 구현될 수 있다. 따라서, 본 발명에 따라 단차의 높이를 적절히 고안함에 따라, 국지적 고농도 도핑 부분이 채널-수용 부분보다 반도체 바디에 더 깊게 제공될 수 있으며, 심지어 예를 들어 트렌치-게이트의 바닥면보다도 반도체 바디에 더 깊게 제공될 수 있다. 이러한 구조로 인해, 얕은 바디 영역과 기반 바디 부분간의 p-n접합의 애벌런치 항복 또는 어떤 트렌치-게이트 장치 설계와는 다르게 발생할 수있는 트렌치의 바닥 코너에서의 항복보다도, 이러한 깊게 국지적 고농도 도핑 부분과 제 2 도전형의 기반 바디 부분간의 깊은 p-n접합의 애벌런시 항복에 의해 장치의 항복 전압이 결정될 수 있게 된다.
본 발명에 따른 다양한 바람직한 특징이 청구항 제 2 항 내지 10항에 설정된다.
본 발명의 이러한 바람직한 특징 및 다른 특징은 첨부된 도면을 참조하여 설명될 본 발명의 실시예에서 설명될 것이다.
도 1 내지 10은 본 발명에 따른 방법의 일예에 의해 트렌치-게이트 반도체 장치를 제조하는 연속적인 단계를 도시한 반도체 바디의 트랜지스터 셀의 단면도이다.
도 11 및 12는 본 발명에 따른 수정된 제조 방법에 있어서 연속적인 단계를 도시한 도 7의 트랜지스터 셀 영역의 단면도이다.
모든 도면은 단지 도식적인 것이지 실체 축척으로 도시된 것이 아님을 알아야 한다. 도면 중 상대적인 치수 및 부분적인 크기는 도면의 명확성 및 편리성을 위해 확대되거나 축소되어 도시되었다. 제조의 서로 다른 단계와, 수정된 상이한 실시예에서 대응하거나 동일한 특징부에 대해서는 동일한 참조 부호가 붙여졌다.
도 10에는 트렌치-게이트(11)를 갖는 셀 형상 전력 반도체 장치의 예시적인 실시예가 도시된다. 이 장치의 트랜지스터 셀 영역에 있어서, 제 1 도전형(즉, 본 실시예에서는 p형)의 바디 영역(15)의 채널-수용부(15a)가 반대인 제 2 도전형(본 실시예에서는 n형)의 소스 영역(13)과 드레인 영역(14)을 각각 분리한다. 게이트(11)는 영역(13,15)을 통해 하부에 놓인 드레인 영역(14)까지 연장되는 트렌지(20) 내에 존재한다. 장치의 온-상태에서 게이트(11)에 전압 신호를 인가함으로서, 알려진 방식대로 영역 부분(15a)에 도전 채널(12)을 유도하고, 소스 영역(13)과 드레인 영역(14)간의 도전 채널(12)에서의 전류 흐름을 제어한다. 소스 영역(13)은 장치 바디의 상부 주요 표면(10a)에 인접하게 배치되어, 소스 전극(33)에 의해 접합된다. 예시적으로, 도 10은 수직 장치 구조를 도시하고 있으며, 여기서 영역(14)은 높은 도전성의 기판 영역(14a) 상의 고저항의 에피텍셜 층에 의해 형성되는 드레인-드래프트 영역이 될 수 있다. 수직 MOSFET를 제공하기 위해서는 이 기판 영역(14a)이 영역(14)과 동일한 도전형(본 실시예에서는 n형)일 수 있으며, 수직 IGBT를 제공하기 위해서는 반대의 도전형(본 실시예에서는 p형)일 수 있다. 기판 영역(14a)은, MOSFET인 경우 드레인 전극이라 하고, IGBT인 경우 애노드 전극이라고 불리는 전극(34)에 의해 장치 바디의 바닥 주요면(10b)에 접합된다. 전형적으로 장치 바디는 단결정 실리콘이고, 게이트(11)는 도전형의 다결정 실리콘이다.
도 10의 장치는 개략적으로 다음의 단계들을 포함하는 방법, 즉,
ㆍ 반도체 바디(10, 도 5)의 주요 표면(10a)에 직립의 절연형 트렌치-게이트 구조(11,21,22)를 형성하되, 제 1 도전형의 바디 영역(15')이 절연형 트렌치-게이트 구조(11,21,22)에 인접하게 연장되어 장치의 채널-수용부(15a)를 제공하는 단계와,
ㆍ 절연형 트렌지 게이트 구조(11,21,22)의 직립 측면에 측벽 연장부(30)를 제공하여 영역(15')의 인접 표면 영역(10a')과 단차를 형성하되, 측벽 연장부(30)는 절연 물질(22)에 의해 게이트(11)와 이격되고, 소스 영역(13, 도 7)을 제공하는 반대인 제 2 도전형으로 도핑된 반도체 물질(13a)을 포함하는 단계와,
ㆍ 도핑된 반도체 물질(13a)을 포함하는 측벽 연장부(30)를 바디(10, 도7) 부분을 마스킹하는데 이용하면서, 제 1 도전형의 도펀트(46)를 상기 인접 표면 영역(10a')을 통해 반도체 바디(10)로 주입하여 국지적 고농도 도핑 부분(15b)를 형성하는 단계, 및
ㆍ 측벽 연장부(30)의 도핑된 반도체 물질(13a)과 제 1 도전형의 인접 표면 영역(10a', 도10)이 접합되도록 단차 위로 소스 전극(33)용 전극 물질을 증착시키는 단계에 의해 제조된다.
상기 인접 표면 영역(10a')에 있어서 소스 전극(33)에 접합되는 것은 바디(15)의 고농도 도핑된 부분(15b)이다. 이 고농도 도핑된 부분(15b)은 채널-수용 부분(15a)보다 농도(P)가 높되, 소스 영역(13)을 제공하는 측벽 연장부(30)의 도핑된 반도체 물질(13a)의 도전성-결정 도펀트 농도(N++)보다는 낮은 제 1 도전형으로 도핑된 농도(P+)를 갖는다. 고농도 도핑된 부분(15b)은 반도체 바디(10)에서 소스 영역(13)과 바디 영역(15)의 채널 수용 부분(15a)간의 p-n접합(18)보다도 보다 깊은 곳까지 제공되며, 채널 수용 부분(15a)과 아래의 드레인 부분(14)간의 p-n접합(19a)보다도 더 깊게 형성되는 것이 바람직하다(도 7 내지 도 10 참조).
전형적인 실시예에 있어서, 고농도 도핑된 부분(15b)의 도핑 농도(P+)는, 예를들어 1018내지 1019 붕소 원자 cm-3이고, 채널-수용 부분(15a)의 도핑 농도(P)는 예를들어 1016내지 1017 붕소 원자 cm-3이며, 측벽 연장부(30)의 도핑된 반도체 물질(13a)의 도전성 결정 도펀트 농도(N++)는, 예를들어 1020내지 1022의 인 또는 비소원자 cm-3이다. 그러한 실시예에 있어서, 고농도 도핑된 부분(15b)의 깊이(표면 영역(10a' 아래))는, 예를들어 1.5 내지 3㎛이며, 채널 수용 부분(15a)을 가진 소스 p-n접합(18)과 드레인 p-n접합(19a)의 깊이는 각각 예를들어 0.1 내지 0.6㎛ 및 1 내지 2㎛이다. 트렌치(20)의 깊이는, 예를들어, 1.5 내지 3㎛이다. 도 10의 장치에 있어서, 소스 영역(13)의 벌크(bulk)는 바디 표면(10a)(도 6)상에 증착된 도핑된 다결정 실리콘 물질(13a)이다. 표면(10a) 상에 있는 도핑된 측벽 연장부(30)(소스 영역 물질(13a))의 높이는 예를들어 0.5 내지 1.5㎛이다. 이러한 구조로 인해, 소스 영역(13)과 채널-수용 부분(15a)간의 p-n 접합을 매우 얕은 깊이로 하면서, 고 도전율의 도핑된 반도체 물질(13a)을 단차에 이용하여 얕은 소스 영역(13)에서의 고 저항을 피한 장치를 구현할 수 있다. 따라서, 장치는 짧은 채널 길이로 구현될 수 있으며, 소스 영역(13)과 드레인 영역(14)간에 낮은 온-저항을 갖도록 구현될 수 있다. 또한, 채널 수용 부분(15a)에 의해 형성되는 얕은 p-n 접합(15a)의 애벌런치(avalanche) 항복에 의해서가 아니라, 깊게 국지적 고농도 도핑 부분(15b)와 하부에 놓인 영역(14) 간의 깊은 p-n 접합의 애벌런치 항복에 의해서, 장치의 항복 전압이 결정될 수 있다.
도 1 내지 10을 참조하여, 예시적인 특정의 실시예를 이용하여 트랜지스터 셀을 제조하는 일련의 단계를 설명한다. 본 실시예에서는 자기 정렬 기법이 이용되어, 개별적인 마스크 정렬에 대한 필요성을 줄인다. 실질적으로, 도 1 내지 10의 실시예는 도 3 내지 10에 도시된 셀 영역의 연속적인 마스킹 단계 모두가 도 2 에 제공된 마스크로부터 자기 정렬 방식으로 결정될 수 있도록 설계된다. 이러한 자기 정렬로 인해 트랜지스터 셀의 재생 가능한 밀접 간극, 예를들어 5㎛보다 작은 셀 피치, 즉 이웃하는 트렌치(20)의 중심부들간의 간극이 5㎛ 또는 그 이하로도 가능하게 된다.
도 1 내지 10의 방법이 전혀 다른 공지된 셀 기하학 배치에 이용되기 때문에, 셀 형상 레이 아웃 기하학 배치의 평면도가 도면에 도시되어 있지 않다. 따라서, 예를들어, 셀은 US-A-5,378,655의 도 14에 설명된 정방형 기하학을 가질 수 있거나, 밀집된 육각형 기하학 또는 연장 스트립 기하학을 가질 수 있다. 각 경우에 있어서, (게이트(11)를 갖는)트렌치(20)는 각 셀의 경계 주위로 연장된다. 도 10에는 몇 개의 셀만이 도시되어 있지만, 장치는 전형적으로 전극(33,34)사이에 수천개의 병렬 셀을 포함한다. 장치의 활성 셀 형상 영역은 다양한 공지된 주변 종단 구성(도시되지 않음)에 의해 바디 표면 주위에서 경계를 제공할 수 있다. 그러한 구성은 일반적으로 트랜지스터 셀 제조 단계전에, 바디 표면(10a)의 주변 영역에 얇은 필드 산화층을 형성하는 것을 포함한다. 또한, 활성 셀 형상 영역과 주변 마감 기법 사이에, 다양한 공지된 회로가 바디(10) 영역의 장치에 집적될 수 있다. 전형적으로, 이러한 회로 소자들은 트랜지스터 셀에 이용된 것과 동일한 몇개의 마스킹 및 도핑 단계를 이용하여 회로 영역에 있는 그들 자신의 레이 아웃으로 제조된다.
도 1에는 초기 제조 단계가 도시되며, 여기서 억셉터 도펀트 이온(accepter dopant ion, 15), 예를들어 붕소(boron)의 주입에 의해 바디(10)의 저농도 도핑된 n형 영역(14) 내에 p형 영역(15')이 형성된다. 이온(45) 주입 전에, 실리콘 이산화물의 박막층(50)이 실리콘 바디 표면상에 성장될 수 있다. 주입은 두꺼운 필드 산화층(도시되지 않음)의 윈도우에 의해 구획 형성되는 활성 셀 형상 영역에서 실행된다. 이 단계 및/또는 층(51,52)과 같은 부가층의 증착 후에, 가열 단계가 실행되어 주입을 어닐링(annealing)할 수 있고, 가능하면 바디(10)의 영역 부분(15a)에 대하여 주입된 도펀트를 원하는 깊이로 확산시킨다.
도 2에 도시된 바와 같이, 실리콘 질화물의 박막층(51)이 실리콘 이산화물의 박막층(50)상에 증착되고 그 다음 실리콘 이산화물의 두꺼운층(52)이 증착된다. 전형적으로, 질화물층(51)은 0.1㎛ 내지 0.2㎛의 두께를 가지며, 산화물층(52)은 예를들어 1㎛ 내지 1.5㎛의 크기 두께를 갖는다. 공지된 포토리소그래피(photolithography)를 이용하여, 포토-레지스트 마스크(photo-resist mask)(60)가 두꺼운 산화물층(52)상에 제공된다. 6각형 셀 기하학 배치를 가진 장치인 경우에, 이 포토-레지스트 마스크(60)는 밀집된 6각형 도트 패턴(dot pattern)을 갖는다. 그것은 장치의 트렌치-게이트(11)에 대한 레이아웃 패턴을 구획 형성하는 윈도우(61)를 갖는다. 도 2에서 점선으로 나타난 바와 같이, 절연층(52,51,50)이 포토-레지스트 패턴(60)의 윈도우(61)에서 떨어져 에칭된다. 이 방법에 있어서, 그리드 형상 윈도우(62)는, 바디(10)의 주요 표면(10a)에서 절연 물질의 마스크(65)를 형성하는 층(50,51,52)에서 에칭된다. 이 마스크(65)(50,51,52)는 산화-마스킹 제 1 물질(실리콘 질화물)의 얇은 제 1 층(51)상에 제 2 물질(실리콘 이산화물)의 두꺼운 제 2 층(52)을 포함한다. 이 마스크(65)의 윈도우(62)는 직립의 절연형 트렌치-게이트 구조(11,21,22)를 형성하는데 이용된다.
첫째, 트렌치(20)는 윈도우(62)에서 바디(10)내부로 에칭된다. 포토-레지스트 마스크(60)는 윈도우(62)의 에칭으로부터 직선적으로 연속되는 트렌치 에칭 단계 동안에도 계속 존재한다. 트렌치(20)는 드레인 영역(14) 내부, 즉 영역(15')의 두께보다 더 깊게 에칭된다. 포토-레지스트 마스크(60)의 제거 후에, 실리콘 바디(10)는 산화 처리되어, 트렌치(20)의 노출면 상에 얇은 실리콘 이산화물층(21)을 형성한다. 산화된 트렌치(20) 및 윈도우(62)를 충진하고, 마스크(65)(50,51,52)의 표면을 덮도록 도핑된 다결정 실리콘 물질(11')을 증착함에 의해 트렌치-게이트 물질이 알려진 방식으로 제공된다. 증착된 실리콘 물질(11')은 마스크(65)(50,51,52)의 표면으로부터 에치백(etch back)되는데, 이것은 실리콘 물질(11')이 트렌치(20)와 윈도우(62)에만 남게될 때 까지 실행된다. 최종 구조가 도 3에 도시된다.
두꺼운 산화물층(52)이 제거되며, 이후 산화-마스킹 물질(실리콘 질화물)의 박막층을 이용하여, 도핑된 실리콘 게이트 물질(11')의 상부(11a)에 실리콘 이산화물의 절연층(22)을 형성하는 산화 처리를 마스킹한다. 도 4에 도시된 바와 같이, 게이트 물질(11')의 상부(11a)는 윈도우(62)의 측면으로부터 에치백되어, 산화에 의한 절연층(22)이 형성되기 전에, 도핑된 실리콘 게이트 물질(11')을 윈도우(62)내에 직립해서 남기는 것이 바람직하다. 이러한 에치백은, 마스킹 층(21)에 국지적으로 면한 상부(11a)의 폴리실리콘 측면 영역을 노출시킴으로서, 다음의 산화 처리에서 이 측면 영역에 적당한 두께로 부드럽고 유연한 산화층의 성장을 촉진시킨다. 전형적으로 0.1㎛ 내지 0.2㎛ 두께의 다결정 실리콘이 에치백 처리에 의해 상부(11a)에서 제거된다.
도 5에 도시된 바와 같이, 산화 처리가 실행되어, 트렌치(20)의 게이트(11) 상에 실리콘 이산화물의 절연 상층(overlayer, 22)을 형성한다. 트렌치(20)들간의 실리콘 바디 영역은 실리콘 질화물층(51)에 의한 산화로부터 보호된다. 결과로 나온 구조가 도 5에 도시된다. 절연 상층(22)의 두께는, 예를들어 0.1㎛ 내지 0.2㎛의 범위를 갖는다.
표면(10a)으로부터 층(50,51)을 에칭 제거한 후에, 도핑된 실리콘 소스 물질(13')이 직립의 절연형 트렌치-게이트 구조(11,21,22) 및 노출 표면(10a)의 바디 영역(15')상에 증착된다. 결과로 나온 구조가 도 6에 도시된다. 증착된 소스 물질(13')의 두께는 예를들어, 0.5㎛ 내지 1.5㎛의 범위를 갖는다. 이 소스 물질(13')의 도우너(donor) 도펀트 농도는 예를들어 1020 cm-3 내지 1022cm-3의 범위를 갖는다.
증착된 소스 물질(13')의 층이 에치백되어 직립의 절연형 트렌치-게이트 구조(11,21,22)의 측면에 측벽 연장부(30)로서 물질(13a)만이 남게 된다. 이러한 도핑된 측벽 연장부(30)가 도 7에 도시된다. 측벽 연장부(30)는, 바디 영역(15)의 국지적 고농도 도핑 부분(15b)을 형성하기 위해 바디(10) 내부로 도펀트 이온(46, 예를들어 붕소)을 주입할 때, 하부 바디(10) 영역 상에서 주입 마스크로서 이용된다. 전형적으로, 1014 내지 5×1015cm-2의 붕소 이온 량이 이러한 주입에 이용될 수도 있다. 주입량은 소스 영역(13)의 최소한의 벌크를 제공하기 위한 측벽 연장부(30)의 도우너 농도를 과도 도핑하기에는 불충분하다. 이러한 주입 전, 주입 중 또는 주입 후에, 바디(10)는 측벽 연장부(30)로부터 바디(10) 내부로 도펀트를 일부 확산시키기 위해 도펀트 확산 온도로 가열될 수 있다. 이런식으로, 소스 영역(13)의 p-n접합은 증착된 도핑 물질(13a)과 바디(10)의 주요 표면(10a)과의 경계로부터 이격될 수 있다. 이러한 인터페이스로부터 이동에 의해서 양질의 p-n접합을 얻을 수 있다. 주입된 도펀트(46)가 바디(10)에서 어닐닝되는 온도는 p-n접합(18)과 주입된 국지 부분(15b)에 어느 정도 확산이 발생할 정도이다. 도 7에 도시된 바와 같이, 국지적 고농도 도핑 부분(15b)은 영역(15')에 의해 형성되는 p-n접합(19a)의 깊이보다 깊게 바디(10)에 주입 및/또는 확산되는 것이 바람직하다. 바디 영역(15)의 채널-수용 부분(15a)은 이 영역(15')의 나머지 부분에 의해 형성된다.
도 8 및 9에는 소스 전극 물질을 증착하기 전에 실행되는 두개의 선택적 처리가 도시된다. 도 8에 도시된 바와 같이, 측벽 연장부(30)의 도핑된 다결정 물질(13a)은 바디(10)에 형성되는 도핑된 소스 부분(13b)의 주변 영역을 노출하도록 얇게 에치백된다. 또한, 도 9에 도시된 바와 같이, 실리사이드 형성 금속(55, 예를들어 텅스텐)이 증착되어 측벽 연장부(30)의 도핑된 반도체 물질(13a) 및 고농도 도핑된 부분(15b)의 인접 표면 영역(10')(및 노출된 경우 도핑된 소스 부분(13b)의 주변영역)과의 낮은 저항성의 실리사이드 접합을 형성한다. 텅스턴이 실리콘 이산화물과 반응하지 않기 때문에, 이러한 실리콘 영역(13a', 10a')으로만 실리사이드를 형성하여 이러한 접합에 대해 아주 낮은 시트(sheet) 저항을 제공한다. 마지막으로, 두꺼운층의 주요 전극 물질(예를들어 알루미늄)이 증착되어 소스 전극(33)을 형성한다.
도 1 내지 10의 공정은 작은 피치 크기와, 얕은 소스 및 바디 접합(18,19a)을 갖는 장치의 제조에 특히 적합하다. 증착된 N++ 다결정 실리콘(13a)은 장치의 소스 영역 및 깊게 고농도 도핑된 바디 부분(15b)을 위한 주입 마스크로서 직접 작용한다. 이 공정은 소스 주입 단계를 제거하고, 깊은 바디 부분(15b)을 구획 형성하는 포토리소그래피 단계를 생략한다.
도 7 내지 10에는 채널-수용 부분(15a)의 p-n접합(19a)보다 깊게 연장되지만, 트렌치-게이트(11)의 바닥면을 넘어서까지는 연장하지 않는 고농도 도핑된 부분(15b)이 도시된다. 트렌치(20)의 바닥 코너(corner)에서 조기 항복을 피하기 위해, 고농도 도핑된 부분(15b)을 트렌치-게이트(11)의 바닥면을 지나서 연장하는 것이 바람직할 수도 있다. 이것은 도 1 내지 10의 실시예에 의해 달성될 수 있다. 이것은, 측벽 연장부(30) 및 직립의 절연된 게이트 구조(11,21,22)에 대해서 보다 높은 단차를 이용하고, 도펀트 이온(46)에 대해 높은 주입량과 에너지를 이용하여 달성된다. 도 11 및 12에는 높은 단차가 제공될 수 있는 다른 상황이 도시된다. 이 경우에 있어서, 소스 영역(13)은 바디(10)의 표면 영역(13'')을 통해 바디(10)의 주요 표면(10a) 내부로 에칭함으로써 형성된다.
이러한 변형 공정에 있어서, 직립의 절연형 트렌치-게이트 구조(11,21,22)는 바디(10)의 n-형 영역(13') 및 p-형 영역(15')을 통해 연장함에 의해 형성된다. 표면 영역(13'')은 적어도 5×1020cm-3의 농도로 바디(10)에 인 또는 비소를 주입 및/또는 확산함에 의해 형성된다. 초기에, 실리콘 이산화물의 측벽 연장부(31)는 절연형 트렌치-게이트 구조(11,21,22)의 직립 측면에 제공된다. 실리콘 이산화물 측벽 연장부(31)는 US-A-5,378,655에 개시된 단계와 유사한 공정 단계를 이용하여 형성될 수 있다. 실리콘 이산화물 측벽 연장부(31)는 표면 영역(13'')의 영역(13a)을 덮는다. 그 구조가 도 11에 도시된다.
도 12에 도시된 바와 같이, 실리콘 이산화물 측벽 연장부(31)는, 표면 영역(13'')의 두께를 통해 바디(10)의 표면(10a) 내부로 에칭할 때 에칭 마스크로 이용된다. 이런식으로, 낮은 표면 영역(10a')이 형성되어 p형 영역(15')이 노출된다. 직립의 절연형 트렌치-게이트 구조(11,21,22)에 인접한 표면 영역(13'')의 영역(13a)은 실리콘 이산화물 측벽 연장부(31)에 의해 마스킹되어 장치의 소스 영역(13)을 형성하도록 보존된다.
도 12에는 국지적 고농도 도핑 부분(15b)을 형성하기 위한 도펀트 주입 단계가 도시된다. 이것은 도 7과 유사한 방식으로 붕소 이온(46)을 주입하여 달성된다. 그러나, 도 12의 상태에 있어서, 단차가 형성된 측벽 연장부(30)는 도핑된 소스 영역(13a)과 실리콘 이산화물 마스킹 부분(31)을 포함한다. 이 단차는 아주 높아서 영역 부분(15b)에 대한 깊은 주입이 가능해진다. 따라서, 도 12에는 트렌치(20)의 바닥보다 바디(10)에 보다 깊게 제공되는 고농도 도핑된 부분(15b)이 도시된다. 이 변형 공정에 있어서, 실리콘 이산화물 측벽 연장부(31)는 소스 전극(33)의 증착전에 에치백(또는 전면 에칭)되어 소스 영역(13a)과 바디 영역(15)을 모두 접합시킨다.
본 발명의 범주내에서 다양한 변형 및 수정이 있을 수 있음을 알 수 있을 것이다. 도 1에는 채널-수용 부분(15a)용 p형 영역(15')이 직립의 절연형 트렌치-게이트 구조(11,21,22) 전에 바디(10)에 제공되는 바람직한 상태가 도시된다. 그러나, 변형된 공정에 따르면, 이 영역(15')은 절연형 트렌치-게이트 구조(11,21,22) 후에 바디(10)에 제공될 수도 있다.
도 5에 있어서, 절연 상층(22)은 게이트 전극 물질(11')의 상부(11a)를 산화시킴에 의해 형성된다. 그러나, 트렌치 게이트(11) 위의 절연 상층(22)은 다른 방안으로 실리콘 이산화물 또는 다른 절연 물질을 증착함에 의해 형성될 수 있다. 일반적으로, 도전 게이트(11)는 상술한 바와 같이 도핑된 다결정 실리콘으로 형성된다. 그러나, 다른 공지된 게이트 기법이 특정의 장치에 이용될 수 있다. 따라서, 예를들어, 다결정 실리콘 물질로 실리사이드를 형성하는 얇은 금속층과 같이, 다른 물질이 게이트에 이용될 수 있다. 다른 방안으로, 전체 게이트(11)가 다결정 실리콘을 대신하는 물질일 수 있다. 도 10에는 도전 게이트(11)가 유전층(21)에 의해 채널-수용 영역 부분(15a)에 용량성 결합되는 바람직한 상태가 도시된다. 그러나, 게이트 유전층(21)이 없고, 도전 게이트(11)가 저농도 도핑된 채널-수용 부분(15a)으로 쇼트키 장벽을 형성하는 금속인 경우에 다른 방안으로 소위 쇼트키(Schottky) 게이트 기법이 이용될 수도 있다. 절연 상층(22)이 쇼트키 게이트(11)에 제공되어, 원하는 직립의 절연형 트렌치-게이트 구조(11,22)를 형성한다.
도 1 내지 10과, 도 11 및 도 12의 실시예는 트렌치-게이트 구조에 대한 것으로 본 발명이 특히 유리하다. 그러나, 본 발명은, 도전 게이트(11')가 장치 바디(10)의 주요 표면(10a) 상에 있는 게이트 절연층(21')위의 평탄층인 평탄부(planar)/표면-게이트 장치를 제조하는데 이용될 수도 있다. 절연 상층(22')은 게이트(11')의 상측 및 게이트(11')의 측벽 상에 존재한다. 이 경우에 있어서, 주요 표면(10a)에 있는 평탄부 게이트 구조(11', 21', 22')의 직립 측면은 게이트(11')의 측벽위로 확장되는 절연 상층(22')에 의해 형성된다. 도핑된 소스 물질을 포함하는 측벽 연장부(13a')는 이러한 직립 측면에 제공된다. 도핑된 소스 물질을 포함하는 이러한 측벽 연장부(13a')는 후속해서 본 발명에 따라 깊은 바디 부분(15b)을 제공하는 도펀트 주입(46)을 마스킹하는데 이용된다.
상술한 특정의 예는 n 채널 장치로, 영역(13,14)은 n형 도전성이고, 영역 부분(15a,15b)은 p형이며, 전자 반전 채널(12)은 게이트(11)에 의해 영역 부분(15a)에 유도된다. 반대 도전형의 도펀트를 이용함으로서, p형 채널 장치가 본 발명에 따라 제조될 수 있으며, 여기서 영역(13,14)은 p형 도전성이고, 영역 부분(15a,15b)은 n형이며, 홀 반전 채널(12)이 게이트(11)에 의해 부분(15a)에 유도된다.
본 발명에 대하여, 당업자라면 다양한 변형 및 수정이 있음을 알 수 있을 것이다. 그러한 변형 및 수정은 고안, 반도체 장치 및 그 구성 부품들의 제조 및 이용에 이미 공지되고, 본 명세서에서 이미 설명한 특징을 대신하고 부가하는데 이용되는 동등물 및 다른 특징을 포함한다.
이 출원에 있어서, 특허청구범위가 특징들의 특정 조합에 대해 명확하게 설명되어 있지만, 본 발명의 개시 범위가 청구범위에 청구된 것과 동일한 발명과 관련되는지의 여부에 관계없이, 또한 본 발명에서 실행하는 것과 동일한 기술적 문제의 일부 또는 전부를 해소시키는지 여부에 관계없이, 본 발명의 개시 범위는 임의의 신규한 특징과, 명확하게 또는 암시적으로 개시된 특징들의 신규한 조합을 포함한다.
새로운 청구범위가 본 출원 또는 본 출원으로부터 파생되는 임의의 다른 출원의 절차 동안에 임의의 특징 및/또는 그러한 특징들의 조합으로 나타날 수 있음을 출원인은 고지한다.
따라서, 예를들어, 다음의 청구범위에 설명된 발명에는, 절연형 트렌치 게이트 구조(11,22)에 인접한 채널-수용 영역(15a)을 갖는 트렌치-게이트 반도체 장치를 제조하는 방법이 개시되며, 절연형 트렌치-게이트 구조(11,22)는:
반도체 바디의 주요 표면(10a)의 마스크(51,52)내의 윈도우(62)에서 반도체 바디(10)에 트렌치(20)를 에칭하는―마스크는 산화 마스킹 제 1 물질의 얇은 제 1층(51)상에 제 2 물질의 두꺼운 제 2층(52)을 포함함― 단계와;
트렌치-게이트(11)를 형성하도록 트렌치(20)에 도핑된 반도체 게이트 물질(53)을 증착하는 단계와;
윈도우(62)에 자유롭게 직립하는 도핑된 반도체 게이트 물질(11)의 상부(11a)가 남도록 마스크(51,52)로부터 도핑된 반도체 게이트 물질(53)을 에칭백하고, (마스크의 층(52)을 제거하기 전 또는 후에) 윈도우(62)의 측면으로부터 도핑된 반도체 게이트 물질(53)을 에치백하는 단계; 및
마스크(51,52)로부터 층(52)를 제거한 후에 산화에 의해 도핑된 반도체 게이트 물질(11)의 자유롭게 직립하는 상부(11a)에 절연층(22)을 형성하는 단계를 포함하는,
개선된 방식으로 이루어진다.

Claims (10)

  1. 제 1 도전형의 바디 영역의 채널-수용 부분에 용량성 결합된 게이트를 포함하는 전력 반도체 장치의 제조 방법으로서,
    직립하는 게이트 구조가 반도체 바디의 주요 표면에 형성되며, 제 1 도전형의 상기 바디 영역은 상기 채널-수용 부분을 제공하기 위해 상기 게이트 구조에 인접하게 연장되고, 상기 제 1 도전형의 상기 바디 영역의 인접 표면 영역과 단차를 형성하기 위해 상기 게이트 구조의 직립 측면에 측벽 연장부가 제공되며, 상기 측벽 연장부는, 절연 물질에 의해 상기 게이트로부터 이격되며 장치의 소스 영역을 제공하는 상기 제 1 도전형과는 반대인 제 2 도전형으로 도핑된 반도체 물질을 포함하며, 상기 소스 영역은 상기 채널-수용 부분과 p-n 접합을 형성하고, 소스 전극이 상기 단차 상에 증착되어 상기 측벽 확장부의 도핑된 반도체 물질과 상기 제 1 도전형의 인접 표면 영역을 접합시키는 전력 반도체 장치 제조 방법에 있어서,
    상기 바디 영역은, 상기 하부의 바디 영역을 마스킹하는데 상기 도핑된 반도체 물질을 포함하는 측벽 연장부를 사용하면서, 상기 인접 표면을 통해 상기 반도체 바디내에 상기 제 1 도전형의 도펀트를 주입함으로써 형성되는 국지적 고농도 도핑 부분을 포함하고,
    상기 고농도 도핑된 부분은, 상기 채널 수용 부분의 농도보다는 높고 소스 영역을 제공하는 측벽 연장부의 도핑된 반도체 물질의 도전성-결정 도펀트 농도보다는 낮은 제 1 도전형의 도핑 농도를 가지며,
    상기 고농도 도핑된 부분은, 소스 영역과 반도체 바디의 채널-수용 부분간의 p-n 접합보다 더 깊게 반도체 바디에 제공되고, 상기 소스 전극에 의해 상기 인접 표면 영역에 접합되는
    전력 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 구조는 상기 반도체 바디의 주요 표면에 있는 마스크 내의 윈도우에 형성된 트렌치 게이트를 포함하고, 상기 마스크는 산화-마스킹 제 1 물질의 얇은 제 1 층 상에 제 2 물질의 두꺼운 제 2 층을 포함하며, 상기 트렌치-게이트는 도핑된 반도체 게이트 물질이며,
    마스크로부터 상기 제 2 층을 제거한 후에 산화에 의해 상기 도핑된 반도체 게이트 물질의 상부에 절연 상층(insulating overlayer)을 형성하고,
    상기 측벽 연장부를 포함하는 상기 단차는 상기 제 1 층의 제거 후에 형성되는
    전력 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 상부에서의 산화에 의해 상기 절연 상층을 형성하기 전에 상기 도핑된 반도체 게이트 물질이 상기 마스크에 있는 윈도우의 측면으로부터 에치백되어서, 상기 윈도우 내에서 직립하는 상기 도핑된 반도체 게이트 물질을 남기는
    전력 반도체 장치 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 도전형의 도핑된 반도체 소스 물질은, 상기 게이트 구조 상 및 상기 주요 표면의 제 1 도전형의 바디 상에 증착되고, 상기 소스 영역으로서 상기 측벽 연장부를 남기도록 에치백되는
    전력 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 측벽 연장부의 상기 도핑된 반도체 소스 물질로부터의 도펀트가, 도펀트 확산 온도로 상기 반도체 바디를 가열함으로써 상기 반도체 바디 내로 확산되어서, 상기 소스 영역과 상기 채널-수용 부분간의 p-n접합이, 상기 증착된 도핑 반도체 물질과 상기 반도체 바디의 주요 표면과의 경계로부터 이격되는
    전력 반도체 장치 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 측벽 연장부의 상기 도핑된 반도체 물질은 실리콘를 포함하고, 상기 주요 표면에 적어도 인접한 반도체 바디는 실리콘을 포함하며, 실리사이드 형성 금속은, 상기 소스 전극용 주 전극 물질을 증착하기 전에, 상기 측벽 연장부의 상기 도핑된 반도체 물질과 상기 고농도 도핑된 부분의 인접 표면 모두에 저 저항성 실리사이드 접합을 형성하도록 증착되는
    전력 반도체 장치 제조 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 측벽 연장부의 도핑된 반도체 물질은, 상기 소스 영역을 형성하기 위해 상기 표면 영역 중 상기 게이트 구조에 인접한 부분을 마스킹하면서, 상기 주요 표면에 인접한 제 2 도전형의 표면 영역을 통해 상기 바디의 주요 표면을 에칭하여 형성되는
    전력 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 소스 영역을 형성하기 위해 상기 표면 영역의 상기 부분을 마스킹하는 마스킹 패턴은, 상기 국지적 고농도 도핑 부분을 형성하기 위한 도펀트 주입이 실행될 때, 상기 측벽 연장부의 일부로 존재하는
    전력 반도체 장치 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 국지적 고농도 도핑 부분은 상기 채널-수용 부분보다 상기 반도체 바디에 더 깊게 제공되는
    전력 반도체 장치 제조 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 국지적 고농도 도핑 부분을 형성하기 위한 상기 제 1 도전형의 도펀트는 하부의 상기 바디 영역 위의 주입 마스크로서 측벽 연장부를 이용하면서 상기 반도체 바디로 주입시키는
    전력 반도체 장치 제조 방법.
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