KR100791773B1 - 트랜치 게이트 모스 소자 제조 방법 - Google Patents
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Abstract
본 발명에 따른 트랜치 게이트 모스 소자 제조 방법은, 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내벽에 게이트 산화막을 형성하는 단계; 상기 반도체 기판 위에 하드마스크 산화막을 형성하는 단계; 상기 반도체 기판 전면에 폴리실리콘을 적층하여 상기 트랜치를 매립하는 단계; 건식 식각을 진행하여 상기 트랜치 이외의 영역에 있는 폴리실리콘을 모두 제거하는 단계; 상기 하드마스크 산화막의 일부를 제거하여 파셜(partial) 산화막을 형성하는 제1 식각 단계; 상기 파셜 산화막 위에 상기 하드마스크 산화막과 다른 종류의 절연막을 증착하는 단계; 전면 식각을 진행하여 상기 트랜치 내에 매립된 폴리실리콘의 측면에 스페이서를 형성하는 단계; 및, 상기 파셜 산화막을 제거하는 제2 식각 단계를 포함한다.
Description
도 1a 내지 도 1c는 종래의 트랜치 게이트 모스 소자 제조 방법을 도시한 공정도,
도 2a 내지 도 2g는 본 발명에 따른 트랜치 게이트 모스 소자 제조 방법을 도시한 공정도이다.
본 발명은 트랜치 게이트 모스 소자 제조 방법에 관한 것이다.
일반적으로 사용되는 전력용 MOSFET은 바이폴라 트랜지스터에 비해, 첫째 높은 입력 임피던스를 가지기 때문에 게이트 구동 회로가 매우 간단하고, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 되는 동안 소수캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스 트(lamp ballast) 및 모터 구동회로에의 사용이 점차 확산되고 있는 추세에 있다.
이와 같은 전력용 MOSFET 으로는 통상, 플레너 확산(planar diffusion) 기술을 이용한 DMOSFET 구조가 사용되었으나, 최근에는, 반도체 기판을 소정깊이 식각하여 트랜치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트랜치 게이트형의 MOSFET 구조가 연구되고 있다. 이 트랜치 게이트형의 MOSFET 은, 단위 면적당 셀 밀도를 증가시키고 소자간의 접합 전계효과트랜지스터(JFET) 저항을 감소시킴으로써, 고집적화와 더불어 낮은 소오스-드레인 온 저항(Rds(on))을 구현할 수 있는 장점이 있다.
이러한 트랜치 게이트 모스 소자는 높은 구동 전압과 높은 전류 밀도를 요구하기 때문에 소자의 신뢰성이 무엇보다도 중요한 요소이다. 그래서, 소자 구동을 위해서 높은 바이어스 전압이 인가될 때 트랜치 게이트 모스 소자의 트랜치 게이트 산화막의 절연파괴 현상과 누설 전류 특성은 상당히 중요하다.
도 1a 내지 도 1c는 종래의 트랜치 게이트 모스 소자 제조 방법을 도시한 공정도이다.
먼저, 도 1a를 참조하면, 제1 도전형의 반도체 기판(1) 내에, 제2 도전형의 불순물을 선택적으로 주입하여 상기 기판 내에 소정 깊이를 갖는 제2 도전형의 베이스 영역(미도시)을 형성하고, 기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소스영역(미도시)을 형성한 후, 상기 소스 영역과 베이스 영역을 관통하여 트랜치(T)를 형성한다. 이어서, 상기 트랜치의 내벽에 게이트 산화 막(2)을 형성하고, 상기 반도체 기판 위에는 하드마스크 산화막(3)을 형성한다.
계속해서, 상기 반도체 기판(1) 전면에 폴리실리콘(4)을 적층하여 상기 트랜치를 매립한다.
그 다음, 도 1b를 참조하면, 증착 후 플라즈마 방법에 의해서 건식 식각을 진행하여 게이트로 사용될 트랜치 영역 이외의 영역에 있는 폴리실리콘을 모두 제거한다. 이때, 상기 폴리실리콘의 건식 식각 정도는 식각 정지막으로 사용하는 하드마스크 산화막(3)의 중간 정도의 깊이까지만 식각을 한다. 왜냐하면, 폴리실리콘의 건식 식각 시 발생하는 과도한 폴리 리세스(poly recess)를 방지하기 위해서이다.
그 다음, 도 1c를 참조하면, 식각 정지막으로 사용된 하드마스크 산화막(3)을 상기 건식 식각과는 다른 식각 레시피(etch recipe)를 사용하여 제거한다. 이때, 상기 하드마스크 산화막(3) 제거를 위한 플라즈마 식각 공정에서 트랜치 게이트 산화막(2)이 플라즈마에 노출되어 손상(도 1c의 A부분)을 받게 된다. 이러한 게이트 산화막의 손상은 게이트 절연파괴 및 누설전류 문제를 야기하여 소자의 신뢰성에 치명적인 손상을 일으킬 수 있는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 트랜치 게이트 모스 소자에서 소자의 구동 전압 인가를 위해서 사용하는 폴리 게이트 형성 공정에서 발생하는 트랜치 게이트 산화막(trench gate oxide)의 물리적인 손 상을 방지하여 소자의 절연파괴 및 누설전류의 특성을 향상시킬 수 있는 트랜치 게이트 소자 제조 방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 트랜치 게이트 모스 소자 제조 방법은, 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내벽에 게이트 산화막을 형성하는 단계; 상기 반도체 기판 위에 하드마스크 산화막을 형성하는 단계; 상기 반도체 기판 전면에 폴리실리콘을 적층하여 상기 트랜치를 매립하는 단계; 건식 식각을 진행하여 상기 트랜치 이외의 영역에 있는 폴리실리콘을 모두 제거하는 단계; 상기 하드마스크 산화막의 일부를 제거하여 파셜(partial) 산화막을 형성하는 제1 식각 단계; 상기 파셜 산화막 위에 상기 하드마스크 산화막과 다른 종류의 절연막을 증착하는 단계; 전면 식각을 진행하여 상기 트랜치 내에 매립된 폴리실리콘의 측면에 스페이서를 형성하는 단계; 및, 상기 파셜 산화막을 제거하는 제2 식각 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 " 위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2a 내지 도 2g는 본 발명에 따른 트랜치 게이트 모스 소자 제조 방법을 도시한 공정도이다.
먼저, 도 2a를 참조하면, 제1 도전형의 반도체 기판(10) 내에, 제2 도전형의 불순물을 선택적으로 주입하여 상기 기판 내에 소정 깊이를 갖는 제2 도전형의 베이스 영역(미도시)을 형성하고, 기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소스영역(미도시)을 형성한 후, 상기 소스 영역과 베이스 영역을 관통하여 트랜치(T)를 형성한다. 이후, 트랜치 내벽에는 게이트 산화막(11)을 형성한다.
이어서, 상기 반도체 기판(10) 위에 하드마스크 산화막(20)을 형성한다. 이때, 상기 하드마스크 산화막(20)은 트랜치 이외의 부분에 형성되도록 한다. 이리하여, 상기 트랜치의 내벽에는 게이트 산화막(11)이 형성되고, 상기 트랜치를 제외한 반도체 기판 위에는 하드마스크 산화막(20)이 형성된다. 이때, 상기 하드마스크 산화막과 상기 게이트 산화막은 동일 종류의 막질일 수 있다.
계속하여, 상기 반도체 기판(10) 전면에 폴리실리콘(30)을 적층하여 상기 트랜치(T)를 매립한다.
그 다음, 도 2b를 참조하면, 상기 폴리실리콘 증착 후 플라즈마 방법에 의해서 건식 식각을 진행하여 게이트로 사용될 트랜치(T) 영역 이외의 영역에 있는 폴리실리콘을 모두 제거한다. 이때, 상기 폴리실리콘(30)의 건식 식각 정도는 식각 정지막으로 사용하는 하드마스크 산화막(20)의 두께보다는 낮게, 보다 구체적으로는 상기 하드마스크 산화막(20)의 중간 정도의 깊이까지만 식각을 한다. 왜냐하면, 폴리실리콘의 건식 식각시 발생하는 과도한 폴리 리세스(poly recess)를 방지하기 위해서이다.
그 다음, 도 2c를 참조하면, 상기 건식 식각과는 다른 식각 레시피(etch recipe)를 사용하여, 식각 정지막으로 사용된 하드마스크 산화막(20)의 일부를 제거하여 파셜(partial) 산화막(21)을 형성한다. 이때, 상기 파셜 산화막(21)을 상기 트랜치(T) 내에 매립된 폴리실리콘(30)의 높이보다 낮게 형성한다. 구체적으로는, 상기 파셜 산화막(21)을 상기 하드마스크 산화막(20) 두께의 30% 내지 70%의 두께로 형성할 수 있고, 보다 구체적으로는 상기 하드마스크 산화막(20)의 50% 두께로 형성할 수 있다.
그 다음, 도 2d를 참조하면, 상기 파셜 산화막(21) 위에 상기 하드마스크 산화막(20)과 다른 종류의 절연막(40)을 증착한다. 이때, 상기 절연막(40)은 질화막일 수 있다. 산화막 보다는 질화막이 구조적으로 치밀하므로, 질화막이 바람직하다.
그 다음, 도 2e를 참조하면, 상기 절연막(40)-예를 들면 질화막-을 증착한 후, 전면 식각을 진행하여, 상기 트랜치 내에 매립된 폴리실리콘(30)의 측면에 스페이서(41)를 형성한다.
그 다음, 도 2f를 참조하면, 다시 하드마스크 산화막 제거를 위한 플라즈마 식각 공정을 진행하여, 잔류하는 상기 파셜 산화막(21)을 제거한다. 이때, 상기 스페이서 하부에 있는 파셜 산화막의 일부분(21a)은 제거되지 않는다.
그 다음, 도 2g를 참조하면, 잔류하는 파셜 산화막을 제거한 후, 인산 등을 사용하여 스페이서(41)로 사용된 절연막-예를 들면, 질화막-을 제거한다.
이상과 같은 본 발명에 따른 트랜치 게이트 모스 소자 제조 방법에 의하면, 종래의 트랜치 게이트 모스 소자 제조 방법과는 달리, 하드마스크 산화막 제거 단계를 두 단계에 거쳐서 하면서, 트랜치에 매립되는 폴리실리콘 측면에 절연막 스페이서를 형성하는 단계를 두어 하드마스크 산화막 제거를 위한 식각 공정 진행시에 게이트 산화막이 손상되는 것을 방지할 수 있게 된다.
이상과 같이 본 발명에 따른 트랜치 게이트 모스 소자 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 트랜치 게이트 모스 소자 제조 방법에 의하면,
트랜치 게이트 모스 소자에서 소자의 구동 전압 인가를 위해서 사용하는 폴리 게이트 형성 공정에서 발생하는 트랜치 게이트 산화막(trench gate oxide)의 물리적인 손상을 방지하여 소자의 절연파괴 및 누설전류의 특성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내벽에 게이트 산화막을 형성하는 단계;상기 반도체 기판 위에 하드마스크 산화막을 형성하는 단계;상기 반도체 기판 전면에 폴리실리콘을 적층하여 상기 트랜치를 매립하는 단계;건식 식각을 진행하여 상기 트랜치 이외의 영역에 있는 폴리실리콘을 모두 제거하는 단계;상기 하드마스크 산화막의 일부를 제거하여 파셜(partial) 산화막을 형성하는 제1 식각 단계;상기 파셜 산화막 위에 상기 하드마스크 산화막과 다른 종류의 절연막을 증착하는 단계;전면 식각을 진행하여 상기 트랜치 내에 매립된 폴리실리콘의 측면에 스페이서를 형성하는 단계; 및,상기 파셜 산화막을 제거하는 제2 식각 단계를 포함하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 트랜치 이외의 영역에 있는 폴리실리콘을 모두 제거하는 단계는 상기 트랜치 내의 폴리실리콘이 상기 하드마스크 산화막의 두께보다는 낮은 높이로 형성되게 하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 건식 식각은 플라즈마를 사용하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 파셜 산화막을 상기 트랜치 내에 매립된 폴리실리콘의 높이보다 낮게 형성하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 파셜 산화막을 상기 하드마스크 산화막 두께의 30% 내지 70%의 두께로 형성하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 파셜 산화막을 상기 하드마스크 산화막의 50% 두께로 형성하는 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 절연막은 질화막인 트랜치 게이트 모스 소자 제조 방법.
- 제 1 항에 있어서,상기 파셜 산화막을 제거하는 제2 식각 단계 후에, 상기 스페이서를 제거하는 단계를 더 포함하는 게이트 모스 소자 제조 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635537B2 (en) | 2001-04-06 | 2003-10-21 | United Microelectronics Corp. | Method of fabricating gate oxide |
| KR20050028514A (ko) * | 2003-09-18 | 2005-03-23 | 삼성전자주식회사 | 모스 트랜지스터의 게이트를 갖는 반도체 소자 및 그형성방법 |
| KR20060080718A (ko) * | 2005-01-06 | 2006-07-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| JPH0653514A (ja) * | 1992-08-03 | 1994-02-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JP3307785B2 (ja) * | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US5512517A (en) * | 1995-04-25 | 1996-04-30 | International Business Machines Corporation | Self-aligned gate sidewall spacer in a corrugated FET and method of making same |
| JP3325432B2 (ja) * | 1995-08-01 | 2002-09-17 | 株式会社東芝 | Ｍｏｓ型半導体装置及びその製造方法 |
| JP3924829B2 (ja) * | 1997-01-13 | 2007-06-06 | 株式会社日立製作所 | 電圧駆動型半導体装置及びその製造方法 |
| US6097061A (en) * | 1998-03-30 | 2000-08-01 | Advanced Micro Devices, Inc. | Trenched gate metal oxide semiconductor device and method |
| US6140677A (en) * | 1998-06-26 | 2000-10-31 | Advanced Micro Devices, Inc. | Semiconductor topography for a high speed MOSFET having an ultra narrow gate |
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| US6153455A (en) * | 1998-10-13 | 2000-11-28 | Advanced Micro Devices | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer |
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| JP4025063B2 (ja) * | 2001-12-06 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置 |
| ITVA20020005A1 (it) * | 2002-01-25 | 2003-07-25 | St Microelectronics Srl | Flusso di processo per la realizzazione di un transitore mos di potenza a trench di gate con canale di dimensioni scalate |
| JP3640945B2 (ja) * | 2002-09-02 | 2005-04-20 | 株式会社東芝 | トレンチゲート型半導体装置及びその製造方法 |
| GB0229210D0 (en) * | 2002-12-14 | 2003-01-22 | Koninkl Philips Electronics Nv | Method of manufacture of a trench semiconductor device |
| US7439135B2 (en) * | 2006-04-04 | 2008-10-21 | International Business Machines Corporation | Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same |
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2006
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635537B2 (en) | 2001-04-06 | 2003-10-21 | United Microelectronics Corp. | Method of fabricating gate oxide |
| KR20050028514A (ko) * | 2003-09-18 | 2005-03-23 | 삼성전자주식회사 | 모스 트랜지스터의 게이트를 갖는 반도체 소자 및 그형성방법 |
| KR20060080718A (ko) * | 2005-01-06 | 2006-07-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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