KR20090072043A - 반도체 소자의 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 반도체 기판 상에 제1 산화막이 형성되는 단계; 상기 제1 산화막이 형성된 반도체 기판 상에 제2 도전형의 불순물 이온을 주입하는 단계; 상기 제1 산화막 상에 질화막을 형성하는 단계; 상기 제2 도전형의 불순물 이온을 확산시켜 제2 도전형의 웰을 형성하고 동시에 상기 질화막 상에 제2 산화막이 형성되는 단계; 상기 제1 산화막 상에 상기 제2 산화막 및 질화막을 제거하는 단계; 상기 제1 산화막을 일부 제거한 산화막 형성단계; 상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계; 상기 산화막 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막, 산화막을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치에 소스 컨택을 형성하는 단계; 및 상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계가 포함된다.
반도체, 트랜치
Description
실시예에서는 반도체 소자의 제조방법에 관해 개시된다.
전력용 트랜지스터는 반도체 기판의 상측에 소스 영역이 형성되고, 상기 소스 영역의 하측에 드레인 영역이 형성되어 수직(Vertical) 방향으로 채널이 형성되는 구조를 갖는다. 이러한 구조의 전력용 트랜지스터는 게이트 전극이 반도체 기판에 형성된 트랜치에 매몰되어 형성된다.
한편, 게이트 전극의 상측에 형성된 산화막의 두께는 전력용 트랜지스터의 성능에 영향을 미치는데, ESD(Electro Statics Discharge) 보호회로의 열처리 과정 및 불순물 이온의 확산 공정에서 산화막이 성장되어 산화막의 두께가 580±40Å에 이르게 된다.
상기 게이트 전극의 상측에 형성된 산화막의 두께는 180±30Å 으로 유지되는 것이 소자의 성능에 효과적인데, 두껍게 성장된 산화막을 에칭하는 경우에 과식각에 의해 불량이 발생될 가능성이 있다.
예를 들어, 산화막의 두께가 580Å로 형성된 경우, 순수(DIW: Deionized Water)와 HF가 혼합된 용액으로 식각할 경우 400Å의 산화막을 제거하여야 하고, 이때, ±40Å의 편차가 발생될 수 있다.
따라서, 산화막이 과식각되거나 적게 식각되어 소자의 성능에 문제가 발생될 수 있다.
실시예는 반도체 소자의 제조방법을 제공한다.
실시예는 소스 영역과 드레인 영역이 수직 방향으로 배치된 전력용 트랜지스터에서 반도체 기판에 매립된 게이트 전극의 상측에 형성되는 산화막의 두께를 효과적으로 제어할 수 있는 반도체 소자의 제조방법을 제공한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 반도체 기판 상에 제1 산화막이 형성되는 단계; 상기 제1 산화막이 형성된 반도체 기판 상에 제2 도전형의 불순물 이온을 주입하는 단계; 상기 제1 산화막 상에 질화막을 형성하는 단계; 상기 제2 도전형의 불순물 이온을 확산시켜 제2 도전형의 웰을 형성하고 동시에 상기 질화막 상에 제2 산화막이 형성되는 단계; 상기 제1 산화막 상에 상기 제2 산화막 및 질화막을 제거하는 단계; 상기 제1 산화막을 일부 제거한 산화막 형성단계; 상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계; 상기 산화막 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막, 산화막을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치에 소스 컨택을 형성하는 단계; 및 상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계가 포함 된다.
실시예는 반도체 소자의 제조방법을 제공할 수 있다.
실시예는 소스 영역과 드레인 영역이 수직 방향으로 배치된 전력용 트랜지스터에서 반도체 기판에 매립된 게이트 전극의 상측에 형성되는 산화막의 두께를 효과적으로 제어할 수 있는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조방법에 대해 상세히 설명하도록 한다.
도 18은 실시예에 따른 반도체 소자를 도시한 도면이다.
도 18을 참조하면, 반도체 기판 상에 제1 도전형의 매몰층(9) 및 제1 도전형의 드리프트 영역(10)이 형성되고, 상기 제1 도전형의 드리프트 영역(10) 상에 제2 도전형의 웰(16)이 형성된다.
상기 제1 도전형의 드리프트 영역(10) 및 제2 도전형의 웰(16)이 선택적으로 제거된 영역에는 게이트 절연막(13) 및 게이트 전극(14)이 형성되고, 상기 게이트 전극(14) 양측의 반도체 기판 상에는 제1 도전형의 소스 영역(18)이 형성된다.
상기 게이트 전극(14) 및 제1 도전형의 소스 영역(18)의 상측에는 산화막(15) 및 층간 절연막(19)이 형성된다.
한편, 상기 제1 도전형의 소스 영역(18)의 일측에는 반도체 기판의 제2 도전형의 웰(16)이 일부 식각된 트랜치가 형성되고, 상기 트렌치를 포함한 반도체 기판 의 전면에 배리어막(22)이 형성된다.
상기 배리어막(22)이 형성된 트랜치에는 소스 컨택을 위한 금속 물질이 매립되는데, 예를 들어, 상기 소스 컨택으로써 텅스텐(W)(23) 및 알루미늄(Al)(24)이 사용될 수 있다. 상기 반도체 기판의 제1 도전형의 매몰층(9)의 하부에는 드레인 전극층(8)이 형성된다.
상기과 같은 반도체 소자는 전원이 인가됨에 따라 상기 소스 영역(18)과 드레인 전극층(8) 사이의 수직 방향으로 채널이 형성되어 전자가 이동하게 된다.
한편, 실시예에 따른 반도체 소자는 게이트 전극(14)의 상측에 형성된 산화막(15)의 두께를 일정하게 형성하여 반도체 소자의 성능이 효과적으로 유지될 수 있도록 한다.
이하에서는 도 1 내지 도 18을 참조하여 실시예에 따른 반도체 소자의 제조방법에 대해 설명하도록 한다.
도 1을 참조하면, 제1 도전형의 매몰층(9) 및 제1 도전형의 드리프트 영역(10)이 형성된 반도체 기판 상에 하드 마스크층(11)이 형성된다. 예를 들어, 상기 하드 마스크층(11)은 산화막 또는 질화막이 될 수 있다.
도 2를 참조하면, 상기 하드 마스크층(11) 상에 감광막 패턴(미도시)을 형성하고 식각 공정을 진행하여 상기 제2 도전형의 드리프트 영역(10) 상에 게이트 전극의 형성을 위한 제1 트랜치(12)를 형성한다. 실시예에서는 두 개의 게이트 전극의 형성을 위한 제1 트랜치(12)가 형성된 것이 도시되어 있으나, 상기 게이트 전극의 형성을 위한 제1 트랜치(12)는 하나 또는 둘 이상으로 형성될 수 있다.
도 3을 참조하면, 상기 게이트 전극의 형성을 위한 제1 트랜치(12) 내에 산화막을 증착(Deposition)하여 게이트 절연막(13)을 형성한다.
도 4를 참조하면, 상기 게이트 절연막(13)이 형성된 제1 트랜치(12)를 포함하는 반도체 기판 상에 폴리실리콘을 증착하고 식각하여 상기 제1 트랜치(12) 내에 폴리실리콘이 매립되도록 한다. 따라서, 상기 제1 트랜치(12) 내에는 게이트 절연막(13) 및 게이트 전극(14)이 형성된다.
도 5를 참조하면, 상기 반도체 기판 상에 형성된 하드 마스크층(11)을 제거한다.
도 6을 참조하면, 반도체 기판 상에 ESD(Electro Statics Discharge) 보호회로(미도시)의 형성을 위한 열처리 공정이 이루어진다. 이때, 열처리 과정에서 상기 게이트 전극(14)을 포함하는 반도체 기판 상에는 제1 산화막(15a)이 형성된다. 이때, 상기 제1 산화막(15a)은 200Å의 두께로 형성될 수 있다.
상기 제1 산화막(15a)은 상기 게이트 전극(14)을 절연하고 이후 불순물 주입 공정에서 반도체 기판이 손상되는 것을 방지하는 역할을 할 수 있다.
도 7을 참조하면, 상기 반도체 기판 상에 제2 도전형의 불순물 이온을 주입하고 클리닝 공정을 수행한다.
도 8을 참조하면, 상기 제1 산화막(15a) 상에 질화막(15b)을 형성한다. 상기 질화막(15b)은 상기 제1 산화막(15a) 상에 상기 제2 도전형의 불순물 이온의 확산 공정에서 산화막이 재성장되는 것을 억제하고, 일부 재성장된 산화막을 용이하게 제거하기 위해 형성된다.
여기서, 상기 질화막(15b)은 50±10Å의 두께로 형성된다.
도 9를 참조하면, 상기 반도체 기판을 열처리하여 상기 제2 도전형의 불순물 이온이 확산된 제2 도전형의 웰(16)을 형성한다. 이때, 상기 제2 도전형의 불순물 이온의 확산 공정에서 상기 질화막(15b) 상에 제2 산화막(15c)가 형성된다.
상기 게이트 전극(14) 상에 형성된 질화막(15b) 및 제2 산화막(15c)는 제거될 필요가 있으며, 상기 제1 산화막(15a)는 적절한 두께로 형성할 필요가 있다.
따라서, 상기 제2 산화막(15c)을 순수와 HF가 혼합된 용액을 이용하여 제거한다. 그리고, 상기 질화막(15b)을 인산 용액을 이용하여 제거한다. 이때, 상기 제2 산화막(15c)과 질화막(15b)를 동시에 제거하기 위하여 BHF(Buffered HF) 용액을 사용할 수도 있다.
그리고, 상기 제1 산화막(15a)을 순수와 HF가 혼합된 용액을 이용하여 20Å 정도 제거한다. 이때, 식각 편차가 ±5Å 이내이므로 상기 제1 산화막(15a)의 두께를 일정하게 공정 관리할 수 있다.
따라서, 도 10에 도시된 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판 상에는 효과적으로 설계된 두께로 산화막(15)이 형성될 수 있다.
도 11과 도 12를 참조하면, 상기 반도체 기판 상에 감광막 패턴(17)을 형성하고, 제1 도전형의 불순물 이온을 주입한 후 상기 감광막 패턴(17)을 제거한다.
그리고, 상기 반도체 기판을 열처리 하여 상기 게이트 전극(14)의 양측에 제1 도전형의 소스 영역(18)을 형성한다.
도 13 내지 도 15를 참조하면, 상기 반도체 기판 상에 층간 절연막(19)을 형 성하고, 상기 층간 절연막(19) 상에 감광막 패턴(미도시)을 형성한다. 그리고, 상기 감광막 패턴(미도시)을 마스크로 하여 상기 층간 절연막(19) 및 산화막(15)을 선택적으로 제거하여 제2 트랜치(20)를 형성한다.
그리고, 상기 층간 절연막(19) 및 산화막(15)을 마스크로 하여 상기 제2 트랜치(20)에 의해 노출된 반도체 기판의 제2 도전형의 웰(16)을 선택적으로 제거하여 제3 트랜치(21)를 형성한다.
도 16을 참조하면, 상기 제3 트랜치(21)에 의해 노출된 상기 제2 도전형의 웰(16)에 제2 도전형의 불순물 이온을 주입하여 누설 전류를 방지하기 위한 이온 주입을 실시한다.
도 17을 참조하면, 상기 제3 트랜치(21)를 포함하는 반도체 기판 상에 배리어막(22)을 형성하고, 텅스텐(23)을 CVD 방법으로 증착하여 상기 제3 트랜치(31)의 일부를 갭필(Gap fill)한다. 그리고, 상기 텅스텐(23)을 브랑켓 에치(Blanket Etch)한다. 상기 텅스텐(23)을 CVD 방법으로 증착하는 경우 상기 제3 트랜치(21)에 보이드가 발생될 가능성이 감소된다.
도 18을 참조하면, 상기 텅스텐(23) 상에 낮은 저항을 가진 알루미늄(24)을 증착 및 에치하여 소스 컨택을 형성한다.
실시예에서는 텅스텐(23)과 알루미늄(24)을 이용하여 소스 컨택을 형성하는 것이 개시되어 있으나, 텅스텐(23) 또는 알루미늄(24) 만으로 소스 컨택을 형성하는 것도 가능하다.
또한, 실시예에서는 상기 제3 트랜치(21)를 형성하여 소스 컨택을 형성하는 것이 개시되어 있으나, 트랜치를 형성하지 않고 반도체 기판 상에 소스 컨택을 형성하는 것도 가능하다.
한편, 이후 패시베이션 공정, 반도체 기판의 백그라인딩 공정을 거쳐 상기 반도체 기판의 제1 도전형의 매몰층(9)과 전기적으로 연결되는 드레인 전극층(8)을 형성한다.
도 1 내지 도 18은 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
Claims (5)
- 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계;상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 반도체 기판 상에 제1 산화막이 형성되는 단계;상기 제1 산화막이 형성된 반도체 기판 상에 제2 도전형의 불순물 이온을 주입하는 단계;상기 제1 산화막 상에 질화막을 형성하는 단계;상기 제2 도전형의 불순물 이온을 확산시켜 제2 도전형의 웰을 형성하고 동시에 상기 질화막 상에 제2 산화막이 형성되는 단계;상기 제1 산화막 상에 상기 제2 산화막 및 질화막을 제거하는 단계;상기 제1 산화막을 일부 제거한 산화막 형성단계;상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계;상기 산화막 상에 층간 절연막을 형성하는 단계;상기 층간 절연막, 산화막을 선택적으로 식각하여 트랜치를 형성하는 단계;상기 트랜치에 소스 컨택을 형성하는 단계; 및상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 질화막은 50±10Å의 두께로 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제1 산화막 또는 제2 산화막은 순수와 HF가 혼합된 용액을 이용하여 제거하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 질화막은 인산 용액을 이용하여 제거하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제2 산화막과 질화막은 BHF(Buffered HF) 용액을 사용하여 동시에 제거하는 반도체 소자의 제조방법.
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