KR20100001856A - 정전기 방전 회로 및 그의 형성방법 - Google Patents
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Abstract
본 발명의 정전기 방전 회로는 기판 위에 형성되는 N웰과 상기 기판 위에 형성되고 상기 N웰을 상기 기판으로부터 전기적으로 절연시키는 매립 절연층과 상기 N웰에 주입되는 제 1 내지 제 3 P+형 불순물 영역과 상기 제 1 P+형 불순물 영역과 상기 제 2 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 1 게이트와 상기 제 2 P+형 불순물 영역과 상기 제 3 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 2 게이트와 상기 제 1 게이트에 인접하고, 상기 N웰에 주입되는 제 1 N+형 불순물 영역과 상기 제 2 게이트에 인접하고, 상기 N웰에 주입되는 제 2 N+형 불순물 영역과 상기 제 1 P+형 불순물 영역과 상기 제 1 N+형 불순물 영역에 연결되는 접지전압단자 및 상기 제 3 P+형 불순물 영역과 상기 제 2 N+형 불순물 영역에 연결되는 전원전압단자를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 SOI(Sillicon On Insulator) 기판 상에 양방향 SCR(Sillicon Controlled Rectifier) 회로를 구현함으로써, 외부로부터 인가되는 정전기로부터 내부회로를 보호하는 정전기 방전 회로 및 그의 형성방법에 관한 것이다.
일반적으로, 반도체 칩은 자체 또는 실장될 디바이스에 축전된 정전기에 영향을 받을 수 있다. 따라서, 양산되는 반도체 칩 내부의 소자를 정전기로부터 보호하기 위하여, 반도체 소자의 데이터 입/출력 패드 및 전원 패드에 정전기 방전 회로가 구비된다.
이러한 정전기 방전 회로로서 다이오드(Diode), 메탈 옥사이드 실리콘(metal oxide sillicon) 소자, 바이폴라 정션 트랜지스터(bipolar junction transistor), 실리콘 제어 정류기(Sillicon Controlled Rectifier: 이하, SCR이라고 함)가 널리 이용되고 있다.
이중 다이오드는 단위 면적당 소화할 수 있는 ESD 전류가 많고 접합 캐패시 터가 작다는 장점이 있으나, 동작 저항이 크고 독자적으로 사용하는데 제약이 따르는 문제가 잇다.
모스 소자는 동작 촉발 전압(triggering voltage)과 동작 저항은 낮으나, 다이오드나 SCR 회로에 비해 단위 면적당 소화할 수 있는 ESD 전류가 1/3 내지 1/5 수준으로 작으므로 일정한 ESD 레벨을 만족시키기 위해서는 상대적으로 넓은 면적을 사용하여 접합 캐패시터가 커지는 문제점이 있다.
이에 비해, SCR 회로는 단위 면적당 소화할 수 있는 ESD 전류가 많고, 접합 캐패시턴스가 작으며 동작 저항도 작다는 장점이 있다.
일반적으로, 벌크 웨이퍼(Bulk wafer)에 쓰이는 SCR 회로를 도 1을 참조하여 살펴보면, 정전기 방전 회로는 입출력 패드(I/O)와 내부회로(110) 사이에 연결되고, 입출력 패드(I/O)로부터 유입되는 정전기로부터 내부회로(110)를 보호하기 위한 SCR 회로(120) 및 다이오드(130)를 포함한다.
SCR 회로(120)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 구성되고, PNP 바이폴라 트랜지스터(140), NPN 바이폴라 트랜지스터(150), 기판 저항(Rsub), 웰 저항(Rnwell)을 포함한다.
그리고, SCR 회로(120)는 내부회로(11)에 연결되는 입출력 패드(I/O)로 유입되는 정전기를 방전시키고, 이러한 방전 동작은 입출력 패드(I/O)에 유입되는 정전기의 유입량에 따라 전원전압단(VDD)과 접지전압단(VSS)의 연결이 제어된다.
이러한 SCR 회로(120)의 단면도로서, 도 2를 살펴보면, 기판에는 P웰(210), N웰(220), P웰(230)이 순차적으로 서로 인접하여 형성된다.
P웰(210)에 P형 불순물 확산영역(240) 및 N형 불순물 확산영역(250)이 형성되고, N웰(220)에 P형 불순물 확산영역(260)이 형성되며, N웰(220)과 P웰(230)의 경계부에 N형 불순물 확산영역(270)이 형성되고, P웰(230)에 N형 불순물 확산영역(280) 및 P형 불순물 확산영역(290)이 형성된다.
P형 불순물 확산영역(240)과 N형 불순물 확산영역(250)은 다이오드(130)를 구성한다. P형 불순물 확산영역(260), N형 웰(220), N형 불순물 확산영역(280), P형 웰(230) 및 P형 불순물 확산영역(290)으로 PNPN 구조(140,150)의 SCR 회로가 구성된다.
최근 반도체 소자가 고집적화, 고속화, 저전력화함에 따라 발생하는 문제들을 해결하기 위해 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 실리콘 온 인슐레이터(Silicon on insulator:SOI) 기판상에 바이폴라 트랜지스터를 형성하는 기술을 사용하고 있다.
SOI 기판을 이용한 소자 형성의 이점은 소자들이 절연막 상에 형성되므로 기생 캐패시턴스를 감소시킬 수 있으며, 소자의 고집적화에 기여할 수 있다는 것이다.
즉, SOI 기판상에 형성된 바이폴라 트랜지스터는 접합 용량(junction capacitance) 이 작아서 소자의 동작 속도가 증가되고, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖는다.
이러한 SOI 기판을 이용한 반도체 장치에도 정전기가 유입되었을 경우 방전 패스를 제공하기 위해서 정전기 방전 회로를 설치해야 한다.
그러나, 상기 언급한 벌크 웨이퍼(Bulk wafer)에서 구현되었던 SCR 구조를 SOI에 적용하고자 할 경우, 벌크 웨이퍼에서와는 달리 완전 공핍형(Fully depletion)의 SOI 기판에서는 벌크 플로팅(Bulk Floating) 등의 문제점이 발생하기 때문에 이를 해결할 구조의 고안이 필요하다.
현재, 많은 구현 방법이 연구 개발되고 있지만 효율성과 구현의 용이함을 가지는 구조 개발은 여전히 절실히 필요한 실정이다.
본 발명은 SOI 기판을 이용한 반도체 장치에 외부로부터 유입된 정전기를 방전시키는 SCR 회로의 레이아웃 방법을 제공한다.
본 발명의 정전기 방전 회로는 기판 위에 형성되는 N웰; 상기 기판 위에 형성되고 상기 N웰을 상기 기판으로부터 전기적으로 절연시키는 매립 절연층; 상기 N웰에 주입되는 제 1 내지 제 3 P+형 불순물 영역; 상기 제 1 P+형 불순물 영역과 상기 제 2 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 1 게이트; 상기 제 2 P+형 불순물 영역과 상기 제 3 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 2 게이트; 상기 제 1 게이트에 인접하고, 상기 N웰에 주입되는 제 1 N+형 불순물 영역; 상기 제 2 게이트에 인접하고, 상기 N웰에 주입되는 제 2 N+형 불순물 영역; 상기 제 1 P+형 불순물 영역과 상기 제 1 N+형 불순물 영역에 연결되는 접지전압단자; 및 상기 제 3 P+형 불순물 영역과 상기 제 2 N+형 불순물 영역에 연결되는 전원전압단자;를 포함하여 구성됨을 특징으로 한다.
이중, 상기 N웰, 제 1 내지 제 3 P+형 불순물 영역은 횡방향으로 배치됨을 특징으로 한다.
또한, 상기 제 1 P+형 불순물 영역과 제 1 N+형 불순물 영역 사이 및 상기 제 3 P+형 불순물 영역과 제 2 N+형 불순물 영역 사이에 저항 소자를 더 구비할 수 있다.
본 발명의 정전기 방전 회로의 형성방법은 기판 위에 매립 절연층을 형성하고, 상기 매립 절연층 위에 N웰을 형성하며, 상기 N웰에 제 1 내지 제 3 P+형 불순물을 주입하고, 상기 제 1 P+형 불순물과 상기 제 2 P+형 불순물 영역 사이의 반도체 기판상에 제 1 게이트를 형성하고, 상기 제 2 P+형 불순물 영역과 상기 제 3 P+형 불순물 영역 사이의 반도체 기판상에 제 2 게이트를 형성하며, 상기 제 1 게이트에 인접하게 상기 N웰에 제 1 N+형 불순물을 주입하며, 상기 제 2 게이트에 인접하게 상기 N웰에 제 2 N+형 불순물을 주입하고, 상기 제 1 P+형 불순물 영역과 상기 제 1 N+형 불순물 영역은 접지전압단에 연결하고, 상기 제 3 P+형 불순물 영역과 상기 제 2 N+형 불순물 영역은 전원전압단에 연결함을 특징으로 한다.
이중, 상기 N웰, 제 1 내지 제 3 P+형 불순물 영역은 횡방향으로 배치됨을 특징으로 한다.
그리고, 상기 제 1 P+형 불순물 영역과 제 1 N+형 불순물 영역 사이 및 상기 제 3 P+형 불순물 영역과 제 2 N+형 불순물 영역 사이에 저항 소자를 더 구비할 수 있다.
본 발명은 SOI 기판에 양방향 SCR 회로를 형성함으로써, 외부로부터 유입되는 정전기로부터 반도체 장치의 내부 회로를 안정적으로 보호할 수 있다.
본 발명은 SOI 기판에 양방향 SCR 회로를 형성함으로써, 외부로부터 유입되는 정전기로부터 반도체 장치의 내부 회로를 보호하는 SCR 회로의 레이아웃 방법을 제시한다.
본 발명에 따른 SOI 기판상에 레이아웃된 SCR 회로로서 도 3을 참조하여 SOI 기판상의 SCR 회로의 레이아웃에 대해 살펴보기로 한다.
SOI 기판(도시되지 않음)의 상부에 N웰 영역(302)이 형성되고, N웰 영역(302) 내에 P+형 불순물 영역들(303~305)이 소정 간격 이격되어 형성된다.
두 P+형 불순물 영역(303,304) 사이의 N웰 영역(302)의 상부에 게이트(306)가 형성된다. 게이트(306)는 두 P+형 불순물 영역(303,304) 사이에서 N웰 영역(302) 방향으로 연장되어 형성됨이 바람직하다.
두 P+형 불순물 영역(304,305) 사이에서 연장된 게이트(306)의 끝단에 인접하여 N+형 불순물 영역(308)이 형성되고, 두 P+형 불순물 영역(304,305) 사이에서 연장된 게이트(307)의 끝단에 인접하여 N+형 불순물 영역(309)이 형성된다.
다음, 도 4를 참조하여 본 발명에 따라 SOI 기판상에 SCR 회로를 공정하는 과정을 순서별로 기술하기로 한다.
본 발명의 SCR 회로는 P형 기판(300), 매립 절연층(buried insulative layer)(301), N웰 영역(302)을 포함한다. 그리고, N웰 영역(302)의 상부에는 도시되지 않았지만, N웰 영역(302)의 일부 영역(402,407)의 상위에는 게이트(306,307)가 형성된다.
SOI 기판상에 SCR 회로는 P형 기판(300) 위에 매립 절연층(301)(예를 들어, SiO2)을 형성함으로써 제조된다. 일 실시예에서 매립 절연층(301)은 실리콘 다이옥 사이드 층을 형성하기 위해 웨이퍼에 산소 원자들을 주입하고 어닐링함으로써 형성된다.
매립 절연층(301)의 두께는 전형적으로 대략 100 내지 400 나노미터(nm) 범위에 있다. 매립 절연층(301) 상위에 N웰 영역(302)을 형성한 후에, 두 개의 게이트(306,307)를 갖는 핑거(finger) 구조의 P형 MOS 트랜지스터를 형성한다.
P+형 불순물 영역들(303~305)은 모두 P형 액티브 영역으로서, 당업계에 공지된 종래의 마스킹 기술을 사용하여 N웰 영역(302)에 이온주입으로 형성된다.
N+형 불순물 영역들(308,309)은 N형 액티브 영역으로서, N웰 영역(302)에 바이어스를 가해주는 영역이고, N웰 영역(302)에 고도핑함으로써 형성된다.
N+형 불순물 영역(308) 및 P+형 불순물 영역(303)은 접지전압단자와 연결되고, N+형 불순물 영역(309) 및 P+형 불순물 영역(305)은 전원전압단자와 연결된다.
본 발명에 따른 SOI 기판상의 SCR 회로 동작에 관해 설명하자면, 전원전압단자(VDD)에 유입된 정전기 전류는 P+형 불순물 영역(305), N웰 영역(302), P+형 불순물 영역(304) 및 N웰 영역(302)으로 형성된 SCR 경로(A)를 통해 방전된다.
접지전압단자(VSS)에 유입된 정전기 전류는 P+형 불순물 영역(303), N웰 영역(302) 및 P+형 불순물 영역(304) 및 N웰 영역(302)으로 형성된 SCR 경로(B)를 통해 방전된다.
이와 같은 방법으로 SOI 기판상의 N웰 영역(302)에 이온주입의 방법으로 핑거 구조의 PMOS 트랜지스터를 형성하여 양방향 PNPN 소자를 구현함으로써, 양방향 SCR 회로를 구현할 수 있다.
한편, N웰 영역(402), P+형 불순물 영역(304) 및 N웰 영역(407)으로 연결되어있는 횡방향(lateral) NPN 기생 바이폴라 트랜지스터가 먼저 동작하면, SCR 회로가 동작하지 않을 수 있는 문제점이 있는데, 이와 같은 문제는 게이트 산화막(306,307)의 하부에 있는 N웰 저항이 충분히 크기 때문에 염려하지 않아도 된다.
종래에 완전 공핍형 타입의 SOI 기판에서는 N웰 영역과 P웰 영역이 격리됨으로 인하여 양방향 SCR 회로를 형성할 수 없었지만, 본 발명에서는 N웰 영역에 부분적인 이온주입을 통하여 MOS 트랜지스터를 형성하여 양방향 PNPN 소자를 구현함으로써, 양방향 SCR 회로 경로를 제공하는 효과가 있다.
도 5는 본 발명의 다른 실시예에 따른 정전기 방전 회로의 레이아웃도이다.
도 4의 소자와 도면 부호가 동일한 소자들은 그 기능과 역할이 동일하므로 상세한 설명은 생략하기로 한다.
P+형 불순물 영역(303) 및 N+형 불순물 영역(308)에 저항(412)을 삽입하고, P+형 불순물 영역(305) 및 N+형 불순물 영역(309)에 저항(413)을 삽입한다.
저항(412)과 저항(413)을 연결함으로써, N웰 영역(402), P+형 불순물 영역(304) 및 N웰 영역(407)으로 연결되어 있는 횡방향 NPN 기생 바이폴라 트랜지스터의 턴온을 방지할 수 있는 효과가 있다.
이상에서 살펴본 바와 같이, 본 발명에서 제안한 SCR 회로의 레이아웃 방법은 SOI 기판상에 PNPN 소자를 형성하여 양방향 SCR 회로를 구현함으로써, 반도체 장치의 내부 회로를 정전기 전류로부터 보호할 수 있다.
도 1은 일반적인 정전기 방전 회로도.
도 2는 일반적인 정전기 방전 회로의 단면도.
도 3은 본 발명의 정전기 방전 회로의 레이아웃도.
도 4는 본 발명의 정전기 방전 회로의 단면도.
도 5는 본 발명의 다른 실시예에 따른 정전기 방전 회로의 레이아웃도.
Claims (6)
- 기판 위에 형성되는 N웰;상기 기판 위에 형성되고 상기 N웰을 상기 기판으로부터 전기적으로 절연시키는 매립 절연층;상기 N웰에 주입되는 제 1 내지 제 3 P+형 불순물 영역;상기 제 1 P+형 불순물 영역과 상기 제 2 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 1 게이트;상기 제 2 P+형 불순물 영역과 상기 제 3 P+형 불순물 영역 사이의 반도체 기판상에 형성되는 제 2 게이트;상기 제 1 게이트에 인접하고, 상기 N웰에 주입되는 제 1 N+형 불순물 영역;상기 제 2 게이트에 인접하고, 상기 N웰에 주입되는 제 2 N+형 불순물 영역;상기 제 1 P+형 불순물 영역과 상기 제 1 N+형 불순물 영역에 연결되는 접지전압단자; 및상기 제 3 P+형 불순물 영역과 상기 제 2 N+형 불순물 영역에 연결되는 전원전압단자;를 포함하여 구성됨을 특징으로 하는 정전기 방전 회로.
- 제 1 항에 있어서,상기 N웰, 제 1 내지 제 3 P+형 불순물 영역은횡방향으로 배치됨을 특징으로 하는 정전기 방전 회로.
- 제 1 항에 있어서,상기 제 1 P+형 불순물 영역과 제 1 N+형 불순물 영역 사이 및 상기 제 3 P+형 불순물 영역과 제 2 N+형 불순물 영역 사이에 저항 소자를 더 구비함을 특징으로 하는 정전기 방전 회로.
- 기판 위에 매립 절연층을 형성하고,상기 매립 절연층 위에 N웰을 형성하며,상기 N웰에 제 1 내지 제 3 P+형 불순물을 주입하고,상기 제 1 P+형 불순물과 상기 제 2 P+형 불순물 영역 사이의 반도체 기판 상에 제 1 게이트를 형성하고,상기 제 2 P+형 불순물 영역과 상기 제 3 P+형 불순물 영역 사이의 반도체 기판 상에 제 2 게이트를 형성하며,상기 제 1 게이트에 인접하게 상기 N웰에 제 1 N+형 불순물을 주입하며,상기 제 2 게이트에 인접하게 상기 N웰에 제 2 N+형 불순물을 주입하고,상기 제 1 P+형 불순물 영역과 상기 제 1 N+형 불순물 영역은 접지전압단에 연결하고,상기 제 3 P+형 불순물 영역과 상기 제 2 N+형 불순물 영역은 전원전압단에 연결함을 특징으로 하는 정전기 방전 회로의 형성방법.
- 제 4 항에 있어서,상기 N웰, 제 1 내지 제 3 P+형 불순물 영역은횡방향으로 배치됨을 특징으로 하는 정전기 방전 회로의 형성방법.
- 제 4 항에 있어서,상기 제 1 P+형 불순물 영역과 제 1 N+형 불순물 영역 사이 및 상기 제 3 P+형 불순물 영역과 제 2 N+형 불순물 영역 사이에 저항 소자를 더 구비함을 특징으로 하는 정전기 방전 회로.
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100001856A true KR20100001856A (ko) | 2010-01-06 |
Family
ID=41812111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020080061934A KR20100001856A (ko) | 2008-06-27 | 2008-06-27 | 정전기 방전 회로 및 그의 형성방법 |
Country Status (1)
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-
2008
- 2008-06-27 KR KR1020080061934A patent/KR20100001856A/ko not_active Application Discontinuation
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