KR20110026108A - 정전기 보호회로 - Google Patents
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Abstract
본 발명은 정전기 스트레스를 소화하며 칩 면적을 최소화시킬 수 있는 정전기 보호회로에 관한 것으로,
본 발명에 따른 정전기 보호회로는 활성영역과 필드영역을 정의하기 위한 소자분리막이 형성된 반도체 기판; 상기 반도체 기판의 활성영역에 제 2 도전형 불순물 이온을 주입하여 형성된 소스 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이의 활성영역에 순차적으로 형성된 게이트 절연막 및 게이트 도전막; 상기 게이트 도전막 및 소스 영역과 같은 제 1 컨택플러그를 통해 전기적으로 연결되는 접지전극막; 상기 드레인 영역과 제 2 컨택플러그를 통해 전기적으로 연결되는 드레인 전극; 상기 소스 영역과 인접한 활성영역에 제 1 도전형 불순물 이온을 주입하여 형성된 콘택 영역을 포함하는 것을 특징으로 한다.
게이트, 소스. 정전기 보호회로
Description
본 발명은 정전기 보호회로에 관한 것으로, 특히, 정전기 스트레스를 소화하며 칩 면적을 최소화시킬 수 있는 정전기 보호회로에 관한 것이다.
정전 방전(ESD)으로 인해 매우 큰 전압이 반도체 소자로 인가될 때 소자에서는 접합 브레이크다운(junction breakdown), 유전체 브레이크다운(dielectric breakdown), 메탈 용융(metal melting) 등의 치명적인 파괴가 발생되고, 그것에 의해 상대적으로 작은 전압이 인가될 때 소자의 동작 수명(operating life) 감소 및 성능 저하가 야기된다.
최근에는 반도체 소자들의 크기(dimension)들이 더 작아짐에 따라서, 소자들은 정전 방전에 의한 손상(damage)을 더 쉽게 받기 때문에, 소자의 제조로부터 그것의 사용에 이르기까지 정전 방전 등에 의해 발생되는 과도 전압으로부터 반도체 소자를 보호하기 위한 ESD 보호 소자의 개발이 진행되고 있다.
일반적으로, CMOS 소자용 ESD 보호 소자로 작은 역방향 동적 저항과 스냅-백(snap-back) 특성을 갖는 기생 전계효과 트랜지스터(Parastic field effect transistor)들 및 NMOS 트랜지스터들이 사용된다. 이중, NMOS 트랜지스터는 브레이 크 다운 전류(breakdown current)가 매우 크기 때문에 ESD 보호 소자로서 널리 사용되어 왔다. 그러나, 이런 보호 소자들 각각은 우수한 보호 특성을 가짐에도 불구하고 다이오드 소자에 비해 칩 상에서 지나치게 큰 면적을 차지한다.
따라서, 소자의 안정성을 높이고 적은 면적으로 실리콘 기판 안에서 보다 많은 소자를 양산하기 위해 보다 빠르게 정전기 스트레스를 소화하며 칩 면적을 최소화시키는 광범위하고 다각적인 연구가 요구되고 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 정전기 스트레스를 소화하며 칩 면적을 최소화시킬 수 있는 정전기 보호회로를 제공하는 데 그 목적이 있다.
본 발명에 따른 정전기 보호회로는 활성영역과 필드영역을 정의하기 위한 소자분리막이 형성된 반도체 기판; 상기 반도체 기판의 활성영역에 제 2 도전형 불순물 이온을 주입하여 형성된 소스 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이의 활성영역에 순차적으로 형성된 게이트 절연막 및 게이트 도전막; 상기 게이트 도전막 및 소스 영역과 같은 제 1 컨택플러그를 통해 전기적으로 연결되는 접지전극막; 상기 드레인 영역과 제 2 컨택플러그를 통해 전기적으로 연결되는 드레인 전극; 상기 소스 영역과 인접한 활성영역에 제 1 도전형 불순물 이온을 주입하여 형성된 콘택 영역을 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 정전기 보호회로는 소스와 게이트 사이의 간격만큼의 면적을 감소시킴으로써 칩 면적을 최소화시킬 수 있으며, 빠르게 정전기 스트레스를 소화시킬 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예 를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 정전기 보호회로를 도시한 평면도이고, 도 2는 도 1의 정전기 보호회로의 A-A' 라인을 따라 절단한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, p-형 반도체 기판(100)은 소자 분리막(102)에 의해 활성(Active) 영역과 필드(Field) 영역으로 정의된다. 활성영역에는 n+형 드레인 영역(104), n+형 소스 영역(106) 및 p+형 컨택 영역(108)이 배치된다. 여기서, 소자 분리막(102)은 트렌치 소자분리막(STI: Shallow Trench Isolation)막으로 도시되었지만, 이에 한정되는 것은 아니며 n+ 소스 영역(106)과 p+형 컨택 영역(108) 사이에도 소자 분리막(102)이 형성되어 있다.
n+형 드레인 영역(104)과 n+형 소스 영역(106) 사이의 채널 영역 상에는 게 이트 절연막(200) 및 게이트 도전막(202)가 순차적으로 형성된다. n+ 드레인 영역(104), n+ 소스 영역(106), p+ 컨택 영역(108) 및 게이트 도전막(202) 상부에는 각각 제 1, 2 ,3 및 4 금속 실리사이드막(204, 205, 206, 207)이 배치된다.
여기서, n+형 소스 영역(106)은 게이트 도전막(202)과 p+형 컨택 영역(108)보다 작은 면적으로 형성되며, 소자분리막(102)과 인접하도록 형성된다.
금속 실리사이드막들(204, 205, 206, 207) 및 게이트 도전막(202)을 포함한 반도체 기판(100) 전면에는 절연막(209)이 형성된다. 드레인 전극(212)은 이러한 절연막(209)을 관통하여 제 1 금속 실리사이드막(204)에 접촉되는 제 1 컨택 플러그(214)에 의해 n+형 드레인 영역(104)에 연결된다.
접지 전극막(220)은 절연막(209)을 관통하여 각각 제 2, 3 및 4 금속 실리사이드막(205, 206, 207)에 접촉되는 제 2 및 제 3 컨택플러그(215, 217)를 통해 게이트 도전막(202), n+형 소스 영역(105) 및 p+형 컨택 영역(108)과 연결된다.
여기서, n+ 소스 영역(105) 및 게이트 도전막(202)은 폭넓게 형성된 동일한 제 2 컨택플러그(215)를 통해 전지전극막(220)과 연결된다. 이와 같이, 제 2 컨택플러그(215)가 n+ 소스영역(105) 및 게이트 도전막(202)를 함께 연결하고 있기 때문에 n+ 소스영역(105) 및 게이트 도전막(202) 각각이 서로 다른 컨택 플러그를 사용하는 일반적인 정전기 보호회로에 비하여 n+ 소스 영역(105)과 게이트 도전막(202) 사이의 면적을 줄일 수 있다.
즉, 일반적인 정전기 보호회로를 도시한 도 3에 도시된 바와 같이, 일반적인 정전기 보호회로에서는 게이트 부, 드레인 부, 소스부 및 픽업부에 해당하는 게이 트 도전막(202), n+ 드레인 영역(104), n+형 소스 영역(106) 및 p+형 컨택 영역(108)이 소자에서 모두 어느 정도 면적을 차지하고 있으며, n+형 소스 영역(106)은 게이트 도전막(202) 및 p+형 컨택 영역(108)과 비슷한 면적으로 형성된다. 또한, n+형 소스 영역(106)과 게이트 도전막(202) 사이에는 일정 거리(a)가 유지되고, n+형 소스 영역(106)과 소자분리막(102) 사이에도 일정 거리(a)가 유지된다. 그리고, 게이트 도전막(202)과 n+형 소스 영역(106)은 각각 다른 콘택 플러그(230a, 203b)를 이용한다.
이에 비해, 본원발명에 따른 정전기 보호회로는 n+형 소스 영역(106)의 제 2 콘택플러그(215)가 n+형 소스 영역(106)과 p+형 컨택 영역(108) 사이에 형성된 소자분리막(102)과 인접하도록 형성하며, 게이트 도전막(202) 및 p+형 컨택 영역(108)보다 작은 면적으로 형성한다. 또한, 제 2 콘택플러그(215)를 n+형 소스 영역(106)과 게이트 도전막(202)이 같이 사용함으로써 일반적인 정전기 보호회로에 비하여 소스부와 게이트부 사이의 간격(2a)만큼의 면적을 줄일 수 있다. 이때, 면적 감소로 인한 열적 데미지 분산 효과는 콘택플러그의 면적 증가로 인하여 상충시킬 수 있다.
따라서, 본원발명에 따른 정전기 보호회로는 소자의 면적을 감소시킬 수 있으며, 이로 인해 빠르게 정전기 스트레스를 소화하여 소자의 안정성을 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명 의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 본 발명에 따른 정전기 보호회로를 도시한 평면도.
도 2는 도 1의 정전기 보호회로의 A-A' 라인을 따라 절단한 단면도.
도 3은 일반적인 정전기 보호회로를 도시한 평면도.
Claims (6)
- 활성영역과 필드영역을 정의하기 위한 소자분리막이 형성된 반도체 기판;상기 반도체 기판의 활성영역에 제 2 도전형 불순물 이온을 주입하여 형성된 소스 및 드레인 영역;상기 소스 영역 및 드레인 영역 사이의 활성영역에 순차적으로 형성된 게이트 절연막 및 게이트 도전막;상기 게이트 도전막 및 소스 영역과 같은 제 1 컨택플러그를 통해 전기적으로 연결되는 접지전극막;상기 드레인 영역과 제 2 컨택플러그를 통해 전기적으로 연결되는 드레인 전극;상기 소스 영역과 인접한 활성영역에 제 1 도전형 불순물 이온을 주입하여 형성된 콘택 영역을 포함하는 것을 특징으로 하는 정전기 보호회로.
- 제 1항에 있어서,상기 콘택 영역과 상기 소스 영역 사이에 형성된 소자 분리막을 더 포함하는 것을 특징으로 하는 정전기 보호회로.
- 제 2항에 있어서,상기 소스 영역은 상기 콘택 영역과 상기 소스 영역 사이에 형성된 소자분리 막과 인접하도록 형성하는 것을 특징으로 하는 정전기 보호회로.
- 제 1항에 있어서,상기 소스 영역은 상기 게이트 도전막 및 상기 컨택 영역보다 작은 면적으로 형성하는 것을 특징으로 하는 정전기 보호회로.
- 제 1항에 있어서,상기 제 1 도전형은 p형이고 상기 제 2 도전형은 n형인 것을 특징으로 하는 정전기 보호회로.
- 제 1항에 있어서,상기 게이트 도전막 및 소스 영역은 각각의 제 1 및 제 2 금속실리사이드막을 통해 같은 제 1 컨택플러그와 연결되는 것을 특징으로 하는 정전기 보호회로.
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2009
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