JP2009049296A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009049296A
JP2009049296A JP2007215948A JP2007215948A JP2009049296A JP 2009049296 A JP2009049296 A JP 2009049296A JP 2007215948 A JP2007215948 A JP 2007215948A JP 2007215948 A JP2007215948 A JP 2007215948A JP 2009049296 A JP2009049296 A JP 2009049296A
Authority
JP
Japan
Prior art keywords
mos transistor
type
region
semiconductor device
type mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007215948A
Other languages
English (en)
Other versions
JP5270877B2 (ja
Inventor
Hiroaki Takasu
博昭 鷹巣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2007215948A priority Critical patent/JP5270877B2/ja
Priority to TW097130993A priority patent/TWI450380B/zh
Priority to US12/191,674 priority patent/US8283725B2/en
Priority to KR1020080082595A priority patent/KR101566024B1/ko
Priority to CN2008101611628A priority patent/CN101373769B/zh
Publication of JP2009049296A publication Critical patent/JP2009049296A/ja
Application granted granted Critical
Publication of JP5270877B2 publication Critical patent/JP5270877B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 工程の増加や占有面積の大きな増加なくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得る。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の近傍に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域を介して外部接続端子からの信号を受けるＮ型の領域を形成した。
【選択図】 図１

Description

本発明は、ＭＯＳ型トランジスタを有する半導体装置に関する。特に、素子分離構造であるシャロートレンチ分離を用いたＮ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
オフトランジスタは、通常のロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタにて設定されることが多い。
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、シャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという、その構造自体および製造方法に由来する問題点があり、オフトランジスタのオフリーク電流を低減することは容易ではない。
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する方法も提案されている。（例えば、特許文献１の第１図を参照。）
特開２００２−２３１８８６号公報
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また特許文献１のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域ゲート電極とは反対の側に、前記ドレイン領域と接したＰ型の領域によって分離された、外部接続端子からの信号を受けるＮ型の領域を形成した。
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域は、外部接続端子からの信号を受けるＮ型の領域に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域とがパンチスルーして導通する幅で設けた。
また、外部接続端子からの信号を受けるＮ型の領域は、Ｐ型の領域を介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に囲まれた形で形成した。
以上説明したように、本発明によれば、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、工程の増加や占有面積の大きな増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。Ｎ型の高濃度不純物領域からなるソース領域５０１とドレイン領域５０３が形成されており、ソース領域５０１とドレイン領域５０３の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極５０２が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域５０４に囲まれている。
図１の実施例においては、２組のゲート電極５０２とゲート電極５０２を介して配置されたソース領域５０１とドレイン領域５０３とを示している。また、ドレイン領域５０３の近傍にはドレイン領域５０３と接したＰ型の領域６０２を介して外部接続端子からの信号を受けるＮ型の領域６０１が形成されている。ここで、Ｐ型の領域６０２は、外部接続端子からの信号を受けるＮ型の領域６０１に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域６０１と、ドレイン領域５０３とがパンチスルーして導通する幅で形成されている。本実施例においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタはＮ型の領域６０１を中心として左右対称に２つ設けられている。このように左右対称とせず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタを１つだけ設けることも可能である。
Ｐ型の領域６０２におけるＰ型の不純物濃度と、Ｐ型の領域６０２の幅を適宜組み合わせて設定することにより、所望の印加電圧で外部接続端子からの信号を受けるＮ型の領域６０１と、ドレイン領域５０３とをパンチスルーさせることが可能である。Ｐ型の領域６０２の幅をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子からの信号を受けるＮ型の領域６０１とドレイン領域５０３とは逆導電型のＰ型の領域６０２で分離された状態となるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域５０３には外部端子に印加された信号（電圧）は伝達されず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の発生を根本的に防止することができる。
一方、外部接続端子に大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子からの信号を受けるＮ型の領域６０１とドレイン領域５０３とがパンチスルーして導通し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作し、内部回路要素に対する保護機能が十分に発揮される。
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１に示した第１の実施例と異なる点は、外部接続端子からの信号を受けるＮ型の領域６０１が、Ｐ型の領域６０２を介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域５０３に囲まれた形で形成されている点である。
この形をとることにより、外部接続端子からの信号を受けるＮ型の領域６０１がシャロートレンチ分離領域５０４と接する部分がなくなるため、シャロートレンチ分離領域５０４の近接部分でのリーク電流の心配もなくなり、図１に示した第１の実施例に比べてさらなるリーク電流の発生防止に効果を与えることができる。その他の説明については、図１と同一の符号を付記することで説明に代える。
また、図１ならびに図２の実施例においては、簡単のためコンベンショナル構造のＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、本発明はこれに限定されず、ＬＤＤ構造や、ドレイン領域５０３を一定の幅でゲート電極５０２から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても容易に実施が可能であることは言うまでもない。
本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
符号の説明
５０１ ソース領域
５０２ ゲート電極
５０３ ドレイン領域
５０４ シャロートレンチ分離領域
６０１ 外部接続端子からの信号を受けるＮ型の領域
６０２ Ｐ型の領域

Claims (6)

  1. 外部接続端子と内部回路領域との間に、前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域のゲート電極とは反対の側に、前記ドレイン領域と接するＰ型の領域によって分離された、前記外部接続端子からの信号を受けるＮ型の領域が形成されていることを特徴とする半導体装置。
  2. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接するＰ型の領域は、前記外部接続端子からの信号を受けるＮ型の領域に前記半導体装置の電源電圧以上の電圧が印加された際に、前記外部接続端子からの信号を受けるＮ型の領域と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域とがパンチスルーして導通する幅で設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記外部接続端子からの信号を受けるＮ型の領域は、前記Ｐ型の領域を介して前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に囲まれた形で形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、前記Ｎ型の領域を中心に対称に掲載されていることを特徴とする請求項１記載の半導体装置。
  5. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されていることを特徴とする請求項１記載の半導体装置。
  6. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されていることを特徴とする請求項１記載の半導体装置。
JP2007215948A 2007-08-22 2007-08-22 半導体装置 Expired - Fee Related JP5270877B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007215948A JP5270877B2 (ja) 2007-08-22 2007-08-22 半導体装置
TW097130993A TWI450380B (zh) 2007-08-22 2008-08-14 半導體裝置
US12/191,674 US8283725B2 (en) 2007-08-22 2008-08-14 Semiconductor device
KR1020080082595A KR101566024B1 (ko) 2007-08-22 2008-08-22 반도체 디바이스
CN2008101611628A CN101373769B (zh) 2007-08-22 2008-08-22 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007215948A JP5270877B2 (ja) 2007-08-22 2007-08-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2009049296A true JP2009049296A (ja) 2009-03-05
JP5270877B2 JP5270877B2 (ja) 2013-08-21

Family

ID=40381365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007215948A Expired - Fee Related JP5270877B2 (ja) 2007-08-22 2007-08-22 半導体装置

Country Status (5)

Country Link
US (1) US8283725B2 (ja)
JP (1) JP5270877B2 (ja)
KR (1) KR101566024B1 (ja)
CN (1) CN101373769B (ja)
TW (1) TWI450380B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073948A1 (en) * 2009-09-25 2011-03-31 Hiroaki Takasu Semiconductor device
JP2011071325A (ja) * 2009-09-25 2011-04-07 Seiko Instruments Inc 半導体装置
JP2011124516A (ja) * 2009-12-14 2011-06-23 Seiko Instruments Inc 半導体装置
JP2017174836A (ja) * 2016-03-18 2017-09-28 エスアイアイ・セミコンダクタ株式会社 Ｅｓｄ保護素子を有する半導体装置
WO2020017385A1 (ja) * 2018-07-18 2020-01-23 株式会社東海理化電機製作所 半導体装置及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243586A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH1168043A (ja) * 1997-08-27 1999-03-09 Kawasaki Steel Corp Ｅｓｄ保護回路
JP2000133799A (ja) * 1998-10-23 2000-05-12 Nec Corp 半導体静電保護素子及びその製造方法
JP2001168204A (ja) * 1999-12-13 2001-06-22 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231886A (ja) 2001-01-31 2002-08-16 Matsushita Electric Ind Co Ltd Ｅｓｄ保護回路および半導体集積回路装置
US7217984B2 (en) * 2005-06-17 2007-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Divided drain implant for improved CMOS ESD performance
JP5078312B2 (ja) * 2005-10-19 2012-11-21 セイコーインスツル株式会社 半導体集積回路装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243586A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH1168043A (ja) * 1997-08-27 1999-03-09 Kawasaki Steel Corp Ｅｓｄ保護回路
JP2000133799A (ja) * 1998-10-23 2000-05-12 Nec Corp 半導体静電保護素子及びその製造方法
JP2001168204A (ja) * 1999-12-13 2001-06-22 Toshiba Corp 半導体装置及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073948A1 (en) * 2009-09-25 2011-03-31 Hiroaki Takasu Semiconductor device
JP2011071325A (ja) * 2009-09-25 2011-04-07 Seiko Instruments Inc 半導体装置
US8278714B2 (en) * 2009-09-25 2012-10-02 Seiko Instruments Inc. Semiconductor device
JP2011124516A (ja) * 2009-12-14 2011-06-23 Seiko Instruments Inc 半導体装置
JP2017174836A (ja) * 2016-03-18 2017-09-28 エスアイアイ・セミコンダクタ株式会社 Ｅｓｄ保護素子を有する半導体装置
TWI705550B (zh) * 2016-03-18 2020-09-21 日商艾普凌科有限公司 具有 esd保護元件的半導體裝置
WO2020017385A1 (ja) * 2018-07-18 2020-01-23 株式会社東海理化電機製作所 半導体装置及びその製造方法
JP2020013903A (ja) * 2018-07-18 2020-01-23 株式会社東海理化電機製作所 半導体装置及びその製造方法
US11444074B2 (en) 2018-07-18 2022-09-13 Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho Semiconductor device and method for manufacturing same
JP7193053B2 (ja) 2018-07-18 2022-12-20 株式会社東海理化電機製作所 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR101566024B1 (ko) 2015-11-04
KR20090020531A (ko) 2009-02-26
US20090050967A1 (en) 2009-02-26
TWI450380B (zh) 2014-08-21
CN101373769B (zh) 2012-07-04
JP5270877B2 (ja) 2013-08-21
TW200929522A (en) 2009-07-01
CN101373769A (zh) 2009-02-25
US8283725B2 (en) 2012-10-09

Similar Documents

Publication Publication Date Title
JP5270877B2 (ja) 半導体装置
JP5546191B2 (ja) 半導体装置
JP5270876B2 (ja) 半導体装置
JP2006319231A (ja) 半導体装置
US20130187232A1 (en) Semiconductor device
JP5511395B2 (ja) 半導体装置
CN101364596A (zh) 半导体器件
JP2009060081A (ja) 半導体装置
US20090039431A1 (en) Semiconductor device
US8278714B2 (en) Semiconductor device
JP5511353B2 (ja) 半導体装置
JP5498822B2 (ja) 半導体装置
JP5511370B2 (ja) 半導体装置
JP2011210896A (ja) 半導体装置
JP2011071325A (ja) 半導体装置
JP2011071328A (ja) 半導体装置
JP2002093999A (ja) Ｓｏｉ集積回路用ｅｓｄ保護素子
TWI536534B (zh) 靜電放電防護元件
JP2011192842A (ja) 半導体装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091105

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091113

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120918

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130510

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5270877

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees