KR101566024B1 - 반도체 디바이스 - Google Patents

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Abstract

디바이스 격리를 위해 셸로우 트렌치에 의해 둘러싸인, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터를 포함하는 반도체 디바이스에서, 오프 상태에서 오프 누설 전류를 억제하기 위해, ESD 보호용 NMOS 트랜지스터의 드레인 영역의 근처에서, 외부 접속 단자로부터 신호를 수신하는 n형 영역이, ESD 보호용 NMOS 트랜지스터의 드레인 영역과 접촉하는 p형 영역을 경유하여 형성된다.
NMOS 트랜지스터, 소스 영역, 드레인 영역, 정전기 방전 보호

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 금속 산화물 반도체 (metal oxide semiconductor; MOS) 트랜지스터를 포함하는 반도체 디바이스에 관한 것이다. 특히, 본 발명은, 정전기 방전 (electrostatic discharge) (이하 ESD라 지칭) 보호 소자로서, 셸로우 트렌치 구조 (shallow trench structure) 에 의해 격리된 n형 MOS (NMOS) 트랜지스터를 포함하는 반도체 디바이스에 관한 것이다.
MOS 트랜지스터들을 포함하는 반도체 디바이스에서, 게이트 전위가 접지 (Vss) 에 고정된 오프-상태로 제공된 NMOS 트랜지스터인 오프 트랜지스터 (off transistor) 가 외부 접속을 위해 제공된 패드로부터 공급되는 정전기 (static electricity) 로 인한 내부 회로의 파손 (breakdown) 을 방지하기 위한 ESD 보호 소자로서 사용된다.
로직 회로와 같은 내부 회로를 형성하는 통상의 MOS 트랜지스터들과 달리, 오프 트랜지스터는 정전기에 의해 생성된 대량의 전류를 한번에 흘려야만 하므로, 많은 경우에 트랜지스터에 대해 약 수백 마이크로미터의 넓은 폭 (폭 W) 이 요구된다.
오프 트랜지스터를 오프-상태로 유지하기 위해 오프 트랜지스터의 게이트 전위가 Vss에 고정되지만, 임계 전압이 내부 회로를 구성하는 NMOS 트랜지스터들에서와 같이 1V보다 더 작으므로 다소의 임계 전압 이하 전류 (subthreshold current) 의 생성을 허용한다. 오프 트랜지스터의 폭 W는 상술된 바와 같이 넓어서, 동작 동안의 대기 시의 오프 누설 전류가 더 커지게 되며, 이는 오프 트랜지스터를 구비하는 전체 집적 회로 (IC) 의 동작 동안의 대기 시의 전류 소비 증가의 문제를 초래한다.
특히, 디바이스 격리 (device isolation) 를 위해 셸로우 트렌치가 사용되는 반도체 디바이스의 경우에서, 셸로우 트렌치에 인접한 면적이 누설 전류를 쉽게 생성하는 결정 결함층 등과 같은 영역을 포함하는 문제가 존재하고, 이는 구조 자체 또는 그 제조 방법으로부터 발생하며, 따라서 오프 트랜지스터의 오프 누설 전류를 감소시키는 것은 어렵다.
보호 소자의 누설 전류를 감소시키기 위한 대책으로서, 전원선 (Vdd) 과 접지 (Vss) 사이의 전류 경로를 완전히 차단하도록, 전원선 (Vdd) 과 접지 (Vss) 사이에 복수의 트랜지스터들을 제공하는 것이 제안된다 (예컨대, 일본공개특허공보 제2002-231886호의 도 1 참조).
그러나, 오프 트랜지스터의 오프 누설 전류를 감소시키기 위해 폭 W가 작게 이루어지는 경우, 보호 기능이 충분하게 구현될 수 없다. 그 밖에, 일본공개특 허공보 제2002-231886호에서 제안된 바와 같이, 전원선 (Vdd) 과 접지 (Vss) 사이의 전류 경로를 차단하기 위해 복수의 트랜지스터들이 제공되는 반도체 디바이스에서, 반도체 디바이스가 복수의 트랜지스터들을 포함하고 있기 때문에 그 점유 면적이 증가하고, 이는 반도체 디바이스의 가격의 증가를 초래한다.
전술된 문제들을 해소하기 위해, 본 발명에 따른 반도체 디바이스는 다음과 같이 구성된다.
디바이스 격리를 위한 셸로우 트렌치에 의해 둘러싸인, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터를 포함하는 반도체 디바이스에서, 내부 회로 영역 내에 형성된 내부 소자가 정전기 방전 파손으로부터 보호되도록, 내부 회로 영역과 외부 접속 단자 사이에, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터가 형성되며, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터는 n형 영역을 포함하고, n형 영역은 외부 접속 단자로부터 신호를 수신하며, 드레인 영역과 접촉하는 p형 영역에 의해 드레인 영역으로부터 분리되는 방식으로, 게이트 전극의 반대편인 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터의 드레인 영역의 일 측 상에 놓인다.
또한, ESD 보호용 NMOS 트랜지스터의 드레인 영역과 접촉하는 p형 영역은, 반도체 디바이스의 공급 전원 전압 이상의 전압이 외부 접속 단자로부터 신호를 수신하는 n형 영역에 인가될 때, 외부 접속 단자로부터 신호를 수신하는 n형 영역이 펀치 스루 (punch-through) 를 통해, ESD 보호용 NMOS 트랜지스터의 드레인 영역과 도전되도록 허용하는 폭으로 형성된다.
또한, 외부 접속 단자로부터 신호를 수신하는 n형 영역은 ESD 보호용 NMOS 트랜지스터의 드레인 영역에 의해 에워싸이는 형상으로 p형 영역을 경유하여 형성된다.
상술된 수단을 통하여, 제조 단계들 또는 점유 면적을 증가시키지 않고, 셸로우 트렌치 격리 구조에 대한 누설 전류 특성의 생성을 방지함으로써, 또는 누설 전류를 생성하는 영역을 회피함으로써, 오프 누설 전류를 작게 유지하면서 충분한 ESD 보호 기능을 구비하는 ESD 보호용 NMOS 트랜지스터를 포함하는 반도체 디바이스가 획득될 수 있다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도이다.
n형의 과도핑된 (heavily doped) 불순물 영역으로 형성된 소스 영역 (501) 과 드레인 영역 (503) 의 쌍이 p형 반도체 기판 상에 배열되고, 실리콘 산화막 등으로 이루어진 게이트 절연막 (도시 생략) 이 소스 영역 (501) 과 드레인 영역 (503) 사이에 놓이며, 폴리실리콘 등으로 이루어진 게이트 전극 (502) 이 게이트 절연막의 상부 표면 상에 형성된다. 다른 소자들로부터의 절연을 위해 셸로우 트렌치 구조가 사용되고, 트랜지스터의 주위는 셸로우 트렌치 격리 영역 (504) 에 의해 둘러싸여 있다.
도 1의 실시형태에서, 2개의 게이트 전극들 (502), 및 게이트 전극 (502) 의 양측 상에 각각 놓인 소스 영역 (501) 과 드레인 영역 (503) 의 2개의 쌍들이 도시된다. 드레인 영역들 (503) 의 근처에서, 외부 접속 단자로부터 신호를 수신하는 n형 영역 (601) 이, 드레인 영역들 (503) 과 접촉하는 p형 영역들 (602) 을 경유하여 형성된다. 이 경우에서, 반도체 디바이스의 전원 공급 전압을 초과하는 전압이 n형 영역 (601) 에 인가될 때, 외부 접속으로부터 신호를 수신하는 n형 영역 (601) 과 드레인 영역들 (503) 사이의 펀치-스루를 통한 도전을 허용하는 폭으로 p형 영역 (602) 이 형성된다. 이 실시형태에서, ESD 보호용의 2개의 NMOS 트랜지스터들은 그 중앙이 되는 n형 영역 (601) 과 함께 대칭적으로 제공된다. 또한, 대칭 없이, ESD 보호용의 1개의 NMOS 트랜지스터만을 제공하는 것도 가능하다.
p형 영역 (602) 내의 p형 불순물 농도와 p형 영역 (602) 의 폭을 적절하게 조합하여, 외부 접속 단자로부터 신호를 수신하는 n형 영역 (601) 과 드레인 영역 (503) 사이의 펀치-스루가 소망하는 인가 전압에서 이루어질 수 있다. 상술된 바와 같이 p형 영역 (602) 의 폭을 선택하여, 반도체 디바이스의 노멀 동작 동안에 전원 공급 전압보다 더 높지 않은 전압의 신호가 외부 단자에 인가되는 상태에서, n형 영역 (601) 과 드레인 영역 (503) 이 p형 영역 (602) 의 반대 도전성 (opposite conductivity) 에 의해 전기적으로 분리된다. 따라서, 외부 단자에 인가되는 신호 (전압) 가 ESD 보호용 NMOS 트랜지스터의 드레인 영역 (503) 에 전 달되지 않고, 이는 ESD 보호용 NMOS 트랜지스터의 오프 누설 전류의 생성의 본질적인 방지를 허용한다.
한편, 외부 접속 단자에 대한 높은 전압의 인가 (예컨대, 정전 펄스) 가 외부 접속 단자로부터 신호를 수신하는 n형 영역 (601) 과 드레인 영역 (503) 사이의 펀치-스루에 의해 개시되는 도전을 시작하고, 이는 ESD 보호용 NMOS 트랜지스터의 바이폴라 작용을 유발하여 내부 회로 소자들에 대한 보호 기능을 충분히 구현하도록 한다.
(제 2 실시형태)
도 2는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도이다. 제 2 실시형태는, 외부 접속 단자로부터 신호를 수신하는 n형 영역 (601) 이 p형 영역 (602) 에 의해 완전히 에워싸인다는 점에서 도 1에 도시된 제 1 실시형태와 상이하다.
이 구조를 이용하여, 외부 접속 단자로부터 신호를 수신하는 n형 영역 (601) 이 셸로우 트렌치 격리 영역 (504) 과 접촉하는 부분을 가지지 않고, 따라서 셸로우 트렌치 격리 영역 (504) 에 인접한 부분에서 누설 전류의 우려가 없으며, 이는 도 1에 도시된 제 1 실시형태와 비교하여 누설 전류의 생성을 방지하는데 더 효과적일 수 있다. 다른 부분들은 도 1과 동일한 참조 부호들로 표시되고, 따라서 이들의 설명은 생략된다.
도 1 및 도 2의 실시형태들은 간략화를 위해 종래 구조를 갖는 ESD 보호용 NMOS 트랜지스터의 예들을 도시하지만, 본 발명이 이에 한정되는 것은 아니다. 드레인 영역 (503) 이 게이트 전극 (502) 으로부터 일정 폭 이격된 오프셋 드레인 구조, 또는 저도핑된 드레인 (lightly doped drain; LDD) 구조와 같은 트랜지스터 구조를 사용함으로써 본 발명이 쉽게 구현될 수 있다는 것은 자명하다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도.
도 2는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도.
※도면의 주요 부분에 대한 부호의 설명
501 : 소스 영역
502 : 게이트 전극
503 : 드레인 영역

Claims (6)

  1. 내부 회로 영역 내에 배치된 내부 소자가 정전기 방전 파손 (electrostatic discharge breakdown) 으로부터 보호되도록 상기 내부 회로 영역과 외부 접속 단자 사이에 놓인, 반도체 기판 상에 배치된 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터;
    상기 n형 금속 산화물 반도체 트랜지스터의 드레인 영역과 접촉하는, 상기 반도체 기판 상에 배치된 p형 영역;
    상기 n형 금속 산화물 반도체 트랜지스터의 게이트 전극의 반대편인 상기 드레인 영역의 일 측 상에 놓이고, 상기 p형 영역에 의해 상기 드레인 영역으로부터 분리되며, 상기 외부 접속 단자로부터 신호를 수신하는 n형 영역; 및
    격리 (isolation) 를 위해, 상기 n형 금속 산화물 반도체 트랜지스터, 상기 p형 영역, 및 상기 n형 영역을 둘러싸는 셸로우 트렌치 (shallow trench) 영역을 포함하며,
    상기 p형 영역은, 상기 반도체 디바이스의 전원 공급 전압보다 더 높은 전압이 상기 n형 영역에 인가될 때 상기 n형 영역과 상기 드레인 영역 사이의 펀치-스루 (punch-through) 에 의해 개시되는 도전 (conduction) 을 허용하는 폭을 갖고,
    상기 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터가 바이폴라 동작하는 것을 특징으로 하는, 반도체 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 n형 영역은 상기 p형 영역에 의해 완전히 에워싸인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    정전기 방전 보호용의 복수의 상기 n형 금속 산화물 반도체 트랜지스터들이, 중앙이 되는 상기 n형 영역에 대하여 대칭적으로 배치된, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터는 저도핑된 드레인 (lightly doped drain; LDD) 구조를 갖는 n형 금속 산화물 반도체인, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터는 오프셋 드레인 구조를 갖는 n형 금속 산화물 반도체 트랜지스터인, 반도체 디바이스.
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