CN101510559B

CN101510559B - 功率金属氧化物半导体晶体管元件与布局

Info

Publication number: CN101510559B
Application number: CN2008100743117A
Authority: CN
Inventors: 李信明; 张志恒
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2008-02-15
Filing date: 2008-02-15
Publication date: 2011-12-07
Anticipated expiration: 2028-02-15
Also published as: CN101510559A

Abstract

本发明公开了一种功率金属氧化物半导体晶体管元件、结构及布局。该功率金属氧化物半导体晶体管元件包括一漏极区域，在一基底中。栅极结构层位于该基底上，围绕该漏极区域的周边。源极区域形成于该基底中，且分布于该栅极结构层的外围周边。又，金属氧化物半导体晶体管元件可以例如构成一晶体管阵列。

Description

功率金属氧化物半导体晶体管元件与布局

技术领域

本发明涉及一种半导体元件，且特别涉及一种功率金属氧化物半导体(MOS)晶体管的技术。

背景技术

传统的功率金属氧化物半导体晶体管的布局，如果需要使用在电源管理应用的电路上时，需要具备静电放电(Electrostatic Discharge，ESD)的静电防护能力，其必须设计很大的漏极和源极以便承受过大的电流及静电破坏。但是这会例如造成金属氧化物半导体晶体管布局的集成度不佳。又、过大的漏极和源极金属连接线也会造成过大的电压降及过大的布局面积。

图1绘示传统功率MOS晶体管的布局示意图。参阅图1，功率MOS晶体管102有条状的多条栅极结构层104，位于基底100上。在栅极结构层104两侧的基底100中有漏极区域108与源极区域106。如此，多个条状的晶体管串联在一起达到功率MOS晶体管的布局，做为电流驱动元件。此种元件包含了垂直冗长的栅极结构层104，而连接漏极区域108和源极区域106的手指状的金属连接线，会因为过长的金属连线造成过大的电压降，以及元件在工艺特性上所形成的偏差。因此，金属氧化物半导体晶体管的特性可能变差。

图2绘示另一种具有ESD静电防护能力的传统功率MOS晶体管的布局示意图。参阅图2，其漏极区域108因为要承受ESD所产生的大电压，故将漏极区域108的接触孔到栅极的距离放大，且同时将漏极区域108所连接的金属导线放大。相对而言，源极区域106维持相同大小，因此比漏极区域108的宽度小。如此的作法可以改善金属氧化物半导体晶体管对ESD的承受能力，但是此作法所需使用的布局面积较大。

也者仍寻求其他设计方式，能达到较小布局面积，且能达到能对ESD有足够的承受能力。

发明内容

本发明提供一种功率MOS晶体管元件与布局，具有对ESD的防护功能。

本发明提供一种功率MOS晶体管元件，包括一漏极区域，在一基底中。栅极结构层位于该基底上，围绕该漏极区域的周边。源极区域形成于该基底中，且分布于该栅极结构层的外围周边。

本发明也提供一种功率金属氧化物半导体(MOS)晶体管结构，包括第一晶体管元件与第二晶体管元件。第一晶体管元件包含有第一漏极区域，位于一基底中；第一栅极结构层位于该基底上，围绕第一漏极区域的周边；以及第一源极区域位于基底中，且分布于该第第一栅极结构层的外围周边。第二晶体管元件相邻于第一晶体管元件，包含有第二漏极区域，位于基底中；第二栅极结构层，位于基底上，围绕第二漏极区域的周边；以及第二源极区域位于基底中，且分布于第二栅极结构层的外围周边。

本发明也提供一种功率金属氧化物半导体(MOS)晶体管布局，包括多个晶体管单元，构成晶体管阵列。该晶体管阵列至少包括第一晶体管元件与第二晶体管元件。第一晶体管元件包含有第一漏极区域，位于一基底中；第一栅极结构层位于该基底上，围绕第一漏极区域的周边；以及第一源极区域位于基底中，且分布于该第第一栅极结构层的外围周边。第二晶体管元件相邻于第一晶体管元件，包含有第二漏极区域，位于基底中；第二栅极结构层，位于基底上，围绕第二漏极区域的周边；以及第二源极区域位于基底中，且分布于第二栅极结构层的外围周边。

依据本发明另一实施例，于上述中又例如第一与第二栅极结构层皆包括一栅极介电层与一栅极层。

依据本发明另一实施例，于上述中又例如第一源极区域连续或断续环绕第一栅极结构层的外围周边。

依据本发明另一实施例，于上述中又例如另包含有一基极区域，相邻于第一源极区域与第二源极区域，并位于第一与第二源极区域的外围。

依据本发明另一实施例，于上述中又例如第一晶体管元件与第二晶体管元件共用基极区域。

依据本发明另一实施例，于上述中又例如第一栅极结构层与第二栅极结构层相连。

依据本发明另一实施例，于上述中又例如第一栅极结构层与第二栅极结构层的相连处具有至少一接触窗结构。

依据本发明另一实施例，于上述中又例如该漏极区域的形状是四边形。

依据本发明另一实施例，于上述中又例如该漏极区域的形状是正方形或长方形。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1绘示传统功率MOS晶体管的布局示意图。

图2绘示另一种具有ESD静电防护能力的传统功率MOS晶体管的布局示意图。

图3绘示依据本发明一实施例，功率金属氧化物半导体电晶单元的布局示意图。

图4绘示依据本发明一实施例，于图3中对于单一个MOS晶体管的剖面结构示意图。

图5绘示依据本发明另一实施例，功率MOS晶体管单元的布局示意图。

图6绘示依据本发明实施例，功率金属氧化物半导体晶体管大面积布局示意图。

图7绘示依据本发明一实施例，功率金属氧化物半导体电晶单元的布局示意图。

附图标记说明

100：基底 102：功率MOS晶体管

104：栅极结构层 106：源极区域

108：漏极区域 200：漏极区域

202：栅极结构层 204：源极区域

206：基极区域 210：掺杂区域

212：栅极介电层 214：掺杂阱区

216：基底 260：功率MOS晶体管布局

262：晶体管基本单元 264：MOS元件

具体实施方式

本发明至少可以解决传统金属氧化物半导体晶体管因采用栅形状(手指状)的布局，其影响晶体管电流因流经太长的源极或漏极而产生过多的电阻，导致形成电压降现象。

本发明例如可以减少金属氧化物半导体晶体管因过长所产生的电压降，另外能增强金属氧化物半导体晶体管本身对ESD静电防护的能力。在不需增加过多的源极或漏极的面积条件下仍具备有保护环，达到ESD防护能力。

以下举一些实施例做为说明，但是本发明不仅限于所举实施例。又、所举实施例也可以相互做结合，无需限制在个别的实施例。

图3绘示依据本发明一实施例，功率金属氧化物半导体晶体管单元的布局示意图。图4绘示依据本发明一实施例，于图3中对于单一个MOS晶体管的剖面结构示意图。参阅图3以及配合参阅图4，对于布局而言，例如以四个MOS晶体管元件构成一基本单元，并且利用多个基本单元构成一矩阵。于本实施例中，四个MOS晶体管元件分别具有的四个漏极区域200以2×2阵列方式配置，其形状可为规则四边形，又或是规则直角四边形。然而，其他如圆形或是适合的规则图形也可以，不限于规则四边形或是规则直角四边形。

为能同时具备有ESD的静电防护能力，于本实施例中，对于单一个MOS元件来看，栅极结构层202+212、源极区域204和基极(Body)区域206例如是环绕漏极区域200一周的布局方式。亦即，栅极结构层202+212大致环绕漏极区域200，而源极区域204则大致分布于栅极结构层202+212的四周，而基极(Body)区域206则又环绕源极区域204之外。其中，源极区域204和基极区域206利用共用(BUTTING)规则连接，同时以金属导线(未示于图)连接在一起。此外，由图3可知，基极区域206位于两相邻MOS元件的源极区域204之间，因此，两相邻MOS元件共用此基极区域206。在二个栅极结层202相连之间的源极区域204和基极区域206上会有至少一个的接触窗，用以与外部电路的连接。另外在漏极区域200上也会有至少一个的接触窗，用以与外部电路的连接。

在图4的剖面结构中，漏极区域200位于基底216中。在此请注意，如果前述的MOS元件为一互补式MOS(CMOS)元件，还会如图4所示，另具有掺杂阱区(doped well)214，以制作功率MOS晶体管。栅极结构层202+212位于基底216上，连续或是断续围绕漏极区域200的周边。栅极结构层是由栅极层202以及栅极介电层212两者叠置而成。源极区域204则形成于基底216中，且分布于栅极层202的外围周边。

在本实施例中，源极区域204为一断续结构，并环绕栅极结构层的外围周边，但这并非本发明的限制；实际上，源极区域204也可以是一个连续结构(如其后的图5所示)。基极区域206与源极区域204相邻，且位于源极区域204的外围，而在基极区域206与源极区域的下方例如是P型的掺杂区域210。如前所述，相邻的二个MOS元件会共用彼此之间的基极区域206，这样的作法也可以节省所使用的元件面积。

图5绘示依据本发明另一实施例，功率MOS晶体管单元的布局示意图。参阅图5，本实施例的漏极区域200与栅极层202的布局方式与图3颣似，但两者的差别在于：源极区域204与基极区域206的结构是连续结构，而非图3所示的断续结构。

又、就栅极层202的布局而言，也不必一定要以四个为MOS元件为一个基本单元。换句话说，以单一个的MOS元件为基础，可以用二个或是至少二个MOS元件构成基本单元，其形状以能适用于较大面积的安排则更为适当。

图6绘示依据本发明实施例，功率金属氧化物半导体晶体管大面积布局示意图。参阅图6，单一个的MOS元件为基础，例如以四个MOS元件264做为基本单元262，构成较大面积的功率金属氧化物半导体晶体管布局260，有效提高ESD静电防护的能力。

又、所举的实施例仅是本发明的其中几种设计，但不是用来限制本发明的设计。依照实际需要，在相同的设计原则下，也可以有其他的变化。图7绘示依据本发明一实施例，功率金属氧化物半导体电晶单元的布局示意图。参阅图7，例如依照图3的结构做变化设计，其栅极层202的分布范围仍维持围绕个别的漏极区域200，但是无需四个漏极区域200全部都连接在一起。更例如是个别的漏极区域200有个别的栅极层202。换句话说，例如个别一个漏极区域200与栅极层202可以个别构成一单元来使用。

于本发明的实施例，例如通过源极和基极共用，所以每单个金属氧化物半导体晶体管具有完善的基极保护环，可以提升元件特性。再者、源极和基极可以使用第一层内连金属层(interconnect metal layer)连接，加强ESD(静电防护)宣泄能力。另外、漏极与源极可以使用较宽大的上层金属线做为对外的导线，并能运用在需要较大的电流及电压元件。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims

1.一种功率金属氧化物半导体晶体管元件，包括：

漏极区域，位于一基底中；

栅极结构层，位于该基底上，围绕该漏极区域的周边；

源极区域，位于该基底中，且分布于该栅极结构层的外围周边；以及

基极区域，与该源极区域相邻，位于该源极区域的外围，

其中该源极区域是连续或是断续环绕该栅极结构层的外围周边。

2.如权利要求1所述的功率金属氧化物半导体晶体管元件，其中该栅极结构层包括叠置的一栅极介电层与一栅极层。

3.如权利要求1所述的功率金属氧化物半导体晶体管元件，其中该基极区域会与相邻的另一功率金属氧化物半导体元件共用。

4.一种功率金属氧化物半导体晶体管结构，包括：

第一晶体管元件，其包含有：

第一漏极区域，位于一基底中；

第一栅极结构层，位于该基底上，围绕该第一漏极区域的周边；以及

第一源极区域，位于该基底中，且分布于该第一栅极结构层的外围周边；

第二晶体管元件，其相邻于该第一晶体管元件，该第二晶体管元件包含有：

第二漏极区域，位于该基底中；

第二栅极结构层，位于该基底上，围绕该第二漏极区域的周边；以及

第二源极区域，位于该基底中，且分布于该第二栅极结构层的外围周边；以及

基极区域，相邻于该第一源极区域与该第二源极区域，并位于该第一与第二源极区域的外围，

其中该第一源极区域连续或断续环绕该第一栅极结构层的外围周边。

5.如权利要求4所述的功率金属氧化物半导体晶体管结构，其中该第一与第二栅极结构层皆包括叠置的一栅极介电层与一栅极层。

6.如权利要求4所述的功率金属氧化物半导体晶体管结构，其中该第一晶体管元件与该第二晶体管元件共用该基极区域。

7.如权利要求4所述的功率金属氧化物半导体晶体管结构，其中该第一栅极结构层与该第二栅极结构层相连。

8.如权利要求7所述的功率金属氧化物半导体晶体管结构，其中该第一栅极结构层与该第二栅极结构层的相连处具有至少一接触窗结构。

9.如权利要求4所述的功率金属氧化物半导体晶体管单元，其中该漏极区域的形状是规则四边形。

10.如权利要求4所述的功率金属氧化物半导体晶体管单元，其中该漏极区域的形状是规则直角四边形。

11.一种功率金属氧化物半导体晶体管布局，包括：

多个晶体管单元，构成一晶体管阵列，其中该晶体管阵列至少包括：

第一晶体管元件，其包含有：

第一漏极区域，位于一基底中；

第二漏极区域，位于该基底中；

12.如权利要求11所述的功率金属氧化物半导体晶体管布局，其中该第一与第二栅极结构层皆包括叠置的一栅极介电层与一栅极层。

13.如权利要求11所述的功率金属氧化物半导体晶体管元件，其中该第一晶体管元件与该第二晶体管元件共用该基极区域。

14.如权利要求11所述的功率金属氧化物半导体晶体管布局，其中该第一栅极结构层与该第二栅极结构层相连。

15.如权利要求11所述的功率金属氧化物半导体晶体管布局，其中该第一栅极结构层与该第二栅极结构层的相连处具有至少一接触窗结构。

16.如权利要求11所述的功率金属氧化物半导体晶体管布局，其中该漏极区域的形状是四边形。

17.如权利要求11所述的功率金属氧化物半导体晶体管布局，其中该漏极区域的形状是长方形或正方形。