KR100375098B1 - 정전방전으로부터보호하기위한구조물을가진집적반도체회로 - Google Patents

정전방전으로부터보호하기위한구조물을가진집적반도체회로 Download PDF

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Abstract

본 발명은 정전 방전으로부터 보호하기 위한 보호 구조물을 가진 집적 반도체 회로에 관한 것으로, 보호 소자는 적어도 하나의 집적 버티컬 보호 트랜지스터를 포함하며, 상기 트랜지스터의 부하 구간은 단자 패드와 전이 레일 사이에 접속딘다. 버티컬 npn-바이폴라 트랜지스터의 베이스는 본 발명에 따라 다이오드에 의해서 개구내에서 트리거링되며, 이 경우 브레이크 다운 전압은 상기 npn-바이폴라 트랜지스터의 내압(withdraw voltage)보다 높다. 베이스 콘택의 위치, 브레이크 다운 다이오드의 pn-접합 및 에미터를 적절하게 선택함으로써, 트리거 전류를 원하는 대로 조절할 수 있다. 그럼으로써 전압 강하의 변동이 베이스내에서 이루어지고, 그에 의해 전류의 제어가 가능하다. 따라서, 신호 전압의 요구가 충족될 뿐만 아니라, ESD-강도의 최상화도 달성된다. 베이스의 트리거 감도는 또한 베이스 구역내에 배치된 집적 저항기에 의해서 세팅된다.

Description

정전 방전으로부터 보호하기 위한 구조물을 가진 집적 반도체 회로 {INTEGRATED SEMICONDUCTOR CIRCUIT WITH STRUCTURE FOR PROTECTING FROM ELECTROSTATIC DISCHARGE}
본 발명은 적어도 하나의 반도체 기판에 배치되고,
a) 도전 접속 라인을 통해 집적 반도체 회로에 접속된 적어도 하나의 단자 패드,
b) 동작 중에 제 1 공급 전위를 집적 반도체 회로로 공급하는 적어도 하나의 제 1 전위 레일,
c) 동작 중에 제 2 공급 전위를 집적 반도체 회로로 공급하는 적어도 하나의 제 2 전위 레일,
d) 상기 단자 패드와 집적 반도체 회로 사이에 배치되며 전위 레일들 중 적어도 하나에 접속되는, 정전 방전으로부터 집적 반도체 회로를 보호하기 위한 적어도 하나의 보호 소자를 포함하며,
e) 상기 보호 소자는 적어도 하나의 집적 버티컬 보호 트랜지스터를 포함하며, 상기 보호 소자의 부하 구간이 접속 라인과 상기 전위 레일 중 하나의 레일 사이에 접속되고, 상기 트랜지스터의 베이스가 트리거링 수단을 통해 트리거링 되도록 구성된 집적 반도체 회로에 관한 것이다.
상기 방식의 소위 ESD-보호 소자는 J. Cen, X. Zhang, A. Amerasekera 및 T. Vrotsos; "Design and Layout of a High ESD Performance NPN Structure for Submicron BiCMOS-/Bipolar Circuits", Proceeding of the IEEE International Reliability Physics Symposium (1996), pages 227-232에 공지되어 있다.
칩내에 집적된 반도체 회로는 정전 과전압 및 그로부터 야기되는 정전 방전(Electrostatic Discharge (ESD))으로부터 입력 또는 출력(I/O 포트)을 보호하기 위한 보호 회로를 포함한다. 상기 소위 ESD-보호 소자는 집적 반도체 회로의 입력 패드와 보호될 입력 또는 출력 단자 사이에 접속되고, 기생 과전압의 발생시 ESD-보호 소자를 동작시킴으로써 기생 과전압을 공급 전압 스트립 도체 중 하나의 도체로 유도하기 위해 제공된다. 상기와 같은 과전압 펄스는 극단의 경우 소자를 파괴시킬 수도 있다.
예컨대 제품 설명서에 기술된 바와 같은 동작 조건하에서는, ESD-보호 소자는 보호될 집적 반도체 회로의 기능에 손상을 주어서는 안된다. 이것은 ESD-보호 소자의 동작 전압이 보호되는 단자 패드의 신호 전압 범위밖에 놓여야 한다는 것을 의미한다. 양호한 보호 작용을 위해서는 ESD-보호 소자가 임계 회로 경로 전에서브레이크 다운되어야 한다. 이것은 보호될 집적 반도체 회로의 소자 특성과 관련해서 최적화된 프로세스 제어가 ESD-보호 소자의 삽입에 의해 변동되지 않아야 하는 중요한 경계 조건에 의해 일반적으로 각각의 ESD-보호 소자의 동작 전압을 정확하게 세팅하는 것을 요구한다.
또 다른 중요한 경계 조건은 보호될 집적 반도체 회로의 바로 근처에 위치하는 단자 패드의 공간적 배치로부터 주어진다. 특히, 비교적 높은 구동 전류 때문에 단자 패드는 출력 드라이버 근처에 배치된다. 따라서, ESD-보호 구조물은 종종 출력 드라이버에 전류를 공급하는 공급 라인에 접속된다.
예를 들어 사이리스터 및 바이폴라 트랜지스터와 같은 현저한 스냅-백-특성을 갖는 보호 소자에서는, 저전류 범위의 특성 곡선 측정에 의해서 정해진 브레이크 다운 전압이 특정 신호 전압 범위 밖에 있더라도, 스위칭 과정이 매우 신속하거나 또는 이상 펄스가 도통될 수 있다. 이러한 특성은 또한 소위 과도 랫치-업 효과(Latch-Up-Effect)로도 언급되며, 일반적으로 ESD-보호 소자를 파괴시킨다. 상기 과도 랫치-업은 특히 스마트-파워 기술에서 나타난다.
따라서, 과도 랫치-업으로 인해, 높은 ESD-내성 및 양호한 보호 효과에도 불구하고 상기 사이리스터 또는 바이폴라 트랜지스터를 ESD-보호소자로서 사용할 수 없다. 본 명세서에서는 저 증폭의 브레이크 다운 다이오드 또는 트랜지스터에만 한정한다. 그러나 상기 소자들의 ESD-내성은 매우 적다.
ESD-보호 회로의 다른 세부사항, 특징, 장점 및 동작은 EP 0 623 958 A1호 및 서문에 언급한 J. Chen 등의 간행물을 참고할 수 있다("incorporated byreference").
본 발명의 목적은, 트리거 전류가 세팅될 수 있고, 전술한 단점들을 갖지 않는 서문에 언급한 방식의 ESD-보호 소자를 제공하는 것이다.
도 1은 ESD-보호 소자가 직렬 접속된 집적 반도체 회로의 회로도.
도 2는 반도체 시스템에서 낮은 트리거 전류를 갖는 본 발명에 따른 ESD-보호 구조물을 구현한 개략도.
도 3은 반도체 시스템에서 높은 트리거 전류를 갖는 본 발명에 따른 ESD-보호 구조물을 구현한 개략도.
도 4는 낮은 트리거 전류(b) 및 높은 트리거 전류(c)를 갖는 ESD-보호 소자 및 이상적인 다이오드(a)의 대전류 특성 곡선.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 집적 반도체 회로2 : 제 1 전위 레일
3 : 제 2 전위 레일4 : 접속 라인
5 : 단자 패드6 : (ESD)-보호소자
7 : 반도체 기판8 : 웨이퍼 후면
9 : 기판 표면10 : 에피택시층
10' : 에피택시층의 부분 영역11 : 매립층
12 : 웨이퍼 표면13 : 베이스 구역
14 : 에미터 구역15 : 베이스 드리프트 영역
16 : 접속 구역17 : 베이스 콘택 구역
18,19,20 : 콘택 전극21 : 버퍼 구역
d : 베이스 구역과 접속 구역 사이의 간격
D : 트리거 다이오드R : 트리거 저항
T : ESD-트랜지스터, 보호 트랜지스터
VCC : 제 1 공급 전위VSS : 제 2 공급 전위
상기 목적은 본 발명에 따라,
f) 기생 전류 펄스를 수평 성분 및 수직 성분으로 나누는 전류 운반 수단을 갖는 하나의 보호 소자를 포함하는 집적 반도체 회로에 의해서 달성된다.
이 경우에는 본 발명에 따라, 트랜지스터의 베이스가 다이오드에 의해 브레이크 다운 상태로 트리거링 되는 버티컬 npn-바이폴라 트랜지스터가 ESD-보호 소자로서 이용되며, 이 경우 상기 트랜지스터의 브레이크 다운 전압은 npn-바이폴라 트랜지스터의 내압 이상이다. 베이스 콘택의 위치를 적절하게 선택함으로써, 전류 운반 특성 및 npn-트랜지스터의 베이스에서의 전압 강하가 영향을 받을 수 있다. 그럼으로써, 트리거 전류를 원하는 대로 세팅할 수 있다. 베이스 영역 상에 있는 베이스 콘택 또는 쇼트키 콘택을 생략할 수도 있다. 따라서, 신호 전압의 요건이 충족될 뿐만 아니라, ESD-내성의 최적화도 달성될 수 있다.
본 발명은, 보호 트랜지스터가 역 방향으로 접속된 다이오드에 의해서 트리거링 되는 경우에 특히 바람직하다. 특히, 보호 트랜지스터의 내압 범위 내에서 브레이크 다운되는 다이오드와 베이스가 접속되는 경우에 바람직하다. 그럼으로써, 전압 제한을 신호 전압의 상한과 내압 사이의 암페어 범위까지 세팅할 수 있는거의 이상적인 ESD-보호 소자가 개발될 수 있다. 이 경우 보호 소자의 브레이크 다운 전압은 다이오드의 애노드측 도펀트 농도 및 다이오드의 드리프트 구역의 애노드측 두께에 의해서 세팅될 수 있다.
보호 트랜지스터의 에미터 단자와 베이스 단자 사이에 집적 저항이 제공되는 것이 매우 바람직하다. 집적 저항은 보호 트랜지스터의 베이스의 트리거링 감도를 세팅할 수 있다. 통상적으로 집적 저항은 에미터 단자 및 베이스 단자를 적절하게 접속할 때 베이스 구역의 컨덕턴스 값에 의해서 정해진다.
이 경우 매립층은 우수한 전도성을 위해 가능한 고 도핑되며, 접속 구역을 통해서 단자 패드에 접속된다. 접속 구역은 보호 소자가 배치되는 부분 영역을 한정한다. 상기 부분 영역은 통상적으로 에피택시층내에 배치된다. 접속 구역이 부분 영역 주위에 폐쇄된 링형태로 배치되는 것이 매우 바람직하다.
접속 구역은 베이스 구역 및/또는 제 2에미터 구역으로부터의 제 2간격에 의해 등간격으로 이격 배치된다. 상기 제 2간격이 통상적으로 충분히 크게 선택됨으로써, 기생 바이폴라 트랜지스터는 부분 영역의 가장자리 영역에서는 도통되지 않는다.
통상적으로 매립층의 횡단면은 접속 구역 및 부분 영역의 횡단면보다 크다. 부분 영역은 통상적으로 반도체 바디의 에피택시층에 배치된다.
통상적으로 에미터 구역은 베이스 구역 또는 에피택시층보다 훨씬 높은 도펀트 농도를 갖는다. 에피택시층의 도펀트 농도는 종종 집적 회로 제조시 프로세스 제어에 의해서 정해진다.
매립층 및 접속 구역은 매우 높은 컨덕턴스 값의 요건을 충족시키기 위해서 매우 높게 도핑된다. 통상적으로 상기 구역들의 도펀트 농도는 1*1019㎝-3이상이다.
콜렉터 단자와 단자 패드 사이에 애노드 구역을 배치하는 것도 생각할 수 있다. 상기 경우에는 ESD-보호 소자가 IGBT로서 또는 사이리스터로서 형성된다.
본 발명은 반도체 메모리 또는 논리 소자에 사용하는 경우가 특히 바람직하다. 본 발명의 다른 바람직한 적용례는 마이크로 콘트롤러이다.
본 발명은 통상적으로 바이폴라 방식의 회로 내에 통합된다. 이 경우 스위칭 트랜지스터는 npn-바이폴라 트랜지스터일 수 있고, 트리거링 트랜지스터는 pnp-바이폴라 트랜지스터일 수 있다. 특히 바람직한 것은, 집적 반도체 회로 및 ESD-보호 소자를 CMOS 기술로 제조하는 것이다. 상기 경우에 스위칭 트랜지스터는 예를 들어 n 채널 MOSFET이고 트리거링 트랜지스터는 p 채널 MOSFET이다.
바람직한 실시예 및 개선예는 종속항의 대상이다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에 자세히 설명된다.
도 1은 ESD-보호 소자를 가진 집적 반도체 회로의 회로도이다.
도 1에는 집적 반도체 회로(1)가 도시된다. 집적 반도체 회로(1)는 제 1 공급 전위(VCC)를 갖는 제 1 전위 레일(2) 및 제 2 공급 전위(VSS)를 갖는 제 2 전위 레일(3)에 접속된다. 제 1 공급 전위(VCC)는 예를 들어 공급 전압일 수 있다. 제 2 공급 전위(VSS)는 본 실시예에서와 같이 기준 접지일 수 있다.
집적 반도체 회로(1)는 접속 라인(4)을 통해 단자 패드(5)에 접속된다. 단자 패드(5)는 입력 신호를 집적 반도체 회로(1)내에 입력시키기 위한 입력 단자일 수도 있고, 출력 신호를 집적 반도체 회로(1)로부터 출력하기 위한 출력 단자일 수도 있다. 이러한 단자는 I/O 포트라고 한다.
ESD-보호 소자(6)는 단자 패드(5)와 집적 반도체 회로(1) 사이에 접속된다. ESD-보호 소자(6)는 또한 제 2 전위 레일(3)에 접속된다.
본 실시예에서 ESD-보호 소자(6)는 npn 보호 트랜지스터(T)로 이루어지며, 상기 트랜지스터의 부하 구간은 접속 라인(4)과 전위 레일(3) 사이에 접속된다. 보호 트랜지스터(T)로서 pnp 트랜지스터를 사용하는 것도 생각할 수 있다. 그러나 이것은 집적 반도체 회로(1)를 제조하기 위한 기본적인 기술에 의존한다. 물론, 상기 보호 트랜지스터(T)를 대안적으로 MOSFET, 배리어층 FET, 사이리스터, IGBT로서 또는 적절하게 접속되는 통상의 제어 가능한 소자로서 실현하는 것도 생각할 수 있다.
보호 트랜지스터(T)의 베이스-콜렉터 구간 사이에는 하나의 다이오드(D)가 제공된다. 보호 트랜지스터(T)의 베이스-에미터 구간 사이에는 하나의 저항(R)이 제공된다. 본 실시예에서 보호 트랜지스터(T)의 베이스 단자는 역 방향으로 접속된 다이오드(D)에 의해 활성 상태로 트리거링된다. 보호 트랜지스터(T)의 트리거 전압은 저항(R)의 수치를 적절하게 선택함으로써 세팅될 수 있다. 그러나, 보호 트랜지스터(T)가 비활성 상태로 트리거링되는 경우도 생각할 수 있다. 이러한 경우에는 다이오드(D)를 생략할 수 있다.
본 실시예에서 ESD-보호 소자(6)는 접속 라인(4)과 제 2 전위 레일(3) 사이에 접속된다. 물론, ESD-보호 소자(6)가 접속 라인(4)과 제 1 전위 레일(2) 사이에 또는 접속 라인(4)과 2개의 전위 레일(2, 3) 사이에 배치될 수도 있다.
ESD-보호 소자(6)는 단자 패드(5)를 통해 유입된 기생 이상 신호로부터 집적 반도체 회로(1)를 보호해야 한다. 상기 기생 이상 신호는 ESD-보호 소자(6)를 통해 전위 레일(2, 3) 중 하나로 유도됨으로써, 집적 반도체 회로(1)내에는 이르지 않게 된다.
상기와 같은 이상 신호는 예컨대 반도체 칩의 운송 및 취급시에 발생될 수 있다. 상기 이상 신호로 인해 반도체 칩은 정전기적으로 대전될 수 있다. 상기 정전 전하가 집적 반도체 회로(1)내에 유입되면, 극단의 경우 집적 반도체 회로(1)를 파괴시킬 수 있다.
이상 신호의 유입을 시뮬레이션하기 위해, 통상적으로 소위 인체-모델(Human-Body-Model: HBM)이 사용된다. 모델의 회로는 100㎊의 커패시턴스 및 1.5㏀의 저항으로 이루어진 로우패스 필터(low-pass filter)이다. 모델은 사람에 의해 유입되는 이상 신호를 시뮬레이트한다. 예컨대, 소위 하전-장치-모델(Charged-Device-Model)과 같은 다른 모델도 사용될 수 있다.
도 2 및 도 3은 각각, 낮은 트리거 전류 또는 높은 트리거 전류를 갖는 본 발명에 따른 ESD-보호 소자의 구현을 도시한 개략도이다. 도 1과 동일한 소자는 동일한 도면 부호를 갖는다.
도 2 및 도 3에는 반도체 기판(7)이 도시된다. 반도체 기판(7)은 통상적으로 실리콘 기판으로 이루어진다. 반도체 기판(7)은 웨이퍼 후면(8) 및 기판 표면(9)을 포함한다. 웨이퍼 후면(8)은 예를 들어 표면이 큰 통상의 대면적의 금속 전극을 통해 기준 전위에 있다. 본 실시예에서 반도체 기판(7)의 실리콘 기판은 p 도핑되고 웨이퍼 후면(8)의 기준 접지 전위에 있다. 그러나, 반도체 기판이 n 도핑되는 것도 가능하다.
반도체 기판(7)의 기판 표면(9)상에는 저 농도로 n 도핑된 에피택시층(10)이 배치된다. ESD-보호 구조물의 기능을 위해, 다수의 에피택시층(10)을 위·아래로 층층이 배치하거나 에피택시층(10)을 완전히 생략하는 것도 가능하다. 에피택시층(10)의 도펀트 농도는 집적 반도체 회로(10)의 제조를 위한 프로세스 제어에 의해 정해진다. 통상적으로 에피택시층은 1*1015cm-3내지 1*1018cm-3의 도펀트 농도를 갖는다. 에피택시층의 두께는 보호될 집적 회로(1)의 구조물에 의존하며, 상기 구조물은 사용된 기술에 의존한다.
부가로 도 2에는 매립층(11)이 제공된다. 본 실시예에서 매립층(11)은 n+도핑된다. 매립층(11)은 예를 들어 에피택시층(10)의 성장 전에 기판 표면(9)상에 도펀트를 투입한 다음, 적당한 온도에서 확산시킴으로써 형성될 수 있다.
그러나, 매립층(11)이 에피택시층(10)의 성장 후에 또는 성장 동안 반도체 기판(7)내로의 이온 주입에 의해 형성되는 것 또한 바람직하다. 소정의 수직 방향의 농도 분포를 얻기 위해, 종종 적당한 에너지 및 도핑 도우즈량으로 여러 번의 이온 주입이 이루어진다. 그리고 나서, 확산 영역(9)내에 도펀트를 균일하게 분포시키기 위한 열처리 공정이 후속된다.
매립층(11)에서의 도펀트 농도는 종종 집적 회로(10)의 제조시 프로세스 제어에 의존한다. 이 경우 매립층(11)은 가능한 저 저항으로 형성되고, 통상적으로는 1*1019cm-3의 도펀트 농도를 갖는다. 매립층(11)과 웨이퍼 표면(12)의 간격은 기본적인 기술에 따라 1 내지 10㎛ 사이에서 변동된다.
매립층(11)은 접속 구역(16)을 통해 반도체 기판(7)의 웨이퍼 표면(12)과 결합된다. 접속 구역(16)은 매립층(11)과 동일한 도전형이고, 통상적으로는 1*1019cm-3이상의 도펀트 농도를 갖는다. 본 실시예에서 접속 구역(16)은 웨이퍼 표면(12)으로부터 반도체 기판(7) 내부까지 연장된 매립층(11)에 접속된다. 접속 구역(16)은 깊은 주입층으로 형성된다. 그러나, 공지된 트렌치 기술로 제조될 수 있는 트렌치 형태로 접속 구역이 형성될 수도 있다.
한편으로 매립층(11) 및 다른 한편으로 접속 구역(16)은 에피택시층(10)의 소위 부분 영역(10')을 포함한다.
부분 영역(10')에는 웨이퍼 표면(12)에 접속된 베이스 구역(13)이 배치된다. 본 실시예에서 베이스 구역(13)은 p 도핑되고, 웰 형태로 형성된다. 부가로, 베이스 구역(13)의 웨이퍼 표면(12)에는 도전형이 반대인 웰 형태의 에미터 구역(14)이 배치된다. 에미터 구역(14)의 도펀트 농도는 통상적으로 5*1019cm-3인 한편, 베이스 구역(13)의 통상적인 도펀트 농도는 1016-1017cm-3이다.
또한 도 2 및 도3에 도시된 바와 같이, p+도핑된 베이스 콘택 구역(17)이 베이스 구역(13)내에 제공될 수 있다. 베이스 콘택 구역은 베이스 구역과 동일한 도전형이지만, 통상적으로 5*1019cm-3의 훨씬 높은 도펀트 농도를 갖는다. 베이스 콘택 구역(17)은 베이스 구역(13)에 대해 외부 단자들 사이에서 일정한 전기 콘택을 형성한다.
베이스 구역(13), 에미터 구역(14) 및 접속 구역(16)은 통상의 콘택 전극(18, 19, 20)을 통해 기판 표면(12)에 콘택된다. 이 때, 에미터 구역(14)의 콘택 전극(18) 및 베이스 구역(13)의 콘택 전극(19)은 각각 단락되고, 제 2 전위 레일(3) 및 기준 접지와 접속된다. 접속 구역(16)의 콘택 전극(20)은 단자 패드(5)와 접속된다.
베이스 구역(13)과 매립층 사이에는 p 도핑된 베이스 드리프트 영역(15)이 제공된다. 베이스 드리프트 영역(15)은 베이스 구역(13)과 동일한 도전형이고, 예를 들어 이온 주입으로 제조될 수 있다. 베이스 드리프트 영역(15)의 도펀트 농도는 ESD-보호 구조물의 원하는 스위칭 전압으로부터 얻어진다.
도 2 및 도 3에 도시된 구조물에는 보호 트랜지스터(T) 및 보호 트랜지스터(T)의 베이스를 트리거링하기 위한 저항(R) 및 다이오드(D)를 갖는 ESD-보호 구조물의 도 1에 도시된 등가 회로도가 적용된다. 이 경우 에미터 구역(14), 베이스 구역(13) 및 매립층(11)은 각각 보호 트랜지스터(T)의 에미터, 베이스 및 콜렉터를 형성한다. 개관을 명확히 하기 위해 도 1의 등가 회로도는 도 2 및 도 3에는 도시하지 않았다. 도 2 및 도 3에서는 다만 집적 저항(R) 및 집적 다이오드(D)의 위치만을 지시하였다.
집적 저항(R)은 주어진 회로 설계에서 에미터 구역(14)의 인접한 콘택 영역과 베이스 콘택 구역(17) 사이의 베이스 구역(13)의 도펀트 농도로부터 얻어진다. 또한 도 2 및 도 3에서는 각각 베이스 드리프트 영역(15)과 매립층(11) 사이에 집적 다이오드(D)가 도시되었다. 다이오드(D) 및 저항(R)은 보호 트랜지스터(T)의 베이스를 트리거링 한다. 저항(R)의 컨덕턴스는 트리거링 감도를 결정한다. 저항(R)의 컨덕턴스가 더 높게 선택 될수록, 보호 트랜지스터(T)는 더 쉽게 동작될 수 있다. 베이스 드리프트 영역(15)의 도펀트 농도 및 매립층(11)과 베이스 구역(13)사이의 간격에 의해 다이오드(D)의 브레이크 다운 전압 및 보호 트랜지스터(T)의 브레이크 다운 전압이 결정된다.
하기에서는 도 2 및 도 3에 상응하는 본 발명에 따른 ESD-보호 구조물의 동작이 자세히 설명된다.
단자 패드(5)를 통해 이상 신호가 유입되고, 상기 이상 신호가 보호 트랜지스터(T)의 스위칭 제한치를 초과하면, 매립층(11)과 베이스 드리프트 영역(15) 사이의 다이오드(D)는 브레이크 다운 동작된다. 동시에 보호 트랜지스터(T)의 베이스는 브레이크 다운 전류에 의해서, 베이스 전류가 충분히 높은 경우 보호 트랜지스터(T)가 도통 되도록 트리거링 된다. 따라서, 단자 패드(5)로부터 접속 구역(16), 매립층(11), 베이스 드리프트 구역(15) 및 베이스 구역(13)을 통해 에미터 구역(14) 및 제 2 전위 레일(3)로 이어지는 전류 경로가 형성된다. 그에 따라,이상 신호는 제 2 전위 레일(3)로는 유도되지만, 집적 반도체 회로(1)내에는 이르지 않는다.
도 2 및 도 3에 도시된 실시예는 부분 영역(10')내의 베이스 드리프트 구역(15)의 배치 측면에서 상이하다. 베이스 구역(13)에 대해서 그리고 에미터 구역(14) 및 베이스 콘택 구역(17)의 고 도핑 콘택 영역에 대해서 베이스 드리프트 구역(15)을 적절하게 배치함으로써, 트리거링된 npn 바이폴라 트랜지스터의 트리거 전류가 목표한 대로 세팅될 수 있다. 트리거 전류를 목표한 대로 세팅함으로써, 원하는 dU/dt 스위칭 특성(시간에 따라 변화하는 전압으로 인한 트랜지스터의 턴-온 동작 특성)이 얻어진다.
도 2에서 베이스 드리프트 영역(15)은 보호 트랜지스터(T)의 에미터 콘택(14) 아래에 대체로 수직으로 배치된다. 보호 트랜지스터의 베이스 콘택(17) 및 다이오드(D)의 애노드도 본 실시예에서는 베이스 구역(13)의 영역에 배치되며, 상기 베이스 구역의 영역도 마찬가지로 베이스 드리프트 영역(15)위에 배치되지만, 부가적으로는 수평으로 어긋나게 배치된다.
본 발명의 기본 구상은 다음과 같다: 베이스 콘택(17) 또는 다이오드(D)의 애노드의 배치에 의해, 브레이크 다운시 대부분의 다이오드 전류가 npn 바이폴라 트랜지스터의 베이스 구역(13)을 통과하게 되면, 상기 베이스 구역에서는 상당한 전압 강하가 발생된다. 이 경우, 트리거 전류가 낮은 상태에서 스냅-백(Snap-Back)이 발생한다. 반면에, 다이오드 전류의 대부분이 거의 수직으로 흐르도록 베이스 콘택(17)이 배치되면, 베이스에서는 약간의 전압 강하만 발생하여, 높은 트리거 전류가 얻어진다.
그와 달리 도 3에서 베이스 드리프트 영역(15)은 베이스 구역(13) 전체를 커버한다. 본 실시예에서 전류는 필수적으로 수직 성분은 포함하지만, 수평 성분은 무시할 수 있다. 따라서, 본 실시에서는 베이스 구역(13)내의 전압 강하가 최소가 됨으로써 높은 트리거 전류가 얻어진다.
도 4는 낮은 트리거 전류(b) 및 높은 트리거 전류(c)를 갖는 ESD-보호 소자의 대 전류 특성을 곡선을 보여준다.
ESD-보호 소자는 특성 곡선(a)에 상응하는 이상적인 다이오드의 스위칭 특성을 갖는 것이 이상적이다. 그러나, 상기 특성은 유사 분야의 ESD-보호 소자의 실시예에서는 실현될 수 없다. 실제로 상기 보호 소자는 특성 곡선 (b) 및 (c)에 상응하는 특성 곡선을 갖는다.
특성 곡선(b)에서는 도 2에 상응하는 낮은 트리거 전류를 갖는 ESD-구조물의 대 전류 특성 곡선이 나타난다. 상기 보호 소자는 낮은 전압 한계 값을 가짐으로써 우수한 보호 효과를 갖는다. 물론, 정상 작동시 전압 펄스가 빠른 경우에는 상기 보호 소자가 원하지 않게 스위칭될 수 있다. 이러한 경우는 특히, 예를 들어 집적 회로(1)에 대해 일정한 신호가 신속한 스위칭 프랭크에서 가벼운 지터(jitter)를 갖거나, 또는 브레이크 다운 한계보다 약간 상승된 전압 펄스를 갖는 경우이다. 이러한 경우에는 상기 신호가 의도치 않게 ESD-보호 소자를 통해서 유도된다.
특성 곡선(c)에서는 도 3에 상응하는 높은 트리거 전류를 갖는 ESD-구조물의대 전류 특성 곡선이 나타난다. 상기 특성 곡선은 뛰어난 스냅-백 특성을 갖는다. 상기 보호 소자는 비교적 높은 값에서 전압을 제한하기 때문에 보호 효과는 악화된다. 물론, 의도치 않은 접속의 위험은 적다.
대략적으로 특성 곡선 (b)과 (c) 사이에 있는 특성 곡선을 갖는 본 발명에 따른 ESD-보호 소자는 기술적인 요건들 및 직접 회로에 대한 요건들에 따라 바람직하게 실현될 수 있다. 상기 방식의 특성 곡선은 낮은 트리거 전류 및 높은 트리거 전류를 갖는 ESD-보호 소자의 장점들을 하나로 통일시킨다.
투시 평면도(도시되지 않음)에서 매립층(11) 및 부분 영역(10')은 하나의 링형 구조물을 형성한다. 그러나 상기 링형 구조물이 반드시 패쇄형일 필요는 없다. 링형 구조물은 원형, 사각형 또는 다각형으로도 형성될 수 있다. 대안적으로는 스트립 형태의 구조물도 생각할 수 있다. 통상적으로 매립층(11)의 가로 횡단면은 적어도 부분 영역(10')의 가로 횡단면보다는 크다.
베이스 구역(13) 및 베이스 드리프트 구역(15)은, 상기 구역들이 접속 구역(16)으로부터 일정 간격(d)으로 이격되도록 부분 영역(10')내에 배치된다. 상기 간격(d)은 가로의 기생 pn 다이오드가 접속 구역(16)에 접하는 부분 영역(10')의 가장자리 영역에서 발생되지 않는 크기로 선택되어야 한다. 스마트 파워 기술에서 상기 간격은 통상적으로 20㎛ 이상이다.
본 실시예에서 베이스 구역(13), 에미터 구역(14) 및 베이스 콘택 구역(17)은 웰 형태로 형성된다. 그러나 V형, U형, 트렌치형 등의 구조물도 생각할 수 있다. 상기 구역들(13, 14, 17)은 바람직하게 반도체 기판(7)내로의 확산 또는 이온주입에 의해서 제공된다. 그러나, 예를 들어 증착 등과 같은 대안적인 제조 가능성도 생각할 수 있다.
부가로, 도 2 및 도 3에 도시된 바와 같이 하나의 버퍼 구역(21)이 제공될 수 있다. 도면에서 버퍼 구역(21)은 웨이퍼 표면(12)으로부터 전체 에피택시층(10)을 통해 기판 표면(9)까지 뻗으며, 반도체 기판(7)에 접속된다. 버퍼 구역(21)은 통상적으로 집적 반도체 회로(1) 또는 반도체 칩에 대해 ESD-보호 소자(6)를 차폐 또는 분리하는 기능을 갖는다.
버퍼 구역(21)은 예를 들어 이산화규소, 질화 실리콘 등과 같은 통상의 버퍼 재료로 형성될 수 있다. 버퍼 구역(21)이 p+도핑된 실리콘으로 이루어지는 것은 특히 바람직하다. 상기 경우에는, 예를 들어 음의 펄스를 유도하기 위하여 순 방향으로 극성을 갖는 pn 다이오드가 매립층(11)과 p 도핑된 기판(7) 사이에 사용될 수 있다. 상기 음의 펄스는 p+도핑된 버퍼 구역(21)을 통해서 유도될 수 있다.
매립층(11)과 단자 패드(5) 사이에는 접속 구역(6)과 반대의 도전형인 부가의 애노드 구역이 배치되는 것이 바람직하다. 상기 경우에는 또한 ESD-보호 소자(6)가 IGBT로서 또는 사이리스터로서 형성될 수도 있다.
본 발명이 마이크로 콘트롤러, 반도체 메모리 또는 논리 소자내의 ESD-보호 소자에 적용되는 것이 특히 바람직하다.
집적 반도체 회로 및 그것에 속한 ESD-보호 소자는 바람직하게는 바이폴라로 구현되거나 스마트-파워-기술로 제조된다. 그러나, 집적 반도체 회로(1) 및 ESD-보호 회로를 CMOS-기술로 제조하는 것도 매우 바람직하다.
본 발명에 의해, 트리거 전류가 세팅될 수 있고 선행 기술의 단점들을 갖지 않는 ESD-보호 소자를 제공할 수 있게 되었다.

Claims (16)

  1. - 반도체 기판(7)에 배치되고,
    - 도전 접속 라인(4)을 통해 집적 반도체 회로(1)에 접속된 적어도 하나의 접속 패드(5),
    - 동작시 상기 집적 반도체 회로(1)에 제 1 공급 전위(VCC)를 공급하는 적어도 하나의 제 1 전위 레일(2),
    - 동작시 상기 집적 반도체 회로(1)에 제 2 공급 전위(VSS)를 공급하는 적어도 하나의 제 2 전위 레일(3), 및
    - 상기 접속 패드(5)와 상기 집적 반도체 회로(1) 사이에 접속되고 상기 전위 레일(2, 3) 중 적어도 하나와 접속되는, 정전 방전으로부터 상기 집적 반도체 회로(1)를 보호하기 위한 적어도 하나의 보호 소자(6)를 포함하며,
    - 상기 보호 소자(6)는 적어도 하나의 집적 버티컬 보호 트랜지스터(T)를 포함하며, 상기 트랜지스터의 부하 경로는 상기 접속 라인(4)과 상기 전위 레일(2, 3) 중 하나의 레일 사이에 접속되고, 상기 트랜지스터의 베이스는 집적 제어 수단에 의해 제어될 수 있으며,
    - 상기 보호 소자(6)는 기생 전류 펄스가 수평 부분 및 수직 부분으로 나누어지도록 하는 전류 운반 수단을 포함하며,
    - 상기 보호 트랜지스터(T)의 컬렉터는 상기 제 1 도전형의 적어도 하나의 매립층(11)에 의해 상기 반도체 기판(7)에 형성되며,
    - 상기 제 1 도전형의 에피택시 층(10)의 부분 영역(10')에 배치되고, 상기 매립층(11)으로부터 이격된 상기 제 2 도전형의 적어도 하나의 베이스 구역(13)은 베이스 역할을 하며,
    - 상기 베이스 구역(13) 내에 배치된 상기 제 1 도전형의 적어도 하나의 에미터 구역(14)은 에미터 역할을 하며,
    - 베이스 구역(13) 내에 배치되고 상기 베이스 구역(13)보다 고도핑 농도를 갖는 상기 제 1 도전형의 적어도 하나의 베이스 콘택 구역(17)이 제공되는 집적 반도체 회로(1)에 있어서,
    상기 베이스 구역(13)과 상기 매립층(11) 사이에 배치된 상기 제 1 도전형의 적어도 하나의 베이스 드리프트 구역(15)이 제공되며, 그리고
    상기 전류 운반 수단은 상기 베이스 콘택 구역(17)에 대한 상기 베이스 드리프트 구역(15)의 수평 어긋남을 포함하는 것을 특징으로 하는 집적 반도체 회로.
  2. 제 1항에 있어서, 상기 제어 수단은 상기 매립층(11)과 상기 베이스 드리프트 구역(15) 사이에 차단 방향으로 접속 배치된 적어도 하나의 집적 다이오드(D)를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 제어 수단은 적어도 하나의 집적 저항기(R)를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  4. 제 3항에 있어서, 상기 집적 저항기(R)의 도전성은 상기 베이스 구역(13)의 도핑 농도에 의해 결정되는 것을 특징으로 하는 집적 반도체 회로.
  5. 제 1항 또는 제 2항에 있어서, 상기 보호 소자(6)의 스위칭 전압은 상기 베이스 드리프트 구역(15)의 도핑 농도 및 두께에 의해 결정되는 것을 특징으로 하는 집적 반도체 회로.
  6. 제 1항 또는 제 2항에 있어서, 상기 매립층(11)에 접속되고 상기 전위 레일(2, 3) 중 하나의 레일에 접속되는 적어도 하나의 접속 구역(16)이 제공되는 것을 특징으로 하는 집적 반도체 회로.
  7. 제 6항에 있어서, 상기 접속 구역(16)은 상기 베이스 구역(13) 및 상기 베이스 드리프트 구역(15) 주위에 각각 링형으로 배치되는 것을 특징으로 하는 집적 반도체 회로.
  8. 제 6항에 있어서, 상기 접속 구역(16)은 상기 베이스 구역(13) 및/또는 상기 베이스 드리프트 구역(15)으로부터 등 간격(D)으로 배치되는 것을 특징으로 하는 집적 반도체 회로.
  9. 제 6항에 있어서, 상기 매립층(11)의 횡단면은 상기 부분 영역(10')의 횡단면보다 큰 것을 특징으로 하는 집적 반도체 회로.
  10. 제 1항 또는 제 2항에 있어서, 상기 에미터 구역(14)은 상기 베이스 구역(13)보다 고 도핑 농도를 갖는 것을 특징으로 하는 집적 반도체 회로.
  11. 제 6항에 있어서, 상기 접속 구역(16)의 도핑 농도는 적어도 1×1019cm-3인 것을 특징으로 하는 집적 반도체 회로.
  12. 제 1항 또는 제 2항에 있어서, 상기 매립층(11)의 도핑 농도는 적어도 1×1019cm-3인 것을 특징으로 하는 집적 반도체 회로.
  13. 제 1항 또는 제 2항에 있어서, 상기 매립층(11)과 상기 접속 패드(5) 사이에 애노드 구역이 제공되는 것을 특징으로 하는 집적 반도체 회로.
  14. 제 1 또는 제 2항에 따른 집적 회로를 가지는 것을 특징으로 하는 반도체 메모리.
  15. 제 1 또는 제 2항에 따른 집적 회로를 가지는 것을 특징으로 하는 논리 디바이스.
  16. 제 1 또는 제 2항에 따른 집적 회로를 가지는 것을 특징으로 하는 마이크로컨트롤러.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4376348B2 (ja) * 1998-05-18 2009-12-02 パナソニック株式会社 半導体装置
JP3708764B2 (ja) * 1999-09-07 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
DE19944487B4 (de) * 1999-09-16 2005-04-28 Infineon Technologies Ag ESD-Schutzanordnung für eine Halbleitervorrichtung
US8916934B2 (en) * 1999-11-10 2014-12-23 Texas Instruments Incorporated Bi-directional electrostatic discharge (ESD) protection circuit
DE19956904C2 (de) * 1999-11-26 2003-08-07 United Monolithic Semiconduct Integrierter Amplitudenbegrenzer bzw. Limiter und Verfahren zur Herstellung eines integrierten Limiters
US6674129B1 (en) * 1999-12-17 2004-01-06 Koninklijke Phillips Electronics N.V. ESD diode structure
US6501630B1 (en) 1999-12-17 2002-12-31 Koninklijke Philips Electronics N.V. Bi-directional ESD diode structure
EP1130648A1 (en) * 2000-02-29 2001-09-05 STMicroelectronics S.r.l. Method and device for limiting the substrate potential in junction isolated integrated circuits
DE10028008A1 (de) * 2000-06-06 2001-12-13 Bosch Gmbh Robert Schutzvorrichtung gegen elektrostatische Entladungen
DE10201056B4 (de) * 2002-01-14 2007-06-21 Infineon Technologies Ag Halbleitereinrichtung mit einem bipolaren Schutztransistor
US6734504B1 (en) 2002-04-05 2004-05-11 Cypress Semiconductor Corp. Method of providing HBM protection with a decoupled HBM structure
US6696731B2 (en) * 2002-07-26 2004-02-24 Micrel, Inc. ESD protection device for enhancing reliability and for providing control of ESD trigger voltage
US20040021997A1 (en) * 2002-07-30 2004-02-05 Chartered Semiconductor Manufacturing Ltd. Novel ESD protection circuit for I/O circuitry
US6809386B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. Cascode I/O driver with improved ESD operation
WO2004025702A2 (en) * 2002-09-11 2004-03-25 Pan Jit Americas, Inc Electrostatic discharge protection device for high speed transmission lines
US6861711B2 (en) * 2003-01-03 2005-03-01 Micrel, Incorporated Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors
US6864537B1 (en) * 2003-01-03 2005-03-08 Micrel, Incorporated Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors
US6888710B2 (en) * 2003-01-03 2005-05-03 Micrel, Incorporated Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors
JP2004235199A (ja) * 2003-01-28 2004-08-19 Renesas Technology Corp 半導体装置
DE10319539B4 (de) * 2003-04-30 2010-03-04 Infineon Technologies Ag Schutzstruktur zum Schutz elektrostatischer Entladung und ingetrierte Schaltung
DE10348446B4 (de) * 2003-10-14 2011-12-15 Zentrum Mikroelektronik Dresden Ag Anordnung für eine ESD-Schutzschaltung
US7145187B1 (en) * 2003-12-12 2006-12-05 National Semiconductor Corporation Substrate independent multiple input bi-directional ESD protection structure
DE102007024355B4 (de) 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US7692483B2 (en) * 2007-10-10 2010-04-06 Atmel Corporation Apparatus and method for preventing snap back in integrated circuits
US20090140388A1 (en) * 2007-11-29 2009-06-04 Infineon Technologies Austria Ag Integrated circuit including an emitter structure and method for producing the same
US8396164B2 (en) * 2008-03-17 2013-03-12 Denso Corporation Receiving device including impedance control circuit and semiconductor device including impedance control circuit
KR100971215B1 (ko) * 2008-08-20 2010-07-20 주식회사 동부하이텍 Ｅｓｐ 보호 회로
US8085604B2 (en) * 2008-12-12 2011-12-27 Atmel Corporation Snap-back tolerant integrated circuits
US8563336B2 (en) * 2008-12-23 2013-10-22 International Business Machines Corporation Method for forming thin film resistor and terminal bond pad simultaneously
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
US8377754B1 (en) 2011-10-10 2013-02-19 International Business Machines Corporation Stress enhanced junction engineering for latchup SCR
KR101975608B1 (ko) * 2013-06-12 2019-05-08 매그나칩 반도체 유한회사 고전압용 esd 트랜지스터 및 그 정전기 보호 회로
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit
US20150097269A1 (en) * 2013-10-08 2015-04-09 Richtek Technology Corporation Transient voltage suppression device and manufacturing method thereof
US10249610B1 (en) * 2018-02-14 2019-04-02 Texas Instruments Incorporated IGBT coupled to a reverse bias device in series

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341005A (en) * 1991-09-12 1994-08-23 Sgs-Thomson Microelectronics S.R.L. Structure for protecting an integrated circuit from electrostatic discharges

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960015347B1 (ko) * 1990-09-10 1996-11-09 후지쓰 가부시끼가이샤 반도체장치
JP3199808B2 (ja) * 1991-05-14 2001-08-20 セイコーインスツルメンツ株式会社 半導体集積回路装置
US6002155A (en) * 1993-02-12 1999-12-14 Fujitsu Limited Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor
ATE164702T1 (de) 1993-05-04 1998-04-15 Siemens Ag Integrierte halbleiterschaltung mit einem schutzmittel
JP3073382B2 (ja) * 1993-12-27 2000-08-07 シャープ株式会社 半導体装置とその製造方法
US5644460A (en) * 1994-01-21 1997-07-01 National Semiconductor Corporation Multi-rail electrostatic discharge protection device
JP2616721B2 (ja) * 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
US5780897A (en) * 1995-11-13 1998-07-14 Digital Equipment Corporation ESD protection clamp for mixed voltage I/O stages using NMOS transistors
TW359023B (en) * 1996-04-20 1999-05-21 Winbond Electronics Corp Device for improvement of static discharge protection in ICs
US5721656A (en) * 1996-06-10 1998-02-24 Winbond Electronics Corporation Electrostatc discharge protection network
US6008508A (en) * 1996-09-12 1999-12-28 National Semiconductor Corporation ESD Input protection using a floating gate neuron MOSFET as a tunable trigger element
TW322632B (en) * 1996-10-14 1997-12-11 Vanguard Int Semiconduct Corp Electrostatic discharge protection device for integrated circuit input/output port
KR100223923B1 (ko) * 1996-11-19 1999-10-15 구본준 정전기 방지장치
US6016002A (en) * 1996-12-20 2000-01-18 Texas Instruments Incorporated Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection
US5754381A (en) * 1997-02-04 1998-05-19 Industrial Technology Research Institute Output ESD protection with high-current-triggered lateral SCR
KR100214566B1 (ko) * 1997-04-22 1999-08-02 구본준 입력 보호회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341005A (en) * 1991-09-12 1994-08-23 Sgs-Thomson Microelectronics S.R.L. Structure for protecting an integrated circuit from electrostatic discharges

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