KR20010030290A - 반도체 보호 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 보호 회로 내에 형성된 사이리스터의 아노드와 캐소드 사이의 거리와 다이오드의 아노드와 캐소드 사이의 거리는 LSI 제조 기술이 허용하는 한 작게 만들어져서, 도전 상태에서 낮은 내부 저항과 빠른 기동 속도를 실현하여, 고속 펄스가 인가되는 경우에도 내부 회로에 대한 전압의 상승을 제한한다.
Description
발명의 분야
본 발명은 반도체 보호 장치와 그 제조 방법에 관한 것이다.
특히, 본 발명은 0.5미크론 이하의 최소 배선폭을 갖는 미세 구조의 상보형 MOS 반도체 집적 회로(fine-featured complimentary MOS semiconductor integrated circuit)를 포함하는 반도체 장치의 온칩 정전기 보호 장치(on-chip static electricity protective element)에 관한 것이다.
관련 기술의 설명
과거, 이러한 종류의 반도체 온칩 정전기 보호 기술은 하기의 문헌을 통해 당업자에게 공지되어 있다.
특히, 도 6에 도시된 바와 같이, 미국 특허 제 5,502,317호는 P형 반도체 기판(126)의 표면 상에 형성된 N웰(142)과, 외부 단자에 접속되며 상기 N웰(142) 내부에 형성된 P형 확산층(146) 및 N형 확산층(144)과, 반도체 기판(126) 상에 형성되고 그 일부가 N웰(142)에 포함되는 N형 확산층(114)과, 접지 단자(118)에 접속된 N형 확산층(112) 및 반도체 기판(126) 상에 형성된 N형 확산층(122)을 포함하는 구조를 개시하고 있다.
공지의 반도체 보호 장치에 있어서, 과도한 양의 정전압(positive static electricity voltage)이 외부 단자에 인가되면, N형 확산층(114)과 P형 반도체 기판(126)에 의해 형성된 PN 접합에 애벌란시 항복(avalanche breakdown)이 발생하여, 기판 상의 전위를 증가시키게 된다.
이러한 작용으로 인해, N형 확산층(114), P형 반도체 기판(126), 및 N형 확산층(112)에 의해 형성된 NPN 트랜지스터는 도전 상태가 된다.
이 때문에, N웰(142)의 P형 확산층(146)의 영역에서의 전위는 감소하게 되고, 그 결과 P형 확산층(146), N웰(142), 및 P형 반도체 기판(126)에 의해 형성된 PNP 트랜지스터는 도전 상태가 된다.
결과적으로, NPN 트랜지스터와 PNP 트랜지스터는 콜렉터 전류를 강화하도록 상보적으로 동작하여, 소위 사이리스터 동작(thyristor operation)의 저저항 상태로 되고, 그 결과 전류가 흐르도록 함으로써 내부 회로의 보호를 가능하게 한다.
종래 기술의 유사한 일 예인 미국 특허 제 5,872,379호에 있어서, 도 7에 도시된 바와 같이, 기본적인 구성은 도 6에 도시된 구성과 동일하지만, 도 6과 도 7의 큰 차이점은 도 6에 도시된 소자 분리 영역(124) 대신 도 7에서는 P-LDD 구조를 갖는 P형 확산층(38)이 형성된 것이며, P형 확산층(38)과 N형 확산층(20) 사이의 경계에서의 PN 접합의 역 내전압(reverse withstand voltage)이 감소되고, 그 결과 사이리스터 동작에 대한 트리거 전압이 낮아져서, 보호 기능을 향상시키게 된다.
이러한 종류의 종래의 반도체 보호 소자는 느린 상승 시간을 갖는 외부 펄스에 대해서 효과적이다. 그러나, 빠른 상승 시간을 갖는 펄스에 대해서는 보호 기능에서 우수하지 못하다.
특히, 500ps 이하로 상승 시간이 극단적으로 빠르며, 10A 이상의 큰 방전 전류를 갖기 때문에 미세 구조의 MOS LSI 소자에서 게이트 산화막 등의 고장을 유발하는 공지의 하전 장치 모델(charged device model; CDM) 모드 정전 펄스가 있다. 종래의 보호 소자는 낮은 용량으로 인해 이처럼 빠른 모드 정전 펄스에 대한 보호를 제공하지 못하는 문제가 있다.
여러 시뮬레이션에 의해, CDM 모드 펄스에 대한 이러한 형태의 보호 소자의 낮은 보호 능력의 원인을 연구한 결과, 본 발명자는 그 원인을 발견할 수 있었다.
구체적으로는, 과전압이 양인지 음인지에 따라 상이한 두 원인이 존재한다.
예를 들면, 양의 과전압이 이러한 형태의 종래 기술의 반도체 보호 소자에 인가되는 첫 번째 경우에 있어서, 소자는 사이리스터처럼 동작하지만, 기동 속도(starting speed)가 느리기 때문에, 항복 전압 이상의 전압이 내부 회로에 인가되게 되어, 빠른 펄스에 대해 낮은 항복 내전압을 유발하게 된다.
또한, 본 발명자에 의해 수행된 시뮬레이션에 따르면, 기동 속도는 사이리스터 소자의 아노드 및 캐소드 전극 사이의 간격(Dac)에 의존한다는 것을 발견하였다.
특히, 도 10은 1000V의 CDM 모드 정전기 펄스가 인가된 상태에서, 종래의 사이리스터 소자가 보호 소자로서 사용되는 경우에 대한 시뮬레이션의 결과를 도시하는데, 보호되어야 할 내부 회로에 인가된 전압(VoxMAX)과 사이리스터 소자의 아노드 및 캐소드 사이의 간격(Dac) 사이의 관계가 도시되어 있다.
도 10으로부터 알 수 있는 바와 같이, 내부 회로에 인가되는 최대 전압(VoxMAX)을 감소시키기 위해서는, 사이리스터 소자의 아노드 전극과 캐소드 전극 사이의 간격(Dac)을 감소시킬 필요가 있다.
그러나, 종래의 구조에서는 이 간격을 감소하는 것이 어렵다. 즉, 미국 특허 제 5,502,317호에 개시된 종래 기술의 구성을 도시하는 도 6에 있어서, 도면 부호 146은 아노드 전극을 나타내며, 112는 캐소드 전극을 나타내는데, 이들 사이에는 N형 확산층(114)과 소자 분리막(124)이 존재하고, 이들은 아노드와 캐소드 전극 사이의 간격(Dac)의 감소를 제한한다.
종래 기술인 미국 특허 제 5,872,379호에 개시된 구성을 도시하는 도 7에 있어서, 도면 부호 34는 아노드 전극을 나타내며 18은 캐소드 전극을 나타내는데, 이들 사이에는 N형 확산층(20)과 P형 확산층(38)이 존재하고, 이들은 Dac의 감소를 어렵게 한다.
두 번째 경우는 종래의 보호 소자에 음의 CDM 모드 펄스가 인가되는 것이다. 이 경우 보호 능력에서의 감소의 원인은 소자가 다이오드처럼 동작하기 때문인데, 여기서 소자의 기생 용량은 보호되어야 할 회로의 전압을 상승시킨다.
즉, CDM 모드 정전 방전의 경우에 있어서, 기생 저항이 작더라도, 큰 방전 전류 때문에, 소자 단자에서 생성되는 전압이 상승하여 내부 회로의 고장을 유발하게 된다.
본 발명자는 기생 저항이 다이오드의 캐소드와 아노드 사이의 간격에 실질적으로 비례한다는 것을 시뮬레이션을 통해 알아냈다. 따라서 종래 기술의 구조에서는 달성하기 어렵지만, 다이오드의 캐소드와 아노드 사이의 간격을 감소시키는 것이 바람직하다.
구체적으로는, 미국 특허 제 5,872,379호에 개시된 구조에 있어서, 다이오드 동작을 위해, N형 전극(18)과 P형 전극(38)을 사이에 끼운 상태에서, N형 확산층(20)은 캐소드 전극으로서 동작하고 P형 확산층(14)은 아노드 전극으로서 동작하기 때문에, 달성될 수 있는 이들 사이의 간격의 감소에는 한계가 있다.
또한, 일본 특허 제2669245호에는 보호 소자로서 접합형 전계 효과 트랜지스터를 사용하는 구성이 개시되어 있다.
그러나, 이 문헌에 있어서는 미세 구조의 반도체 장치에서 CDM 모드 정전 방전에 대해서 사이리스터 구조를 갖는 보호 회로를 사용하는 기술에 관해서는 전혀 언급하고 있지 않다.
또한, 일본 특허 공개 공보(KOKAI) 제59-181044호는 MOS FET에 대한 게이트 보호 회로로서 두 개의 다이오드와 저항단(two diode and resistance stages)을 갖는 보호 회로를 사용하는 구성을 개시하고 있다. 그러나, 이 문헌에서는 미세 구조의 반도체 장치에서 CDM 모드 정전 방전에 대해서 사이리스터 구조를 갖는 보호 회로를 사용하는 기술에 관해서는 전혀 언급하고 있지 않다.
또한, 일본 특허 공개 공보 제62-165966호에는 제너 다이오드가 반도체 소자에 대한 보호 회로로서 사용되는 구조가 개시되어 있다. 그러나, 상기 언급된 문헌의 경우와 비슷하게, 이 문헌에서는 미세 구조의 반도체 장치에서 CDM 모드 정전 방전에 대해서 사이리스터 구조를 갖는 보호 회로를 사용하는 기술에 관해서는 전혀 언급하고 있지 않다.
일본 특허 공개 공보(KOKAI) 제9-223748호에는 보호 회로로서 보호 트랜지스터와 MOS FET의 병렬 접속 및 다이오드가 입력 단자에 접속된 구성이 개시되어 있다. 그러나, 앞선 경우와 마찬가지로, 이 문헌에서는 미세 구조의 반도체 장치에서 CDM 모드 정전 방전에 대해서 사이리스터 구조를 갖는 보호 회로를 사용하는 기술에 관해서는 전혀 언급하고 있지 않다.
일본 특허 공개 공보(KOKAI) 제9-191082호에는 CMOS 회로에 대한 보호 회로로서 사이리스터 구조를 사용하기 위한 기술이 개시되어 있다. 그러나, 기본 적인 구성은 수직형 MOS이고, 산화막이 분리층으로서 사이리스터 구조 사이에 형성되기 때문에, 전극 사이의 간격은 길어지고, 따라서 고속 펄스를 수용하는 것은 불가능하다.
이 문헌에서는, 사이리스터에 대한 트리거로서 다이오드를 구동하기 위한 기술에 관해 전혀 언급하고 있지 않다.
따라서, 상기 언급된 종래 기술에서의 문제점을 극복하기 위해, 예를 들면 종래의 CMOS LSI에서 제조시 특별한 공정 단계를 부가하지 않으면서 기판 상에서의 제조를 가능하게 하는 보호 소자 구조를 제공하며, CDM 모드 정전 펄스와 같은 고속 펄스에 대해서 높은 보호 능력을 더 제공하는 것이 본 발명의 목적이다. 본 발명의 또 다른 목적은 반도체 보호 장치 제조용 방법을 제공하는 것이다.
도 1a 본 발명에 따른 반도체 보호 장치의 일 예의 일반적인 구성을 도시하는 평면도.
도 1b는 도 1a의 a-a' 라인을 따른 단면도.
도 2는 본 발명에 따른 반도체 보호 장치가 주 보호 소자로서 내장된 입력 회로의 일 예를 도시하는 블록도.
도 3은 본 발명에 따른 반도체 보호 장치가 보조 보호 소자로서 내장된 입력 회로의 일 예를 도시하는 블록도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 보호 장치의 제조 방법의 일 예를 도시하는 단면도.
도 5a 내지 도 5c는 본 발명에 따른 반도체 보호 장치의 제조 방법의 일 예를 도시하는 단면도.
도 6은 종래 기술에 따른 반도체 보호 장치의 구성의 일 예를 도시하는 단면도.
도 7은 종래 기술에 따른 반도체 보호 장치의 구성의 일 예를 도시하는 단면도.
도 8은 본 발명에 따른 반도체 보호 장치의 일부의 동작 예를 도시하는 도면.
도 9는 본 발명에 따른 반도체 보호 장치의 일부의 동작 예를 도시하는 도면.
도 10은 내부 회로에 최대 전압(VoxMax)이 인가된 상태에서, 보호 소자로서 본 발명의 반도체 보호 장치가 내장된 입력 회로에 1000볼트의 CDM 모드 정전 펄스가 인가될 때 보호 회로의 아노드와 캐소드 사이의 간격의 관계를 도시하는 그래프.
♠도면의 주요 부분에 대한 부호의 설명♠
100 : 기판 101 : 제 1의 웰
102 : 제 2의 웰 101' : 제 3의 웰
103 : 제 1의 확산층 104 : 제 2의 확산층
105 : 제 3의 확산층 106 : 제 4의 확산층
107 : 제 1의 단자 108 : 제 2의 단자
상기 언급된 목적을 달성하기 위해서, 본 발명은 하기와 같은 기술적 구성을 갖는다.
구체적으로는, 본 발명의 제 1의 양상에 따르면 반도체 보호 장치가 제공되는데, 상기 장치는 제 1의 도전형의 제 1의 웰과, 상기 제 1의 웰에 직접적으로 접속된 제 2의 도전형의 제 2의 웰과, 상기 제 1의 웰이 접속된 쪽과 대향하는 쪽에서 상기 제 2의 웰에 직접적으로 접속된 제 1의 도전형의 제 3의 웰과, 제 2의 도전형의 상기 제 2의 웰 내에 형성된 제 1의 도전형의 제 1의 확산층과, 상기 제 1의 도전형의 상기 제 1의 웰 내에 형성되고 상기 제 1의 확산층과 인접하게 제공된 제 2의 확산층과, 제 2의 도전형의 상기 제 2의 웰과 제 1의 도전형의 상기 제 3의 웰의 경계 부분 위의 위치에 제공되어 이들 둘을 교락(bridge)하도록 마련된 제 2의 도전형의 제 3의 확산층과, 상기 제 1의 도전형의 상기 제 3의 웰 내에 마련되며 상기 제 2의 도전형의 상기 제 3의 확산층과 인접하게 형성된 제 1의 도전형의 제 4의 확산층을 포함하고, 상기 제 1 내지 제 3의 웰은 각각 기판 내에 형성되고, 상기 제 3의 확산층이 제공된 위치는 상기 제 1의 확산층과 상기 제 2의 확산층이 인접하게 정렬되는 제 2의 도전형의 상기 제 2의 웰과 제 1의 도전형의 상기 제 1의 웰의 경계 부분 위의 위치와 상이하며, 상기 제 1 및 상기 제 3의 확산층은 제 1의 단자에 접속되고, 상기 제 2 및 상기 제 4의 확산층은 제 2의 단자에 접속된다.
본 발명의 제 2의 양상에 따르면, 반도체 보호 장치 제조 방법이 제공되는데, 상기 방법은 반도체 기판의 적어도 일부 상에 제 1의 마스크재(mask material)를 배치하고 여기에 제 2의 도전성 이온을 주입하여 제 2의 도전형의 제 2의 웰을 형성하는 단계와, 적어도 상기 제 2의 웰 영역이 형성된 영역에 제 2의 마스크재를 형성하고 상기 제 2의 웰 영역과는 직접적으로 접촉하지만 상기 제 2의 웰 영역 바깥인 영역에 제 1의 도전성 이온을 주입하여 제 1의 도전형의 제 1의 웰과 제 1의 도전형의 제 3의 웰을 형성하는 단계와, 적어도 상기 제 3의 웰 영역과 상기 제 2의 웰 영역을 교락하는 영역의 대향 위치에 형성된 제 1의 개구와 상기 제 1의 웰 영역 내에서 상기 제 2의 도전형 영역의 상기 제 2의 웰에 거의 대향하는 위치에 형성된 제 2의 개구를 갖는 제 3의 마스크재를 형성하고 제 2의 도전성 이온을 주입하여 상기 제 2의 도전형의 제 3 및 제 2의 확산층을 각각 형성하는 단계와, 적어도 상기 제 1의 웰 영역에 형성된 상기 제 2의 확산층의 인접한 대향 영역에 대응하는 위치에서, 상기 제 2의 웰 영역에 형성된 제 3의 개구와 상기 제 3의 웰 영역 내에서 상기 제 2의 웰 영역의 상기 제 3의 확산 영역의 인접한 대향 영역에 대응하는 위치에 형성된 제 4의 개구를 구비하는 제 4의 마스크재를 형성하고, 제 1의 도전성 이온을 주입하여 상기 제 1의 도전형의 제 1의 확산층 및 제 4의 확산층을 각각 형성하는 단계를 포함한다.
상기 언급된 구성을 채택함으로써, 본 발명에 따른 반도체 보호 장치와 그 제조 방법은 양의 과전압 펄스가 인가될 때 아노드로서 동작하는 제 1의 확산층과 캐소드로서 동작하는 제 2의 확산층을 갖는 사이리스터 소자를 제공한다.
상기의 조건하에서, LSI 장치 제조 기술의 한계 내에서 아노드와 캐소드 사이의 간격을 감소시키는 것이 가능하다. 예를 들면, 0.25㎛ 디자인 룰(design rule)을 갖는 CMOS LSI 장치의 경우에 있어서, 이 간격은 1㎛ 이하로 설정될 수 있다.
따라서, CDM 모드 펄스와 같은 고속의 양의 정전 펄스가 인가되는 경우에도, 보호 소자의 응답 속도가 빠르기 때문에, 보호 상태의 회로에 인가되는 전압 상승을 제한할 수 있다.
음의 과전압의 경우에 있어서, 캐소드인 제 3의 확산층과 아노드인 제 4의 확산층을 갖는 다이오드로서 동작한다. 이 경우에 있어서, 제조 기술의 한계 내에서 캐소드와 아노드 사이의 간격을 감소시키는 것이 가능하기 때문에, 아주 낮은 내부 저항을 갖는 다이오드를 형성하는 것이 가능하다. 이 때문에, 과도한 방전 전류 값의 경우에 있어서도, 내부 회로에서의 전압 상승을 제한하는 것이 가능하다.
양호한 실시예의 상세한 설명
본 발명의 양호한 실시예가 첨부된 도면을 참조하여 상세히 설명된다.
구체적으로는, 도 1a는 본 발명에 따른 반도체 보호 장치의 특정 구성을 도시하는 평면도이고, 도 1b는 그 단면도이다. 이들 도면은 제 1의 도전형의 제 1의 웰(101)과, 상기 제 1의 웰(101)에 직접적으로 접속된 제 2의 도전형의 제 2의 웰(102)과, 상기 제 1의 웰이 접속된 쪽과 대향하는 쪽에서 상기 제 2의 웰(102)에 직접적으로 접속된 제 1의 도전형의 제 3의 웰(101')과, 제 2의 도전형의 상기 제 2의 웰(102) 내에 형성된 제 1의 도전형의 제 1의 확산층(103)과, 상기 제 1의 도전형의 상기 제 1의 웰(101) 내에 형성되고 상기 제 1의 확산층(103)과 인접하게 제공된 제 2의 도전형의 제 2의 확산층(104)과, 제 2의 도전형의 상기 제 2의 웰(102)과 제 1의 도전형의 상기 제 3의 웰(101')의 경계 부분 위의 위치에 제공되어 이들을 교락(bridge)하는 제 2의 도전형의 제 3의 확산층(105), 및 상기 제 1의 도전형의 상기 제 3의 웰(101') 내에 제공되며 상기 제 2의 도전형의 상기 제 3의 확산층과 인접하게 형성된 제 1의 도전형의 제 4의 확산층(106)을 구비하며, 상기 제 1 내지 제 3의 웰은 기판(100) 상에 형성되며, 상기 제 3의 확산층이 제공된 위치(203)는 상기 제 1의 확산층(103)과 상기 제 2의 확산층(104)이 인접하게 정렬되는 제 2의 도전형의 상기 제 2의 웰(102)과 제 1의 도전형의 상기 제 1의 웰(101)의 경계 부분 위의 위치(200)와 상이하며, 상기 제 1 및 상기 제 3의 확산층(103, 105)은 제 1의 단자(107)에 접속되고, 상기 제 2 및 상기 제 4의 확산층(104, 106)은 제 2의 단자(108)에 접속된다.
본 발명에 있어서, 도 1a에 도시된 바와 같이, 제 2의 웰(102)은 제 1의 웰(101)에 의해 둘러싸이지만, 도 1b에 있어서는 제 2의 웰(102)이 제 1의 웰(101) 사이에 끼이며, 본 발명의 구성에 관한 설명을 쉽게 하기 위해서 제 3의 웰 영역(101')과 제 1의 웰(101) 영역이 일체로 형성되지만 왼쪽편의 제 1의 웰 부분을 제 3의 웰 영역(101')으로 언급했음을 주지하라.
도 1a 및 도 1b에 있어서, 도면 부호 110은 제 1의 단자(107)로서 형성된 금속 배선에 접속된 단자 배선을 나타내며, 111은 콘택트 홀을 나타낸다.
도 1b는 도 1a의 a-a' 라인을 따른 단면도이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 보호 장치(300)의 구체적인 예를 도시하는데, 제 2의 도전성 웰(102)은 섬 형태로서 제 1의 도전성 웰(101) 내에 형성되고, 제 1 및 제 2의 확산층(103 및 104)은 제 1의 도전성 웰(101)과 제 2의 도전성 웰(102) 사이의 경계(201)를 둘러싸도록 인접하여 배치되며, 제 3의 확산층(105)은 제 1의 도전성 웰(101)과 제 2의 도전성 웰(102) 사이에 형성된 경계 에지(201)에 대향하여 위치된 제 3의 도전성 웰(101')과 제 2의 도전성 웰(102) 사이의 경계 에지(203)를 교락하도록 상기 두 웰 내에 배치된다.
이 장치에 있어서, 제 4의 확산층(106)은 제 3의 확산층(105)에 인접하게 그리고 평행하게 제 3의 도전성 웰(101') 내에서 형성된 것으로 도시되어 있다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 본 실시예에 있어서, 제 1 내지 제 4의 확산층이 직렬로 배치될 필요가 없다. 예를 들면, 제 3 및 제 4의 확산층(105 및 106) 등이 제 1의 도전성 웰(101) 및 제 2의 도전성 웰(102) 사이의 경계를 형성하는 위치(202 또는 204)에 배치되는 것도 가능하다.
본 발명에 있어서, 제 1의 단자(107) 및 이에 접속된 단자 배선(110)은 보호를 필요로 하는 반도체 장치의 입력 단자이고, 제 2의 단자(108)는 접지 단자로 형성되는 것이 바람직하다.
본 발명에 의해 보호되어야 할 반도체 회로가 MOS 반도체 소자로 구성되고, 특히 본 발명에 의해 보호되어야 할 MOS 집적 회로가 적어도 하나의 P형 MOS 트랜지스터와 하나의 N형 MOS 트랜지스터에 의해 형성된 인버터 회로를 포함할 수 있는 것이 바람직한데, 상기 N형 MOS 트랜지스터의 게이트는 입력/출력 신호 단자이고, 그 소스는 접지 단자가 되어, CMOS 인버터를 형성한다.
본 발명의 반도체 보호 장치(300)는 주로 MOS 트랜지스터로 형성되며, 따라서 보호되어야 할 반도체 장치가, 예를 들면, MOS 반도체 소자로 형성되어 효율과 제조 단가를 낮추도록 공통의 제조 프로세스를 사용할 수 있도록 하는 것이 바람직하다.
상기 상술된 바와 같이, 본 발명의 반도체 보호 장치(300)에 있어서, 제 1의 확산층(103)과, 제 2의 전도성 웰(102)과, 제 1의 전도성 웰(101), 및 제 2의 확산층(104)에 의한 사이리스터 구조를 형성할 필요가 있고, 또한 제 3의 확산층(105)과 제 4의 확산층(106) 사이에 다이오드를 형성할 필요도 있다.
사이리스터 구조를 형성하는 제 1의 확산층(103)과 제 2의 확산층(104) 사이의 간격(Y)(즉 Dac)은 가능한 한 짧게 형성되어야 하며, 2㎛ 이하가 바람직하며, 1㎛ 이하가 더 바람직하다.
마찬가지로, 본 발명에 있어서, 제 3의 확산층(105)과 제 4의 확산층(106) 사이에 형성된 다이오드에서 제 3의 확산층(105)과 제 4의 확산층(106) 사이의 간격(X)은 가능한 한 짧은 것이 바람직하다.
특히, 도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 제 3의 확산층(105)의 구조는 그 대부분(250)이 제 2의 도전성 웰(102) 내에 배치되고, 그 나머지 부분(251)은 제 3의 도전성 웰(101') 내에 배치되도록 형성되는 것이 바람직하다.
본 발명의 제 3의 확산층(105)에 있어서, 콘택트(107)는 제 2의 도전성 웰(102) 내에 배치된 제 3의 확산층(105) 상의 위치의 표면에 접속되는 것이 바람직하다.
제 3의 확산층(105)과 제 1의 도전성의 제 3의 웰 영역(101') 사이에 형성된 다이오드가 사이리스터 구조를 구동하는 트리거로서 동작하는 것이 본 발명에 따른 반도체 보호 장치(300)의 특징이다.
본 발명에 따른 반도체 보호 장치(300)의 동작이 하기에 설명될 것이다.
특히, 본 발명의 반도체 보호 장치(300)가 상기 상술된 기본적인 구성을 채택하고 있기 때문에, 양의 과전압의 경우에 있어서, 상기 반도체 보호 장치(300)는 아노드로서 동작하는 제 1의 확산층(103)과, 캐소드로서 동작하는 제 2의 확산층(104)을 갖는 사이리스터 소자로서 동작한다.
이 모드에 있어서, 아노드와 캐소드 사이의 간격(Dac)은 LSI 제조기술의 허용 가능한 한계 내에서 감소될 수 있으며, 이 간격은 0.25㎛의 디자인 룰을 갖는 CMOS LSI의 경우에 있어서 1㎛ 이하로 감소될 수 있다.
따라서, CDM 모드 펄스와 같은 고속의 양의 정전 펄스가 인가되는 경우에도, 보호 소자의 응답 속도가 빠르기 때문에, 보호 상태의 회로에 인가되는 전압 상승을 제한하는 것이 가능하게 된다.
음의 과전압의 경우에 있어서, 본 발명의 반도체 보호 장치(300)는 캐소드로서 동작하는 제 3의 확산층(105)과 아노드로서 동작하는 제 4의 확산층(104)을 갖는 다이오드로서 동작한다. 이 모드에 있어서, 제조 기술의 허용 가능한 한계 내에서 캐소드와 아노드 사이의 간격을 감소하는 것이 가능하게 되어, 아주 낮은 저항을 갖는 다이오드를 실현할 수 있게 된다. 이 때문에, 큰 방전 전류 값의 경우에 있어서도, 내부 회로의 전압 상승을 제한하는 것이 가능하다.
특히, 본 발명에 있어서, 도 1의 단자(10)에 양의 과전압이 인가되는 경우, 반도체 보호 장치(300)는 P형 확산층(103)과, N형 웰(102)과, P형 웰(101), 및 N형 확산층(104)에 의해 형성된 PNPN 사이리스터 소자로서 동작하여, 내부 저항이 크게 감소된다.
이러한 조건 하에서, 만약 아노드 전극(P형 확산층(103))과 캐소드 전극(N형 확산층(104)) 사이의 간격(Dac)이 1㎛ 이하라면, 반도체 보호 회로(300)의 기동 속도는 빠르게 되어, 도 10에 도시된 바와 같이, 1000V의 CDM 모드 펄스가 인가되는 경우에도, 내부 회로에서의 전압 상승은 15V 이하로 제한된다. 제조 기술에서의 진보는 Dac를 더욱 작게 하는 것을 가능하게 한다.
특히, 내부 회로에 사용되는 게이트 산화막의 진성 내전압(intrinsic withstand voltage)이 디자인 룰에서의 감소 때문에 감소되더라도, 인가되는 과전압이 적절한 간격(Dac)의 설정에 의해 내전압 이하로 제한될 때 내부 회로에서의 전압 상승을 제한함으로써, 내부 회로가 파손되는 것을 방지할 수 있다.
만약 음의 과전압이 도 1의 단자(110)에 인가되면, 반도체 보호 회로(300)는 캐소드 전극으로서 동작하는 N형 확산층(105)과 아노드 전극으로서 동작하는 P형 확산층(106)을 갖는 다이오드로서 동작한다. 이 모드에 있어서, 아노드 전극과 캐소드 전극 사이의 간격이 최소가 되는 구조이기 때문에, 동작동안 내부 저항은 1옴을 초과하지 않는다. 따라서, 방전 전류 최대값이 10A이더라도, 보호 소자의 단자 양단의 전압은 10V를 초과하지 않는다.
본 발명에 따른 반도체 보호 장치(300)에 있어서, 사이리스터 구조의 유효 동작의 원인을 조사한 결과, 하기에 설명될 현상 때문에, 상기 언급된 사이리스터 구조가 고속으로 구동됨을 알게 되었다.
특히, 본 발명에 있어서, 양의 과전압이 도 1a의 단자(110)에 인가될 때, 도 8a에 도시된 바와 같이, 펄스가 초기 상승 단계에 있으면, N형 확산층(105)과 P형 확산층(101) 사이의 접합에 형성된 다이오드에 애벌란시 항복 현상이 발생하여, 역전류가 흐르게 된다.
이 전류가 전체 P웰에 대한 전위를 상승시키기 때문에, 접지 전위에 고정된 N형 확산층(104)과 P형 웰(101)에 의해 형성된 다이오드의 아노드쪽에서의 전위는 상승하게 되어, 도 8b에 도시된 바와 같이, 부분적인 순방향 전류 흐름이 생기게 된다.
이 전류가 N형 웰(102), P형 웰(101), 및 N형 확산층(104)에 의해 형성된 NPN 바이폴라 트랜지스터의 베이스 전류이기 때문인데, 이에 의해 이 N 바이폴라 트랜지스터의 도전 상태로 되고, 그 결과 콜렉터 전극인 N형 확산층(105)으로부터 에미터 전극인 N형 확산층(104)으로 전류가 흐르게 된다.
이 콜렉터 전류에 의해 유발되는 전압 강하 때문에, P형 확산층(103)과 N형 웰(102)에 의해 형성된 접합 근처의 N형 웰의 전위는 감소되고, 그 결과 P형 확산층(103)에서 N형 웰(102)로 순방향 전류가 흐르게 된다.
상기 전류가 상기 P형 확산층(103), N형 웰(102), 및 P형 웰(101)에 의해 형성된 PNP 바이폴라 트랜지스터의 베이스 전류이기 때문에, PNP 트랜지스터는 도전 상태로 되고, 그 결과, 도 9c에 도시된 바와 같이, P형 확산층(103)에서 P형 웰(101)로 콜렉터 전류가 흐르게 된다.
상기 언급된 NPN 트랜지스터와 PNP 트랜지스터의 콜렉터 전류는 반대되는 트랜지스터(opposing transistor)의 베이스 전류이고, 따라서 이들은 콜렉터 전류를 강화하도록 동작한다. 본질적으로, 이것은 PNPN 사이리스터 동작을 형성하는데, 그 결과 내부 회로에 대한 전압이 상승하고 과전압 펄스가 정점에 도달하기 이전에, 많은 양의 전류가 낮은 내부 저항을 통해 흐르게 되어 내부 회로를 보호하게 된다.
특히, 본 발명의 반도체 보호 장치(300)에 있어서, 양의 CDM 모드 펄스가 입력 단자에 인가될 대, 제 3의 확산층(105)과 제 1의 도전성 웰(101) 사이 또는 제 3의 확산층(105)과 제 4의 확산층(106) 사이에 형성된 다이오드는 사이리스터 구조에 대한 트리거로서 동작한다.
다음에, 도 2 및 도 3을 참조하여 본 발명에 따른 반도체 보호 장치(300)가 반도체 장치에 내장된 경우에 관해서 설명한다.
특히, 도 2는 도 1에 도시된 본 발명의 보호 소자(300)가 집적 회로의 입력 회로에 내장된 예를 도시하고 있다.
특히, 도 2에 있어서, 외부 접속 단자로서 단자(210)를 구비하는 저항(R1)을 통해 접속된 내부 회로(302), 및 50㎛의 소자 폭이 상기 외부 단자(210)와 접지 배선 사이에 삽입된 본 발명의 반도체 보호 장치(301)가 도시되어 있다.
특히, 도 2에 도시된 바와 같이, 본 발명의 본 실시예에 있어서, 적어도 하나의 접지 단자와 하나의 입력/출력 신호 단자를 구비하며, 반도체 기판 상에 형성된 보호되어야 할 MOS형 집적 회로(302)는 기판 상에 제공된 입력/출력 신호 단자에 접속된 제 1의 저항을 통해 외부 단자에 접속되고, 본 발명에 따른 반도체 보호 장치(301)는 외부 단자(210)의 제 2의 단자에 접속된다.
본질적으로, 도 2에 도시된 예에 있어서, 고속의 과전압이 단자(210)에 인가되면, 보호 소자(302)는 상기 상술된 바와 같이 도전 상태가 되고, 그 결과, 전류가 흐르게 되어 단자 양단의 전압을 클램핑(clamping)하게 된다.
저항(R1)은 보호 소자가 도전되기 이전에 과전압의 초기 200ps에서 내부 회로의 전압 상승을 방지한다.
R1의 값은 50옴 내지 200옴 사이의 범위 내에 있어야 한다. 50㎛의 폭(W)을 갖는 보호 소자를 사용함으로써, 보호 소자 자체의 열적 고장(thermal breakdown)을 유발하게 되는 과전압과 높은 에너지를 갖는 인체 모델(human body model; HBM) 모드의 느린 정전 펄스의 경우에 있어서도, 보호 소자 자체는 파괴되지 않는다.
도 3은 본 발명의 보호 소자가 집적 회로의 입력 회로의 보조 보호 소자로ㅗ서 내장된 예를 도시한다.
특히, 도 3에 있어서, 소자(210)는 외부 접속 단자이며, 주보호 소자로서 접지 배선(304)과 단자(210) 사이에 접속된 접지된 게이트를 갖는 N형 MOS FET(303)와, 직렬 접속의 저항(R1 및 R2)을 통해 상기 소자(210)에 접속된 내부 회로(302)가 도시되어 있다.
본 발명의 보호 소자(301)는 저항(R1 및 R2) 사이의 접합점과 접지 배선 접속점 사이에 내장된다. 이 경우에 있어서, 보호 소자는 10㎛의 폭(W)을 갖는다.
특히, 본 발명의 본 실시예에 따른 반도체 보호 장치(300)는 적어도 하나의 접지 단자와 하나의 입력/출력 신호 단자를가지며 반도체 기판 상에 형성된 보호되어야 할 MOS형 집적 회로와, 반도체 기판 상에 형성된 외부 단자와, 서로 직렬로 연결된 제 1 및 제 2의 저항기와, 제 1의 보호 소자, 및 금속으로 형성된 접지 배선을 구비한다.
제 1의 저항기는 외부 단자와 제 2의 저항기 사이의 접합에 접속되고, 제 2의 저항기는 이 접합점과 적어도 하나의 입력/출력 신호 단자 사이에 접속되며, 제 1의 보호 소자는 외부 단자와 금속 접지 배선의 한 단부 사이에 접속되며, 금속 접지 배선의 다른 단부는 MOS형 집적 회로의 적어도 하나의 접지 단자에 접속된다.
이렇게 구성된 반도체 보호 장치(300)의 제 1의 단자는 외부 단자에 접속되고, 제 2의 단자는 접지 단자에 접속되며, 상기 제 1의 단자는 접촉점(1)에 접속되며 적어도 제 2의 반도체 보호 장치의 제 2의 단자는 MOS형 집적 회로의 접지 단자 중 하나에 접속된다.
즉, 도 3에 도시된 실시예에 있어서, 고속의 과전압이 단자(210)에 인가될 때 보조 보호 소자가 없는 경우, 주 보호 소자의 N형 MOS 트랜지스터는 기생성 바이폴라 장치처럼 동작하여, 방전 전류가 접지 배선(304)을 통해 주 보호 소자로부터 접지점으로 흐르게 된다. 이렇게 되면, 주 보호 소자의 내부 저항이 높기 때문에, 또한 접지 배선의 기생성 저항(Rg) 때문에, 외부 단자(310)와 접지점 사이에 높은 전압이 발생한다.
예를 들면, CDM 모드의 10A 정전 펄스가 인가되는 경우, 만약 주 보호 소자의 내부 저항이 2옴이고 Rg가 1옴이면, 외부 단자(310)와 접지 단자 사이에 30V의 전압이 발생하게 되어, 외부 단자로부터 신호를 입력받는 내부 회로(302)가 손상을 받을 확률이 높아진다.
도 3에 도시된 바와 같이, 만약 본 발명의 보호 소자가 보조 보호 소자(301)로서 도입되면, 상기 언급된 것과 동일한 원리에 기초하여 보조 보호 소자는 고속으로 기동되고, 내부 저항이 크게 감소되어, 내부 회로에 가해지는 전압이 제한된다. 열적 파괴를 유발하게 될 HBM 모드 펄스가 인가되면, 저항(R1) 때문에, 주 보호 소자(303)에는 거의 전류가 흐르지 않게 된다.
주 보호 소자의 폭을 크게 함으로써, 주 보호 소자 자체의 파괴를 방지하는 것이 가능하게 된다. HBM 모드 정전 펄스가 보조 보호 소자에 도달하지 않기 때문에, 보조 보호 소자의 소자 폭이 10㎛로 감소되는 경우에도, 보조 보호 소자 자체는 파괴되지 않으며, 사이즈의 감소는 칩 상에서 보조 보호 소자에 의해 차지되는 표면 영역의 양을 감소하게 된다.
저항(R2)의 값은 보조 보호 소자가 동작하기 이전에 초기 200 ps동안 내부 회로에 인가되는 전압에서의 상승을 방지한다.
다음에, 반도체 보호 장치(300)의 제조 방법이 상세히 설명될 것이다.
본 발명의 반도체 보호 장치의 제조 방법의 제 1의 양상은, 반도체 기판의 적어도 일부 상에 제 1의 마스크재를 배치하고 여기에 제 2의 도전성 이온을 주입하여 제 2의 도전형의 제 2의 웰을 형성하는 단계와, 적어도 상기 제 2의 웰 영역이 형성된 영역에 제 2의 마스크재를 형성하고 상기 제 2의 웰 영역과는 직접적으로 접촉하지만 상기 제 2의 웰 영역 바깥인 영역에 제 1의 도전성 이온을 주입하여 제 1의 도전형의 제 1의 웰과 제 1의 도전형의 제 3의 웰을 형성하는 단계와, 적어도 상기 제 3의 웰 영역과 상기 제 2의 웰 영역을 교락하는 영역의 대향하는 위치에 형성된 제 1의 개구와 상기 제 1의 웰 영역 내에서 상기 제 2의 도전형 영역의 상기 제 2의 웰에 근접하여 대향하는 위치에 형성된 제 2의 개구를 갖는 제 3의 마스크재를 형성하고 제 2의 도전성 이온을 주입하여 상기 제 2의 도전형의 제 3 및 제 2의 확산층을 각각 형성하는 단계와, 적어도 상기 제 1의 웰 영역에 형성된 상기 제 2의 확산층의 인접한 대향 영역에 대응하는 위치에서, 상기 제 2의 웰 영역에 형성된 제 3의 개구와 상기 제 3의 웰 영역 내에서 상기 제 2의 웰 영역의 상기 제 3의 확산 영역의 인접한 대향 영역에 대응하는 위치에 형성된 제 4의 개구를 구비하는 제 4의 마스크재를 형성하고, 제 1의 도전성 이온을 주입하여 상기 제 1의 도전형의 제 1의 확산층 및 제 4의 확산층을 각각 형성하는 단계를 포함한다.
또한, 본 발명의 반도체 보호 장치 제조 방법의 제 2의 양상은, 반도체 기판의 적어도 일부 상에 섬 형상의 제 1의 마스크재를 배치하고 여기에 제 2의 도전성 이온을 주입하여 제 2의 도전형의 섬 형상의 제 2의 웰 영역을 형성하는 단계와, 적어도 상기 제 2의 웰 영역이 형성된 영역에 제 2의 마스크재를 배치하고 상기 제 2의 웰 영역 외부 영역에 제 1의 도전성 이온을 주입하여 제 2의 도전형의 제 1의 웰 영역과 제 3의 웰 영역을 형성하는 단계와, 적어도 상기 제 3의 웰 영역과 상기 제 2의 웰 영역을 교락하는 영역에 대응하는 위치에 형성된 제 1의 개구와 상기 제 1의 웰 영역 내에서 상기 제 2의 웰 영역에 근접하게 대향된 위치에서 제 2의 개구를 갖는 제 3의 마스크재를 형성하고 상기 제 2의 웰 영역에 제 2의 도전성 이온을 주입하여 각각 제 3의 확산층과 제 2의 확산층을 형성하는 단계, 및 적어도 상기 제 2의 웰 영역에서 상기 제 1의 웰 영역의 상기 제 2의 확산층에 근접하게 대향하는 영역에 대응하는 위치에 형성된 제 1의 개구와 적어도 상기 제 3의 웰 영역 내에서 상기 제 3의 확산층에 대향하여 대응하는 위치에 형성된 제 2의 개구를 갖는 제 4의 마스크재를 형성하고 제 1의 도전성 이온을 주입하여 상기 제 1의 웰 영역 내에 제 1의 확산층을 형성하고 상기 제 3의 웰 영역 내에 제 4의 확산층을 형성하는 단계를 포함한다.
다음에, 본 발명에 따른 반도체 보호 장치(300) 제조 방법의 구체적인 예가 도 4a 내지 도 4c를 참조하여 상세히 설명될 것이다.
특히, 도 4a에 도시된 바와 같이, 마스크재(410)가 실리콘 반도체 기판(400)에 형성되고 붕소(boron; B) 이온이 여기에 주입되어, 약 5×1017/㎤의 불순물 농도를 가지며 약 2㎛의 깊이를 갖는 P형 웰(401)(제 1의 웰(101)과 제 3의 웰(101')에 대응)을 형성한다.
다음에, 도 4b에 도시된 바와 같이, 상기 언급된 P형 웰이 형성된 영역에 마스크재(420)가 형성되고 인(phosphorus; P) 이온이 여기에 주입되어, 약 5×1017/㎤의 불순물 농도를 가지며 약 2㎛의 두께를 갖는 N형 웰(402)을 형성하고, 그 후 마스크재가 제거되어, 도 4c에 도시된 바와 같이, 트렌치 형태로 약 400㎚의 깊이를 갖는 실리콘 이산화막 소자 분리막(405)과 약 8㎚의 두께를 갖는 게이트 산화막(406)을 형성하고, 그 다음 게이트 전극(407)이 폴리실리콘 막을 사용하여 형성된다.
그 다음, 도 5a에 도시된 바와 같이, 마스크재(430)가 형성되고, 비소(As) 이온이 여기에 주입되어 N형 확산층(403-1, 403-2, 및 403-3)을 형성하는데, 이들은 소자 분리막과 게이트 전극에 대해서 자기정렬적(self-align)이다.
N형 확산층의 농도는 대략 2×1020/㎤이며 그 두께는 대략 300㎚이다.
그 다음, 마스크재(430)가 제거되고, 도 5b에 도시된 바와 같이, N형 확산층의 일부를 피복하도록 마스크재(440)가 형성되며, 그 후 BF2이온이 여기에 주입되어 P형 확산층(404-1, 404-2, 404-3, 및 404-4)을 형성하는데, 이들은 소자 분리막과 게이트 전극에 대해서 자기정렬적이다.
P형 확산층의 농도는 대략 1×1020/㎤이며, 그 두께는 대략 300㎚이다. 마스크재가 제거되고, 도 5c에 도시된 바와 같이, 배선 콘택트(interconnect contacts; 408-1, 408-2, 408-3, 408-4, 및 408-5)이 N형 및 P형 확산층 각각에 형성된다.
마지막으로, 확산층(404-1)은 본 발명의 보호 소자의 제 1의 확산층에 대응하며, 확산층(403-1)은 제 2의 확산층에 대응하며, 확산층(403-2)은 제 3의 확산층에 대응하며, 확산층(404-2)은 제 4의 확산층에 대응한다.
확산층(403-3 및 403-4)은 내부 회로를 형성하는 N형 MOS 트랜지스터의 드레인 및 소스 확산층에 대응하며, 확산층(404-3 및 404-4)은 내부 회로를 형성하는 P형 MOS 트랜지스터의 드레인 및 소스에 대응한다.
금속 배선(408-1)은 외부 회로에 접속되고, 금속 배선(408-2)은 접지 배선에 접속되며, 금속 배선(408-3)은 예를 들면 접지 배선에 접속되며, 금속 배선(408-4)은 내부 회로 상의 다른 접속점에 접속되며, 금속 배선(408-5)은 예를 들면 전원 단자에 접속된다.
상기 상술된 바와 같이, 본 발명에 따른 보호 소자를 사용하는 반도체 회로는 CDM 모드 펄스와 같은 고속 펄스의 경우에서도 내부 회로의 고장을 방지하여, 높은 정전기 내전압을 가능하게 한다.
이것은 보호 소자가 사이리스터로서 동작할 때 아노드와 캐소드 사이의 간격 그리고 상기 장치가 다이오드로서 동작할 때 아노드와 캐소드 사이의 간격을 최소로하는 것을 가능하게 하고, 이렇게 함으로써 빠른 소자 기동을 실현할 수 있도록 하고, 그 결과 내부 저항을 감소시키기 때문이다.
또한, 집적 회로의 미세화에 따라, 아노드와 캐소드 사이의 간격은 더 감소될 수 있고, 그 결과 장치 소자에서의 미세화에 수반하는 내전압에서의 감소를 방지한다.
또한, 본 발명에 따른 보호 소자를 부가적인 공정 단계를 필요로 하지 않으면서 보통의 CMOS LSI 제조 프로세스로서 하나의 그리고 동일한 칩 상에 형성하는 것이 가능하기 때문에, 장치의 제조 단가를 증가시키지 않으면서 정전기 파괴 보호 기능을 향상시키는 것이 가능하다.
Claims (14)
- 제 1의 도전형의 제 1의 웰과;상기 제 1의 웰에 직접적으로 접속된 제 2의 도전형의 제 2의 웰과;상기 제 1의 웰이 접속된 쪽과 대향하는 쪽에서 상기 제 2의 웰에 직접적으로 접속된 제 1의 도전형의 제 3의 웰과;제 2의 도전형의 상기 제 2의 웰 내에 형성된 제 1의 도전형의 제 1의 확산층과, 상기 제 1의 도전형의 상기 제 1의 웰 내에 형성되고 상기 제 1의 확산층과 인접하게 제공된 제 2의 확산층과;제 2의 도전형의 상기 제 2의 웰과 제 1의 도전형의 상기 제 3의 웰의 경계 부분 위의 위치에 제공되어 이들 둘을 교락(bridge)하도록 마련된 제 2의 도전형의 제 3의 확산층과;상기 제 1의 도전형의 상기 제 3의 웰 내에 마련되며 상기 제 2의 도전형의 상기 제 3의 확산층과 인접하게 형성된 제 1의 도전형의 제 4의 확산층을 포함하고,상기 제 1 내지 제 3의 웰은 각각 기판 내에 형성되고,상기 제 3의 확산층이 제공된 위치는 상기 제 1의 확산층과 상기 제 2의 확산층이 인접하게 정렬되는 제 2의 도전형의 상기 제 2의 웰과 제 1의 도전형의 상기 제 1의 웰의 경계 부분 위의 위치와 상이하며,상기 제 1 및 상기 제 3의 확산층은 제 1의 단자에 접속되고, 상기 제 2 및 상기 제 4의 확산층은 제 2의 단자에 접속되는 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 제 1의 단자는 보호를 필요로 하는 반도체 장치의 입력 단자이고, 상기 제 2의 단자는 접지 단자인 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 제 1의 확산층, 상기 제 2의 도전형의 상기 제 2의 웰, 상기 제 1의 도전형의 상기 제 1의 웰, 및 상기 제 2의 확산층은 사이리스터 구조를 형성하는 것을 특징으로 하는 반도체 보호 장치.
- 제 3항에 있어서, 상기 제 1의 확산층에서 상기 제 2의 확산층으로의 직선 거리(Dac)는 2㎛ 이하인 것을 특징으로 하는 반도체 보호 장치.
- 제 3항에 있어서, 상기 제 1의 확산층에서 상기 제 2의 확산층으로의 직선 거리(Dac)는 1㎛ 이하인 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 제 3의 확산층의 대부분의 위치는 상기 제 2의 도전형의 상기 제 2의 웰 내에 배치되며, 상기 제 2의 도전형의 상기 제 2의 웰 내에 배치된 상기 제 3의 확산층의 표면 상의 위치에 콘택트가 배치되는 것을 특징으로 하는 반도체 보호 장치.
- 제 3항에 있어서, 상기 제 3의 확산층과 상기 제 1의 도전형의 상기 제 3의 웰 사이에 형성된 다이오드는 상기 사이리스터 구조를 구동하는 트리거로서 동작하는 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 보호되어야 할 반도체 장치는 MOS형 반도체 소자에 의해 구성되는 것을 특징으로 하는 반도체 보호 장치.
- 제 8항에 있어서, 보호되어야 할 상기 MOS형 집적 회로 장치는 적어도 하나의 P형 MOS 트랜지스터와 하나의 N형 MOS 트랜지스터로 형성된 인버터를 포함하고, 상기 N형 MOS 트랜지스터의 게이트는 상기 입력/출력 신호 단자이며 상기 N형 MOS 트랜지스터의 소스는 상기 접지 단자인 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 제 2의 웰은 상기 제 1의 웰 내에서 위에서 봤을 때섬 형상으로 형성되는 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 반도체 보호 장치는 적어도 하나의 접지된 단자와 하나의 입력/출력 시호 단자를 가지며 반도체 기판 상에 형성된 보호되어야 할 MOS형 집적 회로, 및 반도체 기판 상에 형성되며 제 1의 저항을 통해 상기 입력/출력 신호 단자에 접속된 하나의 외부 단자와 함께 사용되며, 상기 반도체 보호 장치의 제 1의 단자는 상기 외부 단자에 접속되며 상기 반도체 보호 장치의 제 2의 단자는 상기 접지 단자에 접속되는 것을 특징으로 하는 반도체 보호 장치.
- 제 1항에 있어서, 상기 반도체 보호 장치는 반도체 기판 상에 각각 형성된 제 1의 보호 소자 및 접지 배선과, 적어도 하나의 접지된 단자와 하나의 입력/출력 신호 단자를 구비하는 보호되어야 할 MOS형 집적 회로 장치와, 하나의 외부 단자와, 서로 직렬로 접속된 제 1 및 제 2의 저항기와 함께 제 2의 보호 소자로서 사용되며, 상기 제 1의 저항기는 상기 외부 단자와 상기 MOS형 집적 회로 장치의 적어도 하나의 입력/출력 신호 단자에 접속된 상기 제 2의 저항기 사이에 형성된 접속점에 접속되며, 상기 제 1의 보호 소자는 상기 외부 단자와 상기 접지 배선의 한 단부 사이에 접속되며, 상기 접지 배선의 다른 단부는 상기 MOS형 집적 회로 장치의 적어도 하나의 접지에 접속되며, 상기 제 2의 보호 소자로서 동작하는 상기 반도체 보호 장치의 제 1의 단자는 상기 제 1 및 제 2의 저항기 사이에 형성된 상기 접속점에 접속되며 상기 반도체 보호 장치의 제 2의 단자는 상기 MOS형 집적 회로 장치의 적어도 하나의 접지 단자에 접속되는 것을 특징으로 하는 반도체 보호 장치.
- 반도체 기판의 적어도 일부 상에 제 1의 마스크재를 배치하고 여기에 제 2의 도전성 이온을 주입하여 제 2의 도전형의 제 2의 웰을 형성하는 단계와;적어도 상기 제 2의 웰 영역이 형성된 영역에 제 2의 마스크재를 형성하고 상기 제 2의 웰 영역과는 직접적으로 접촉하지만 상기 제 2의 웰 영역 바깥인 영역에 제 1의 도전성 이온을 주입하여 제 1의 도전형의 제 1의 웰과 제 1의 도전형의 제 3의 웰을 형성하는 단계와;적어도 상기 제 3의 웰 영역과 상기 제 2의 웰 영역을 교락하는 영역에 대향하는 위치에 형성된 제 1의 개구와 상기 제 1의 웰 영역 내에서 상기 제 2의 도전형 영역의 상기 제 2의 웰에 근접하여 대향하는 위치에 형성된 제 2의 개구를 갖는 제 3의 마스크재를 형성하고 제 2의 도전성 이온을 주입하여 상기 제 2의 도전형의 제 3 및 제 2의 확산층을 각각 형성하는 단계와;적어도 상기 제 1의 웰 영역에 형성된 상기 제 2의 확산층의 인접한 대향 영역에 대응하는 위치에서, 상기 제 2의 웰 영역 내에 형성된 제 3의 개구와 상기 제 3의 웰 영역 내에서 상기 제 2의 웰 영역의 상기 제 3의 확산 영역의 인접한 대향 영역에 대응하는 위치에 형성된 제 4의 개구를 구비하는 제 4의 마스크재를 형성하고, 제 1의 도전성 이온을 주입하여 상기 제 1의 도전형의 제 1의 확산층 및 제 4의 확산층을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 보호 장치 제조 방법.
- 반도체 기판의 적어도 일부 상에 섬 형상의 제 1의 마스크재를 배치하고 여기에 제 2의 도전성 이온을 주입하여 제 2의 도전형의 섬 형상의 제 2의 웰 영역을 형성하는 단계와;적어도 상기 제 2의 웰 영역이 형성된 영역에 제 2의 마스크재를 배치하고 상기 제 2의 웰 영역 외부 영역에 제 1의 도전성 이온을 주입하여 제 2의 도전형의 제 1의 웰 영역과 제 3의 웰 영역을 형성하는 단계와;적어도 상기 제 3의 웰 영역과 상기 제 2의 웰 영역을 교락하는 영역에 대응하는 위치에 형성된 제 1의 개구와 상기 제 1의 웰 영역 내에서 상기 제 2의 웰 영역에 근접하게 대향된 위치에서 제 2의 개구를 갖는 제 3의 마스크재를 형성하고 상기 제 2의 웰 영역에 제 2의 도전성 이온을 주입하여 각각 제 3의 확산층과 제 2의 확산층을 형성하는 단계; 및적어도 상기 제 2의 웰 영역 내에서 상기 제 1의 웰 영역의 상기 제 2의 확산층에 근접하게 대향하는 영역에 대응하는 위치에 형성된 제 1의 개구와 적어도 상기 제 3의 웰 영역 내에서 상기 제 3의 확산층에 대향하여 대응하는 위치에 형성된 제 2의 개구를 갖는 제 4의 마스크재를 형성하고 제 1의 도전성 이온을 주입하여 상기 제 1의 웰 영역 내에 제 1의 확산층을 형성하고 상기 제 3의 웰 영역 내에 제 4의 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 보호 장치 제조 방법.
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