KR20000029235A - 정전류를 방전하기 위하여 바이폴러 트랜지스터에 의해구현된 보호회로를 구비한 반도체장치 및 그 제조공정 - Google Patents

정전류를 방전하기 위하여 바이폴러 트랜지스터에 의해구현된 보호회로를 구비한 반도체장치 및 그 제조공정 Download PDF

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Abstract

보호회로는 출력신호단자(1)에 회피할 수 없게 인가된 정전하로부터 회로소자(17a/17b/18a/18b/8/9)를 보호하며, 에미터 영역으로 소용되는 N형 깊은 웰(11)과, 베이스영역으로 소용되며 N형 깊은 웰상에 형성된 P형 웰(12) 및 쉘로우 트렌치분리에 관계없이 베이스저항을 줄이도록 콜렉터영역으로 소용되며 P형 웰에 형성된 N형 불순물영역(17a)을 구비하는 수직형 바이폴러 트랜지스터(2)를 포함한다.

Description

정전류를 방전하기 위하여 바이폴러 트랜지스터에 의해 구현된 보호회로를 구비한 반도체장치 및 그 제조공정{SEMICONDUCTOR DEVICE HAVING PROTECTION CIRCUIT IMPLEMENTED BY BIPOLAR TRANSISTOR FOR DISCHARGING STATIC CHARGE CURRENT AND PROCESS OF FABRICATION}
본 발명은 반도체 집적회로장치 및 상기 반도체 집적회로장치를 제조하는 공정에 관한 것으로서, 특히 바이폴러 트랜지스터에 의해 구현된 보호소자를 포함하는 반도체 집적회로장치 및 그 제조방법에 관한 것이다.
반도체 집적회로장치의 집적도가 증가함에 따라, 회로소자는 소형화 되어 왔다. 반도체 집적회로의 회로소자는 통상 도1A에 도시된 바와 같이 분리된다. 표준적으로는 P형 실리콘기판(52)에 형성된 N형 불순물영역들 사이의 경계영역을 따라 성장된 절연층(50)에 의해 분리가 달성된다. 그러나, 상기와 같은 표준적인 분리방법으로는 소형의 회로소자를 충분히 분리시키지 못하므로, 소형의 회로소자에 대해서는 쉘로우 트렌치 분리방법이 사용되어 진다. 쉘로우 트렌치 분리 방식은 도1B에 도시되어 있다. P형 실리콘기판(52)은 쉘로우 트렌치(51)가 N형 불순물영역들 사이의 경계영역에서 형성되도록 부분적으로 제거된다. 도1B에서 도시되지 않았지만, 셀로우 트렌치는 절연물질로 채워지고, 절연물질은 N형 불순물영역을 서로 분리시킨다.
정전하는 소형의 회로소자를 파괴하기가 쉬우므로, 정전하에 대항하는 보호소자가 반도체 회로장치에 조입된다. 가로형 N-P-N형 바이폴러 트랜지스터는 보호회로의 회로소자로서 서로 평행하게 간격을 두고 배열된 N형 에미터영역 및 N형 콜렉터영역을 포함한다. P형 실리콘기판의 표면부는 N형 에미터영역과 N형 콜렉터영역 사이의 P형 베이스영역으로소용된다. 따라서, 가로형 N-P-N형 바이폴러 트랜지스터는 도1B에 도시된 바와 같은 구조와 유사하다. N형 에미터영역이 쉘로우 트렌치 분리기술에 의해 N형 콜렉터영역으로부터 분리되는 경우, 쉘로우 트렌치영역의 절연물질은 실효 베이스 폭을 증가시키고, 넓은 베이스 폭으로 인해 클램프 전압은 높아지게 된다. 결과적으로 정전하가 인가되면, 가로형 N-P-N형의 바이폴러 트랜지스터는 신속히 온으로 전환되지 않으므로, 정전하는 보호회로에 의해 보호되는 집적회로의 회로소자에 도달하는 경향이 있다.
그 해결책으로서는 EOS/ESD 심포지엄의 회보 277 ~ 288의 페이지에 제안되어 있다. 도2는 상기 회보에 개시되어 있는 종래기술에 의한 수직형 다이오드를 도시하고 있다. 참조번호 70은 P형 실리콘기판을 나타내고 있다. 두개의 N형 웰(71 및 72)은 P형 실리콘기판(70)에 형성되며, 서로 간격을 두고 배치되어 있다. 쉘로우 트렌치 분리체(73)는 종래기술에 의한 수직형 다이오우드에서 채택된다. 하나의 N형 불순물영역(74) 및 두개의 N형 불순물영역(74)은 N형 웰(71)의 표면부 및 다른 N형 웰(72)의 표면부에 각각 형성되고, P형 불순물영역(75)은 N형 웰(72)의 N형 불순물영역(74)들 사이의 N형 웰(72)의 표면부에 형성된다. P형 불순물영역(75)은 또한 N형 웰(71)과 다른 N형 웰(72) 사이의 P형 실리콘기판(70)의 표면부에 형성된다. 쉘로우 트렌치 분리체(73)는 P형 실리콘기판(70), N형 불순물영역(74), P형 불순물영역(75), N형 불순물영역(74), P형 불순물영역(75)과, P형 실리콘기판(70) 사이에 제공된다.
전원선 PW는 N형 웰(72)의 N형 불순물영역(74)에 접속되어 있고, 전압은 N형 웰(72)에 인가된다. 접지선 GND는 N형 웰(71)과 N형 웰(72)의 사이의 P형 불순물영역(75)에 접속되고, P형 실리콘기판(70)은 그라운드 레벨로 바이어스 된다. 입력단자(60)는 N형 웰(72)내의 P형 불순물영역(75) 및 N형 웰(71)내의 N형 불순물영역(74)에 접속된다. P형 불순물영역(75)과 N형 웰(72)은 다이오우드(61)를 형성하고, P형 실리콘기판(70) 및 N형 웰(71)은 또 다른 다이오우드(62)를 형성한다. 따라서, 두개의 수직형 다이오우드(61 및 62)는 도3에 도시된 바와 같이 입력단자(60)와 전원선 PW 사이에 그리고 입력단자(60)와 접지선 GND 사이에 접속되어, 전원선 PW 및 접지선 GND에 방전패스를 제공한다.
정전하가 입력단자(60)에 인가되는 경우, 종래기술에 의한 수직형 다이오드(61/62)는 정전류를 전원선 PW 또는 접지선 GND에 방전하여, 정전하에 대항하는 M-I-S형 전계효과트랜지스터 같은 회로소자를 보호한다. 그러나, 종래기술에 의한 수직형 다이오드(61/62)는 정전하에 대항하여 소형의 M-I-S형 전계효과트랜지스터를 거의 보호 할 수가 없다. 실제로, 정전하는 소형의 M-I-S형 전계효과트랜지스터의 게이트절연막을 손상시키기가 쉽다.
본 발명의 중요한 목적은 0.5μm 이하로 제조된 회로소자를 정전하로부터 효과적으로 보호하는 보호회로를 제공하는 데 있다.
본 발명의 또다른 중요한 목적은 상기 보호회로를 제조하는 공정을 제공하는데 있다.
본 발명자는 종래기술에서에 의한 수직형 다이오드(61/62)에 내재된 문제점을 고찰하여, 회로소자의 미세화로 인해 게이트 전압이 수직형 다이오드(61/62)의 클램프전압보다 높아진다는 것을 인식하게 되었다. 즉, 도4는 종래기술에 의한 수직형 다이오드(61/62)의 전압-전류 특성을 도시하고 있다. 정전하가 입력단자(60)에 인가되면, 수직형 다이오우드(62)는 항복전압 V1에서 정전류를 흘리기 시작하고, 전류량은 정전압에 따라 증가되었다. 종래기술에 의한 반도체 집적회로가 0.5μm 이하로 제조되는 경우, 항복전압 V1은 8볼트 내지 10볼트이고, 보호되는 입력회로의 M-I-S형 전계효과트랜지스터의 항복전압에 개략 동일하다. 만일 정전류가 Id이라면, 게이트전압은 V2로 증가하여, 게이트전압 V2는 항복전압 V1보다 높다. 따라서, 항복전압 V1보다 높은 전압 V2는 M-I-S형 전계효과트랜지스터의 게이트전극에 인가되고, 고전압 V2는 전계효과트랜지스터의 게이트 절연막에 손상을 입히기 쉽다.
상기 목적을 달성하기 위하여, 본 발명은 베이스저항을 줄이기 위해 제안되었다. 본 발명의 일 특징에 따르면, 일 도전형의 반도체기판상에 제조된 반도체 집적회로장치가 제공되어 있고, 상기 반도체 집적회로장치는 제1 깊이를 구비하고 활성영역을 정의하는 반도체기판의 표면부에 형성된 쉘로우 트렌치영역과, 반도체기판상에 형성되고 정전하가 피할 수 없게 인가되는 단자와, 활성영역의 하나에 형성되고 단자와 제1의 정전압원의 사이에 접속된 회로소자와, 정전하로부터 회로소자를 보호하고 활성영역의 적어도 하나에 형성된 보호회로를 포함하는 것으로서, 상기 보호회로는 상기 활성영역의 최소 하나의 하부에 형성되어 바이폴러 트랜지스터의 베이스영역으로 소용되는 상기 일 도전형의 제1불순물영역과, 상기 제1불순물영역의 표면부에 형성되고 상기 단자에 접속되어 있으며 상기 바이폴러 트랜지스터의 콜렉터영역과 에미터영역으로 소용되는 상기 일 도전형과는 반대 도전형의 제2불순물영역과, 제1의 정전압원에 접속되고 상기 쉘로우 트렌치 분리영역에 기인한 저항이 거의 없이 정전하가 상기 제1불순물영역을 통하여 흐르도록 상기 반도체기판의 다른 표면부에 형성되며 상기 바이폴러 트랜지스터의 상기 콜렉터영역과 상기 에미터영역의 다른 것으로 소용되는 제1의 정전압원에 접속된 상기 다른 도전형의 제3불순물영역을 포함하고 있다.
본 발명에 의한 또 다른 특징에 따르면, 반도체 집적회로장치를 제조하는 공정이 제공되어 있는데, 상기 공정은 일 도전형의 반도체기판을 준비하는 단계(a)와, 상기 일 도전형과 반대되는 다른 도전형의 제1불순물영역을 형성하기위해 상기 반도체기판의 표면부에 제1불순물을 주입하는 단계(b)와, 상기 제1불순물영역보다 좁고 상기 일 도전형으로 된 제2불순물영역을 형성하기 위하여 상기 제1불순물영역의 표면부에 제2불순물을 주입하는 단계(c)와, 상기 제2불순물영역의 표면부에 상기 제2불순물영역보다 얕은 그루브를 형성하는 단계(d)와, 쉘로우 트렌치 분리영역을 형성하기 위해 절연물질로 상기 그루브를 채우는 단계(e)와, 상기 제2불순영역보다 좁운 상기 일도전형의 제3불순물영역을 형성하기 위해 상기 제2불순물영역의 또 다른 표면부에 제3불순물을 주입하는 단계(f)를 포함하는 것으로서, 상기 제1불순물영역, 상기 제2불순물영역 및 상기 제3불순물영역은 상기 제3불순물영역에 접속된 단자에 인가된 정전류를 방전하기 위하여 수직형 바이폴러 트랜지스터의 에미터영역, 베이스영역 및 콜렉터영역으로 소용된다.
도1A는 반도체 집적회로에 조입된 보통의 소자분리체를 도시하는 횡단면도.
도1B는 종래의 쉘로우트렌치 분리체를 도시하는 횡단면도.
도2는 문헌에 개시된 종래의 수직형 다이오우드의 구조를 도시하는 횡단면도.
도3은 종래의 수직형 다이오우드의 등가회로를 도시하는 횡단면도.
도4는 종래의 수직형 다이오우드의 전압-전류 특성을 도시하는 그래프.
도5는 본 발명에 따른 보호회로의 구조를 도시하는 횡단면도.
도6은 보호회로의 등가회로를 도시하는 회로다이어그램.
도7은 출력단자에서의 전위강하 및 보호회로에서 생성된 전류패스를 도시하는 도면.
도8은 종래의 가로형 바이폴러 트랜지스터 및 보호되는 회로소자에서 생성된 전류패스를 도시하는 도면.
도9는 컴퓨터 모의실험을 통해 얻은 N-P-N형의 수직형 바이폴러 트랜지스터에서의 전류밀도의 분포를 도시하는 도면.
도10은 컴퓨터 모의실험을 통해 얻은 N-P-N형의 가로형 바이폴러 트랜지스터에서의 전류밀도의 분포를 도시하는 도면.
도11은 본 발명에 따른 다른 보호회로의 구조를 도시하는 횡단면도.
도12는 본 발명에 따른 또 다른 보호회로의 구조를 도시하는 횡단면도.
도13은 본 발명에 따른 또 다른 보호회로의 구조를 도시하는 횡단면도.
도14는 본 발명에 따른 또 다른 보호회로의 구조를 도시하는 횡단면도.
도15는 입/출력회로에 대한 보호회로를 도시하는 회로다이어그램.
도16은 다른 입/출력회로에 대한 보호회로를 도시하는 회로다이어그램.
도17의 A 내지 F는 본 발명에 따른 보호회로를 제조하는 공정을 도시하는 횡단면도.
＜도면의 주요부에 대한 간단한 설명＞
1 : 출력단자 2 : N-P-N형의 수직형 바이폴러 트랜지스터
3 : N채널 인핸스먼트형 전계효과트랜지스터
8, 26 : 게이트전극 9, 27 : 측벽스페이서
10 : P형 반도체기판 11,22 : N형 깊은 웰
12: P형 웰 13,16,21 : 쉘로우 트렌치 분리영역
14, 23 : N형 웰
15, 17a, 17b, 24a, 24b : 강하게 도핑된 불순물영역(N+확산층)
18a, 18b, 25a, 25b : 약하게 도핑된 불순물영역(N-확산층)
19, 28 : 절연층
제1실시예
도5는 본 발명을 구현하는 보호회로 및 회로소자에 배열된 반도체 집적회로장치의 일부의 구조를 도시하고 있다. 참조번호 1은 출력단자를 나타낸다. 도6에 도시된 바와 같이 보호회로는 보호되는 회로소자에 병렬로 출력단자(1)와 접지선 GND의 사이에서 접속되어 있다. 보호회로는 N-P-N형의 수직형 바이폴러 트랜지스터(2)에 의해 구현되고, 보호되는 회로소자는 N채널 인핸스먼트형 전계효과트랜지스터(3)와 P채널 인핸스먼트형 전계효과트랜지스터(도시되지 않음)가 직렬 조합된 것과 같은 상보형 전계효과트랜지스터의 일부로서 소용되는 N채널 인핸스먼트형 전계효과트랜지스터(3)이다. 내부회로(도시되지 않음)는 출력신호를 N채널 인핸스먼트형 전계효과트랜지스터(3)의 게이트전극 및 P채널 인핸스먼트형 전계효과트랜지스터의 게이트전극에 공급하고, N채널 인핸스먼트형 전계효과트랜지스터 및 P채널 인핸스먼트형 전계효과트랜지스터는 접지선 GND와 전원선(도시되지 않음)에 출력단자(1)를 선택적으로 접속하기 위하여 상보적으로 온 및 오프로 전환된다.
P형 반도체기판(10)은 반도체 집적회로장치로 사용된다. N형 깊은 웰(11)은 P형 반도체기판(10)에 형성되고, P형 웰(12)은 N형 깊은 웰(11)의 상부면의 중심영역상에 형성된다. N형 웰(14)은 N형 깊은 웰(11)의 상부면의 주변영역상에 형성되고, P형 웰(12)과 PN접합을 형성한다. 강하게 도핑된 N형 불순물영역(15)은 N형 웰(14)의 상부에 형성된다.
쉘로우 트랜지스터 분리기술은 반도체 구조에서 채용된다. 쉘로우 트렌치 분리영역(13/16)은 강하게 도핑된 N형 불순물영역(15)의 내부에 형성되어 P형 웰(12)로 관통해 들어간다. 쉘로우 트렌치 분리영역(13/16)은 강하게 도핑된 N형 불순물영역(15)보다 깊이가 깊어 N형 웰(14)의 내측면에 도달한다.
강하게 도핑된 N형 소스/드레인영역(17a/17b)은 P형 웰(12)에 형성되어 상호 간격을 두고 배치된다. 약하게 도핑된 N형 소스/드레인영역(18a/18b)은 강하게 도핑된 N형 소스/드레인영역(17a/17b)의 내부에 각각 형성되어, 강하게 도핑된 N형 소스/드레인영역(17a/17b)에 접하고 있다. P형 웰(12)의 표면부는 채널영역으로 소용되며, 채널영역은 강하게 도핑된 N형 드레인영역(17a)을 강하게 도핑된 N형 소스영역(17b)과 간격을 두고 배치시킨다. 채널영역 및 약하게 도핑된 N형 소스/드레인영역(18a/18b)은 게이트 절연층(19)으로 피복되고, 게이트전극(8)은 게이트 절연층(19)상에 형성된다. 약하게 도핑된 N형 소스/드레인영역(18a/18b)의 내부단자는 게이트전극(8)의 양측면과 각각 셀프얼라인 된다. 측벽스페이서(9)는 게이트전극(8)의 양측면상에 형성되고, 강하게 도핑된 N형 소스/드레인영역(17a/17b)의 내부 단자는 측벽스페이서(9)의 외부단자와 각각 셀프얼라인 된다. 출력단자(1)는 강하게 도핑된 N형 드레인영역(17a)에 접속되고, 강하게 도핑된 N형 소스영역(17b) 및 강하게 도핑된 N형 불순물영역(15)은 접지선 GND에 접속된다.
강하게 도핑된 N형 소스/드레인영역(17a/17b), 약하게 도핑된 N형 소스/드레인영역(18a/18b), 채널영역, 게이트 절연층(19), 게이트전극(8) 및 측벽스페이서(9)는 전체로서 N채널 인핸스먼트형 전계효과트랜지스터(3)를 구성한다.
반면에, 강하게 도핑된 N형 드레인영역(17a) 및 P형 웰(12)은 N-P-N형의 수직형 바이폴러 트랜지스터(2)의 콜렉터영역 및 베이스영역으로 소용된다. N형 깊은 웰(11), N형 웰(14) 및 강하게 도핑된 불순물영역은 에미터영역으로 소용된다. 따라서, 강하게 도핑된 N형 드레인영역(17a), P형 웰(12), N형 깊은 웰(11), N형 웰(14) 및 강하게 도핑된 N형 불순물영역(15)은 조합되어 N-P-N형의 수직형 바이폴러 트랜지스터(2)를 형성한다.
N형 깊은 웰(11)은 에미터영역의 일부를 형성하고, 콜렉터영역으로서 소용되는 강하게 도핑된 N형 드레인영역(17a)의 직하에 제공된다. 상기와 같은 이유로, 콜렉터전류는 P형 웰(12) 또는 베이스영역을 통해 용이하게 흐르고, 베이스저항은 종래기술에 의한 가로형 바이폴러 트랜지스터의 베이스저항보다 훨씬 낮다. 상기의 의미는 N-P-N형의 수직형 바이폴러 트랜지스터(2)는 종래기술에 의한 N-P-N형의 가로형 바이폴러 트랜지스터보다 훨씬 많은 전류를 흘릴 수 있다는 것을 뜻한다.
강하게 도핑된 N형 드레인영역(17a)은 에미터영역으로서 소용되고, 그에 따라 N채널 인핸스먼트형 전계효과트랜지스터(3)와 N-P-N형의 수직형 바이폴러 트랜지스터(2)의 사이에서 분리된다. 상기는 N-P-N형의 수직형 바이폴러 트랜지스터(2)에 배열된 배치영역의 감소로 이어진다.
과전압이 출력단자(1)에 인가되는 경우, 보호회로는 다음과 같이 동작한다. 과전압은 펀치-스루 현상이 강하게 도핑된 N형 드레인영역(17a)과 강하게 도핑된 N형 소스영역(17b)사이에 발생하게 하여, 펀치-스루 전류는 화살표 AR1(도7을 참조)로 지시된 바와 같이 흐른다. 또한 과전압은 N-P-N형의 수직형 바이폴러 트랜지스터(2)를 온으로 전환시킨다. 전술한 바와 같이, N-P-N형의 수직형 바이폴러 트랜지스터(2)는 P형 웰(12)을 통하여 N형 깊은 웰(11)에 많은 양의 전류를 흘리고, 또한 화살표 AR2로 나타낸 바와 같이 N형 깊은 웰(11)로부터 N형 웰(14) 및 강하게 도핑된 N형 불순물영역(15)을 통하여 접지선 GND까지 많은 양의 전류를 흘린다. 따라서, N-P-N형의 수직형 바이폴러 트랜지스터(2)는 출력단자(1)에서 전위레벨을 급격히 줄이고, 그에 따라 많은 양의 방전전류(플롯PL1을 참조)에 의해 강하게 도핑된 N형 드레인영역(17a)에서, N채널 인핸스먼트형 전계효과트랜지스터(3)가 파괴되는 것을 방지한다.
종래기술에 의한 바이폴러 트랜지스터(15/12/17a)가 도8에 도시된 바와 같이 N채널 인핸스먼트형 전계효과트랜지스터(3)과 결합되면, 방전전류(AR3)의 양은 높은 베이스저항에 기인하여 펀치-스루전류(AR포)의 양보다 훨씬 적어지고, N채널 인핸스먼트형 전계효과트랜지스터는 쉽게 손상을 입는다.
본 발명자는 컴퓨터 시물레이션을 통해 보호회로를 평가하였다. 보호회로는 도5에 도시된 N-P-N형의 수직형 바이폴러 트랜지스터(2)에 의해 구현되었고, N채널 인핸스먼트형 전계효과트랜지스터(3)는 N-P-N형의 수직형 바이폴러 트랜지스터(2)에 병렬로 접속되어 있다. 본 발명자는 인체모델에 정전하 펄스를 인가하는 조건하에서 N-P-N형의 수직형 바이폴러 트랜지스터(2)의 동작을 모의실험 하였다. 정전하 펄스는 2000볼트로 가정하였다. N-P-N형의 수직형 바이폴러 트랜지스터(2)가 온으로 전환된후, 전류밀도는 도9에 의해 도시된 바와 같이, 최대 방전전류에서 분포되어 진다. 컴퓨터 모의실험으로 부터, N-P-N형의 수직형 바이폴러 트랜지스터(2)는 N채널 인핸스먼트형 전계효과트랜지스터(3)와 같은 많은 방전전류를 흘린다.
본 발명자는 동일한 조건하에서 N-P-N형의 가로형 바이폴라 트랜지스터의 동작을 모의실험 하였다. N형 웰(14) 및 N형 깊은 웰(11)은 종래기술에 의한 N-P-N형의 가로형 바이폴러 트랜지스터와 유사하게 도5에 도시된 구조로부터 생략되었다. 전류밀도는 도10에서 도시된 바와 같이 분포된다. N-P-N형의 가로형 바이폴라 트랜지스터는 N채널 인핸스먼트형 전계효과트랜지스터(3)의 방전전류보다 적은 방전전류를 흘린다. 도10과 도9를 비교해보면, 콜렉터영역의 하부의 에미터영역은 보호되는 회로소자의 파괴에 대한 저항에 효과적이라는 것이 발견되었다.
제1실시예에 있어서, P형 웰(12) 및 강하게 도핑된 N형 드레인영역(17a)은 제1불순물영역 및 제2불순물영역으로 각각 소용된다. 강하게 도핑된 N형 불순물영역(15), N형 웰(14) 및 N형 깊은 웰(11)은 전체로서 제3불순물영역을 구성한다.
제2실시예
도11은 본 발명을 채택한 다른 반도체 집적회로장치에 조입된 보호회로를 도시하고 있다. 반도체 집적회로장치는 P형 반도체기판(20)상에 제조되고, 쉘로우 트렌치 분리영역(21)은 전기적인 분리를 제공한다. N형 깊은 웰(22)은 P형 반도체기판(20)에 형성되고, N형 웰(23)은 N형 깊은 웰(22)의 상부면에 접하고 있다. 강하게 도핑된 N형 불순물영역(24a/24b)은 P형 반도체기판(20)의 표면부에 형성되어, 각각 떨어져 있다. 강하게 도핑된 N형 불순물영역(24b)은 N형 웰(23)과 접하여 유지되어 있고, 전기적으로 N형 깊은 웰(22)에 접속되어 있다. 약하게 도핑된 N형 불순물영역(25a 및 25b)은 강하게 도핑된 N형 불순물영역(24a/24b)의 내부 단자로부터 각각 돌출되어, LDD(Lightly-Doped Drain)구조를 형성한다. 약하게 도핑된 N형 불순물영역(25a 및 25b) 사이의 P형 반도체기판(20)의 표면부는 채널영역으로 소용되며, 게이트 구조는 채널영역상에 형성된다. 게이트 구조는 게이트전극(25), 게이트전극(25)의 양측상의 측벽 스페이서(27) 및, 게이트전극(26)의 하부의 게이트 절연층(28)을 포함한다. 약하게 도핑된 N형 불순물영역(25a/25b)은 게이트전극(26)과 셀프얼라인되고, 강하게 도핑된 N형 불순물영역(24a/24b)은 측벽 스페이서(27)와 셀프얼라인된다.
출력단자(1)은 강하게 도핑된 N형 불순물영역(24a)에 접속되어 있고, 상기 강하게 도핑된 N형 불순물영역(24a)은 드레인영역으로 소용된다. 반면에, 다른 강하게 도핑된 N형 불순물영역(24b)은 접지선 GND에 접속되어, 소스영역으로 소용된다. 강하게 도핑된 N형 불순물영역(24a/24b), 약하게 도핑된 N형 불순물영역(25a/25b), 게이트 절연층(28), 게이트전극(26) 및 측벽 스페이서(27)는 전체로서 N채널 인핸스먼트형 전계효과트랜지스터를 구성하고, 상기는 상보형 출력 트랜지스터의 일부를 또한 형성한다. 출력신호는 내부회로(도시되지 않음)로부터 게이트전극(26)에 제공된다.
강하게 도핑된 N형 불순물영역(24a 및 24b)은 N채널 인핸스먼트형 전계효과트랜지스터와 N-P-N형의 수직형 바이폴러 트랜지스터(29)의 사이에서 분리된다. 강하게 도핑된 N형 불순물영역(24a) 및 P형 반도체기판(20)은 각각 콜렉터영역과 베이스영역으로 소용되고, N형 깊은 웰(22), N형 웰(23) 및 강하게 도핑된 N형 불순물영역(24b)은 조합되어 에미터영역을 형성한다.
보호회로는 N-P-N형의 수직형 바이폴러 트랜지스터(29)에 의해 구현되고, N-P-N형의 수직형 바이폴러 트랜지스터(29)는 N-P-N형의 수직형 바이폴러 트랜지스터(2)와 유사하게 동작한다. 강하게 도핑된 N형 불순물영역(24a/24b)의 양자 모두는 N채널 인핸스먼트형 전계효과트랜지스터와 N-P-N형의 수직형 바이폴러 트랜지스터(29)의 사이에서 분리되므로, N-P-N형의 수직형 바이폴러 트랜지스터는 N-P-N형의 수직형 바이폴러 트랜지스터(2)의 영역보다 협소한 영역을 점유한다.
제2실시예에 있어서, P형 반도체기판(20) 및 강하게 도핑된 N형 불순물영역(24a)은 각각 제1불순물영역 및 제2불순물영역으로 소용된다. 강하게 도핑된 N형 불순물영역(24b), N형 웰(23) 및 N형 깊은 웰(22)은 전체로서 제3불순물영역을 구성한다.
제3실시예
도12는 본 발명을 구현하는 또 다른 반도체 집적회로장치에 조입된 보호회로를 도시하고 있다. 제3실시예를 실현하는 보호회로는 N형 깊은 웰(11)을 제외하고는 제1실시예와 유사하다. 다른 층과 영역은 상세한 설명이 없이 제1실시예의 대응하는 층과 영역을 지시하는 동일한 참조번호가 붙어있다.
도12와 도5를 비교하면, N형 깊은 웰(11)은 제3실시예의 구조로부터 생략되어 있다는 것을 알수 있을 것이다. 강하게 도핑된 N형 불순물영역(15) 및 N형 웰(14)은 전체로서 보호회로로서 소용되는 N-P-N형 바이폴러 트랜지스터의 에미터영역을 구성한다. N형 웰(14)은 쉘로우 트렌치 분리영역(13)보다 깊이가 깊고, 베이스저항은 종래기술에 의한 가로형 바이폴러 트랜지스터의 베이스저항보다 적다. N-P-N형 바이폴러 트랜지스터가 N-P-N형의 수직형 바이폴러 트랜지스터(2)보다 베이스저항이 큰 베이스영역을 갖더라도, 제조공정은 N-P-N형의 수직형 바이폴러 트랜지스터(2)의 제조공정에 비해 단순하다.
제3실시예에 있어서, P형 반도체기판(10) 및 강하게 도핑된 N형 드레인영역(17a)은 제1불순물영역 및 제2불순물영역으로 각각 소용된다. 강하게 도핑된 N형 불순물영역(15) 및 N형 웰(14)은 전체로서 제3불순물영역을 구성한다.
제4실시예
도13은 본 발명을 구현하는 또 다른 반도체 집적회로장치를 도시하고 있다. 제4실시예를 구현하는 보회회로는 N형 깊은 웰(22)을 제외하고는 제3실시예와 유사하다. 다른층과 영역에는 상세한 설명이 없이 제2실시예의 대응하는 층과 영역을 나타내는 동일한 참조번호가 붙어있다.
도13과 도11을 비교하면, N형 깊은 웰(22)은 제4실시예에서 생략되어 있다는 것을 알수 있다. 강하게 도핑된 N형 불순물영역(24b) 및 N형 웰(23)은 전체로서 보호회로로 소용되는 N-P-N형의 바이폴러트랜지스터의 콜렉터영역을 구성한다. 강하게 도핑된 N형 불순물영역(24a) 및 P형 반도체기판(20)은 에미터영역과 베이스영역으로 각각 소용된다. 쉘로우 트렌치 분리영역(21)은 강하게 도핑된 N형 불순물영역(24a/24b)의 외부에 있고, 어떠한 쉘로우 트렌치 분리영역도 베이스영역 내부에는 형성되지 않는다. 상기와 같은 이유로, 베이스저항은 종래기술에 의한 가로형 바이폴러트랜지스터의 베이스저항보다 작다. 비록 N-P-N형 바이폴러 트랜지스터는 N-P-N형의 수직형 바이폴러 트랜지스터(29)보다 베이스저항이 큰 베이스영역을 갖더라도, N형 깊은 웰이 필요하므로, 제조공정은 N-P-N형의 수직형 바이폴러 트랜지스터(29)의 제조공정보다 단순하다.
제4실시예에 있어서, P형 반도체기판(20) 및 강하게 도핑된 N형 불순물영역(24a)는 제1불순물영역 및 제2불순물영역으로 각각 소용된다. 강하게 도핑된 N형 불순물영역(24b) 및 N형 웰(23)은 전체로서 제3불순물영역을 구성한다.
제5실시예
도14는 본 발명을 구현하는 또 다른 반도체 집적회로장치를 도시하고 있다. 제5실시예를 구현하는 보호회로는 N형 웰(23)을 제외하고는 제2실시예와 유사하다. 다른 층과 영역은 상세한 설명이 없이 제이실시예의 대응하는 층과 영역을 나타내는 동일한 참조번호가 붙어있다.
N형 웰(23)은 N형 깊은 웰(22) 및 강하게 도핑된 N형 불순물영역(24b)의 사이에 형성되어 있다. N형 깊은 웰(22)은 연장되어, 접지선 GND에 접속된다. 상기와 같은 이유로 인해, N형 깊은 웰(22) 만이 보호소자로서 소용되는 N-P-N형의 수직형 바이폴러트랜지스터의 에미터영역으로 소용된다. 비록 연장된 N형 깊은 웰(22)이 콜렉터저항을 증가시키지만, N형 웰(23)이 소요되지 않으므로, 제조공정은 제2실시예의 제조공정에 비해 간단하다.
제5실시예에 있어서, P형 반도체기판(20) 및 강하게 도핑된 N형 불순물영역(24a)은 제1불순물영역 및 제2불순물영역으로 각각 소용된다. N형 깊은 웰(22)은 제3불순물영역으로 소용된다.
제6실시예
상기에서 기술된 실시예에 있어서, 보회회로는 출력단자(1)에 접속되어 있다. 그러나,본 발명에 의한 보호회로는 입/출력회로에 대해서도 적용가능하다.
도15는 입/출력회로에 대한 보호회로를 도시하고 있다. 입/출력단자(31)는 입력인버터(34)에 접속되어 있고, N-P-N형 바이폴러 트랜지스터(32) 및 N채널 인핸스먼트형 출력트랜지스터(33)는 입/출력단자(31)와 접지선 GND의 사이에 병렬로 접속되어 있다. N채널 인핸스먼트형 출력트랜지스터(33)는 오픈-드레인 트랜지스터이다. 제1실시예 내지 제6실시예를 구현하는 N-P-N형 바이폴로 트랜지스터의 어느 하나가 N-P-N형 바이폴러 트랜지스터(32)로서 사용되어 진다.
도16은 다른 입/출력회로에 대한 보회회로를 도시하고 있다. 입/출력회로는 입력인버터(34) 및 푸시-풀 회로를 포함한다. N채널 인핸스먼트형 출력트랜지스터(33) 및 P채널 인핸스먼트형 전계효과트랜지스터(35)는 조합하여 푸시-풀 회로를 형성한다. P채널 인핸스먼트형 전계효과트랜지스터(35)는 전원선과 입/출력단자(31)의 사이에 접속되어 있다.
공정
도17의 A 내지 F는 본 발명에 따른 보호회로를 도시하고 있다. 본 공정은 P형 반도체기판(10)의 준비에서부터 출발한다. P형 반도체기판(10)은 보론농도 1×1015/cm3로 도핑된다. 인이 P형 반도체기판(10)의 표면부로 주입되고(도17 참조), 그후, 열처리 된다. 인은 l×1016/cm3의 농도로 N형 깊은 웰(11)을 형성하고, N형 웰(11)은 깊이가 약 2μm이다.
이후, 보론은 N형 웰(11)에 이온주입되고(도17의 B 참조), 그후, 열처리 된다. 보론은 1×1017/cm3정도로 P형 웰(12)을 형성하고, P형 웰(12)은 깊이가 약 1μm이다.
이후, 트렌치는 포토그라피 및 에칭기술로 P형 웰(12)에 형성되고, 그 깊이는 0.4μm이다. 트렌치는 산화실리콘으로 채워지고, 트렌치에서의 산화실리콘은 도십칠C에서 도시된 바와 같이 쉘로우 트렌치 분리영역(16)을 형성한다.
이후, 포토레지스트가 P형 웰(12)의 전면에 확산하고, 포토레지스트층을 형성하기 위해 베이킹된다. 패턴이 포토마스크(도시되지 않음)로부터 포토레지스트층에 전사되고, 잠상이 포토레지스트층에 형성된다. 잠상은 현상되고, 포토레지스트 이온주입 마스크(40)는 P형 웰(12)의 상부에 남겨진다. N채널 임핸스먼트형 전계효과트랜지스터에 배열된 영역은 포토레지스트 이온주입 마스크(40)로 피복된다. 인은 도17의 D에 도시된 바와 같이 노출영역으로 이온주입되어, P채널 전계효과트랜지스터에 대한 다른 N형 웰과 동시에 N형 웰(14)을 형성한다. N형 웰(14)은 2×1027/cm3정도의 농도로 도핑되고, 깊이는 1μm이다. 이온주입의 이후에, 포토레지스트 이온주입 마스크(40)는 제거된다.
이후, 게이트 절연층이 성장하고, 폴리실리콘이 전면에 디포지팅된다. 폴리실리콘층은 포토리소그라피 및 에칭기술에 의해 게이트전극(8) 내로 패터닝된다. 이온주입마스크로서 게이트전극(8)을 사용하여, 인은 P형 웰(12)에 이온주입되어, 도17의 E에 도시된 바와같이 약하게 도핑된 N형 불순물영역(18a 및 18b)을 형성한다. 상기의 예에서, 약하게 도핑된 N형 불순물영역(18a 및 18b)은 2×1018/cm3정도의 농도로 도핑되고, 깊이는 0.1μm이다.
이후, 측벽스페이서(9)가 게이트전극(8) 각각의 양측면상에 형성된다. 측벽스페이서(9)는 다음과 같이 형성될 수 있다. 산화실리콘은 결과적을 생성된 반도체 구조의 전면에 디포지션되어, 산화실리콘층은 측벽스페이서(9)의 내부로 형성되기 위해 이방성 에칭된다.
포토레지스트 이온주입 마스크(도시되지 않음)는 피채널전계효과트랜지스터에 배열된 영역상에 형성된다. 이온주입 마스크로서 측벽스페이서(9)를 사용하여 비소가 이온주입되어, 강하게 도핑된 N형 드레인영역(17a) 및 강하게 도핑된 N형 소스영역(17b)를 형성한다. 강하게 도핑된 N형 드레인영역(17a) 및 강하게 도핑된 N형 소스영역(17b)은 1×1020/cm3정도의 농도로 도핑되고, 깊이는 0.2μm이다. 포토레지스트 이온주입 마스크가 제거되고, 포토레지스트 이온주입마스크(도시되지 않음)는 N채널 인핸스먼트형 전계효과트랜지스터에 배열된 영역상에 형성된다. 이온주입 마스크로서9를 사용하여 BF2 +가 P채널 전계효과트랜지스터에 대한 P형 소스/드레인영역을 형성하기 위해 N형 웰로 이온주입된다. 결과적으로 생성된 반도체 구조는 도십칠F에 도시되어 있다. 포토레지스트 이온주입 마스크는 제거된다.
전술한 설명으로 부터 알 수 있듯이, 도17의 A 내지 F에 도시된 제조공정은 상보형 트랜지스터를 제조하는 공정과 유사하고, N-P-N형 바이폴러트랜지스터는 전계효과트랜지스터의 제조중에 제조된다.
본 발명에 따른 바이폴러 트랜지스터는 종래기술에 의한 가로형 바이폴러트랜지스터의 베이스영역보다 저항이 낮은 베이스영역을 포함하고 있다. 바이폴러 트랜지스터가 0.5μm 이하로 제조된다 하더라도, 바이포러 트랜지스터는 많은 양의 정전하전류를 방전하여, 보호되는 회로소자가 손상되는 것을 방지한다.
본 발명의 특정 실시예가 기술되고 도시되어 있지만, 본 발명의 범위 및 본질을 벗어나지 않고도 다야한 변형 및 수정이 이루어 질수 있다는 것은 본 분야의 기술자에게는 자명하다는 것은 명백한다.
본 발명에 따른 보호회로는 입력단자에 접속될 수 있다.
보호회로는 피엔피형 바이폴러 트랜지스터에 의해 구현될 수도 있다. 보호되는 회로소자는 P채널형 전계효과트랜지스터일 수도 있다. 바이폴러 트랜지스터의 에미터영역 및 콜렉터영역은 바뀔 수 있다.
본 발명에 따른 바이폴러 트랜지스터는 종래기술에 의한 가로형 바이폴러트랜지스터의 베이스영역보다 저항이 낮은 베이스영역을 포함하고 있다. 바이폴러 트랜지스터가 0.5μm 이하로 제조된다 하더라도, 바이포러 트랜지스터는 많은 양의 정전하전류를 방전하여, 보호되는 회로소자가 손상되는 것을 방지한다.

Claims (16)

  1. 제1 깊이를 구비하고, 활성영역을 정의하는 반도체기판의 표면부에 형성된 쉘로우 트렌치영역(13/16;21)과,
    상기 반도체기판상에 형성되고, 정전하가 불가피하게 인가되는 단자(1;31)와,
    상기 활성영역의 하나에 형성되고, 상기 단자와 제1의 정전압원(GND) 사이에 접속된 집적회로의 회로소자(3;24A/24B/25A/25B/26/27/28), 및
    상기 정전하로부터 상기 회로소자를 보호하고, 상기 활성영역의 적어도 상기 하나에 형성된 보호회로(2;29;17a/10/14/15;24a/20/23/24b;24a/20/22)를 포함하는 일 도전형의 반도체기판(10;20)상에 제조된 반도체 집적회로장치에 있어서,
    상기 보호회로는,
    상기 활성영역의 상기 적어도 하나의 하부에 형성되어 바이폴러 트랜지스터의 베이스 영역으로 소용되는 상기 일 도전형의 제1불순물영역(12;20/10)과,
    상기 제1불순물영역의 표면부에 형성되고, 상기 단자에 접속되어 상기 바이폴러 트랜지스터의 콜렉터영역과 에미터영역으로 소용되는, 상기 일 도전형과 반대되는 다른 도전형의 제2불순물영역(17a;24a), 및
    제1의 정전압원에 접속되며, 상기 쉘로우 트렌치 분리영역에 기인하는 실질적인 저항이 없이 정전하가 상기 제1불순물영역을 통하여 흐르도록 상기 반도체기판의 다른 표면부에 형성되어 상기 바이폴러 트랜지스터의 상기 콜렉터영역과 상기 에미터영역의 다른 것으로 소용되는 상기 다른 일 도전형의 제3불순물영역(11/14/15;22/23/24b;14/15;23/24b;22)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 제3불순물영역은,
    상기 활성영역의 상기 하나에 인접한 다른 활성영역의 표면부에 형성된 제1불순물 서브영역(14/15), 및
    상기 제1불순물 서브영역의 저면에 접하며 상기 제2불순물영역(17a)의 하부의 상기 제1불순물영역(12)에 확장하는 제2불순물 서브영역(11)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 제1불순물 서브영역은 상기 제2불순물 서브영역에 접하는 제1부분(14) 및 도팬트농도가 상기 제1부분보다 높으며 상기 제1의 정전압원에 접속된 제2부분(15)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서,
    상기 회로소자는 상기 활성영역의 상기 하나에 형성된 상기 다른 도전형의 소스/드레인 영역(17a/18a/17b/18b)을 구비하는 전계효과트랜지스터(3)이며, 상기 소스/드레인 영역의 하나는 상기 제2불순물영역으로 소용되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제1항에 있어서,
    상기 제3불순물영역은,
    상기 제2불순물영역으로부터 간격을 두고 배치된 상기 제1불순물영역의 다른 표면부에 형성된 제1불순물 서브영역(24b/23), 및
    상기 제1불순물 서브영역의 저면에 접하며 상기 제2불순물영역(24a)의 하부의 상기 제1불순물영역(20)에 확장하는 제2불순물 서브영역(22)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제5항에 있어서,
    상기 제1불순물 서브영역은 상기 제2불순물 서브영역에 접하는 제1부분(23) 및 도팬트 농도가 상기 제1부분보다 높으며 상기 제1의 정전압원에 접속된 제2부분(24b)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제5항에 있어서,
    상기 회로소자는 상기 활성영역의 상기 하나에 형성된 상기 다른 도전형의 소스/드레인 영역(24a/25a/24b/25b)을 구비하는 전계효과트랜지스터이며, 상기 소스/드레인 영역의 하나(24a)는 상기 제2불순물영역으로 소용되며, 상기 소스/드레인 영역의 다른 하나(24b)는 상기 제1불순물 서브영역으로 소용되는 것을 특징으로 하는 반도체 집적회로회로 장치.
  8. 제1항에 있어서,
    상기 제3불순물영역(14/15)은 상기 활성영역의 상기 하나에 인접하고 상기 제1깊이보다 깊은 제2깊이를 구비한 다른 활성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제8항에 있어서,
    상기 회로소자는 상기 활성영역의 상기 하나에 형성된 상기 다른 도전형의 소스/드레인 영역(17a/18a/17b/18b)을 구비하는 전계효과트랜지스터이며, 상기 소스/드레인 영역의 하나(17a)는 상기 제2불순물영역으로 소용되는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제1항에 있어서,
    상기 제3불순물영역(24b/23)은 상기 제1불순물영역(20)의 다른 표면부에 형성되며 상기 제2불순물영역(24b)보다 깊은 것을 특징으로 하는 반도체 집적회로장치.
  11. 제10항에 있어서,
    상기 회로소자는 상기 활성영역의 상기 하나에 형성된 상기 다른 도전형의 소스/드레인 영역(24a/25a/24b/25b)을 구비하는 전계효과트랜지스터이며, 상기 소스/드레인 영역의 하나(24a)는 상기 제2불순물영역으로 소용되며, 상기 소스/드레인 영역의 다른 하나(24b)는 상기 제3불순물영역의 일부로서 소용되는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제1항에 있어서,
    상기 제3불순물영역(22)은 상기 제2불순물영역(24a)의 하부의 상기 제1불순물영역(20)에 확장하는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제10항에 있어서,
    상기 회로소자는 상기 활성영역의 상기 하나에 형성된 상기 다른 도전형의 드레인/소스영역(24a/25a/24b/25b)을 구비하는 전계효과트랜지스터이며, 상기 소스/드레인 영역의 하나(24a)는 상기 제2불순물영역으로 소용되는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제1항에 있어서,
    상기 단자는 신호출력단자(1)로서 소용되며, 상기 회로소자는 출력트랜지스터(3)인 것을 특징으로 하는 반도체 집적회로장치.
  15. 제1항에 있어서,
    상기 단자는 신호 입/출력단자(31)로서 소용되며, 상기 회로소자는 상기 단자에 접속된 입/출력회로(33/34;33/34/35)의 일부를 형성하는 출력트랜지스터(33)인 것을 특징으로 하는 반도체 집적회로장치.
  16. 반도체 집적회로장치 제조공정에 있어서,
    a) 일 도전형의 반도체기판(10)을 준비하는 단계와,
    b) 상기 일 도전형과 반대되는 다른 도전형의 제1 불순물영역(11)을 형성하기 위해 상기 반도체기판의 표면부에 제1도팬트 불순물(P)을 주입하는 단계와,
    c) 상기 제1불순물영역보다 얕으며 상기 일 도전형으로된 제2불순물영역(12)을 형성하기 위하여 상기 제1불순물영역의 표면부에 제2도팬트 불순물(B)을 주입하는 단계와,
    d) 상기 제2불순물영역의 표면부에 상기 제2불순물영역보다 얕은 그루브를 형성하는 단계와,
    e) 쉘로우 트렌치영역(16)을 형성하기 위해 절연물질로 상기 그루브를 채우는 단계와,
    f) 상기 제2불순영역보다 얕은 상기 일도전형의 제3불순물영역(17a)을 형성하기 위해 상기 제2불순물영역의 또다른 표면부에 제3도팬트 불순물(As)을 주입하는 단계를 포함하며,
    상기 제1불순물영역, 상기 제2불순물영역, 상기 제3불순물영역은 상기 제3불순물영역에 접속된 단자에 인가된 정전류를 방전하기 위하여 수직형 바이폴러 트랜지스터의 에미터영역, 베이스영역 및 콜렉터영역으로 소용되는 것을 특징으로 하는 반도체 집적회로장치 제조공정.
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