KR100742024B1 - Ｅｓｄ 보호 회로를 구비한 반도체 디바이스 - Google Patents

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Abstract

본 발명은 단락된 베이스 에미터(18, 19)를 갖는 보호 트랜지스터를 포함하는 바이폴라 ESD 보호 회로에 관한 것이다. 스냅 백 효과로 인해, 이 트랜지스터는 ESD의 경우 정상적인 고저항 상태에서 저저항 상태로 스위칭가능하다. 보호 회로의 성능을 향상시키기 위해, 보호 구조체에는 낮은 브레이크다운 전압을 갖는 제 2 트랜지스터(26, 27, 28)를 포함하는 트리거 요소가 제공된다. 제 2 트랜지스터의 베이스(26) 및 에미터(28)는 보호 트랜지스터의 베이스에 접속된다. 보호 장치의 전류 전달 기능을 향상시키기 위해 이 트리거 트랜지스터는 종형 트랜지스터가 되도록 설계된다.

Description

ＥＳＤ 보호 회로를 구비한 반도체 디바이스{SEMICONDUCTOR DEVICE WITH ESD PROTECTION}
본 발명은 정전 방전으로 인한 손상에 대한 보호 회로가 표면에 제공된 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로, 이 반도체 바디는 표면에 인접하는 아일랜드(island) 형상의 n 타입 표면 영역을 포함하며, 그 내부에는 에미터, 베이스 및 컬렉터를 포함하는 종형 npn 트랜지스터가 형성되고, 에미터는 동작중에 기준 전압, 가령 접지 전위가 인가되는 노드에 접속되며, 컬렉터는 결합 표면(bonding surface)에 접속되고, 베이스-컬렉터 전이의 브레이크다운 전압보다 낮은 전압을 갖는 다이오드는 컬렉터와 베이스 사이에 배치된다.
그러한 반도체 디바이스는 특히 미국 특허 제 A5341005호 공보에 개시되고 있다.
집적 회로의 치수가 지속적으로 감소함에 따라 집적 회로가 외부의 영향을 받기 쉽기 때문에, 반도체 바디 상에 제공되는 결합 패드와 공급 와이어를 통해 집적 회로에 접속되는 외부 컨택트 핀과 인체 간의 접촉으로 인해 발생되는 정전 방전(ESD)에 의해 야기되는 손상에 대한 효율적인 보호 회로가 제공되도록 집적 회로를 설계하는 것이 보다 중요해지고 있다. 이 보호 회로는 정상 동작 상태하에서는 비전도 혹은 적어도 거의 비전도로 되는 엘리먼트를 포함하며, 그 결과, 회로의 동작에는 아무런 영향을 미치지 않으며, 결합 패드상에서의 전압이 소정의 한계치를 초과할 때 이 엘리먼트는 매우 높은 고전도 상태로 되어 전기 방전 전류를 가령 접지로 발산시키게 된다.
전술한 특허 US-A-5,341,005에 언급된 ESD 보호 회로는, 컬렉터가 결합 패드에 접속되고 에미터가 접지에 접속되는 종형 바이폴라 npn 트랜지스터를 포함한다. 트랜지스터의 컬렉터와 전기적 플로팅 베이스 사이에는 바이폴라 트랜지스터를 트리거하기 위한 제너 다이오드가 배치된다. 결합 패드상의 전압이 높은 경우, 제너 다이오드는 베이스에 전류를 공급함으로써, 트랜지스터를 전도 상태로 만들어 전하를 접지로 발산시킨다. 특정 실시예에서는, 베이스 내에 추가적인 에미터가 제공되는데, 이 에미터와 제너 다이오드가 결합하여 횡형 npn 트랜지스터를 형성하게 된다. 이 횡형 트랜지스터는 브레이크다운 전압을 강하시키며, 또한 보호 회로의 온 저항과 온 상태 전압을 감소시킨다. 그러나, 횡형 npn 트랜지스터에서는 pn 접합의 비교적 작은 부분만이 전자를 베이스 내로 주입하기 때문에, 이 트랜지스터의 전류 전달 기능은 적으며, 따라서 보호 회로의 전류 전달 성능에는 거의 기여하는 바가 없다. 이러한 것은 매우 중요한 요소인데, 그 이유는 ESD 동안에 보호 회로의 온 저항과 온 상태 전압이 너무 높게 되면 엘리먼트의 품질이 저하되기 때문이다. 이러한 이유로 인해, 보호 회로는 충분히 크게 설계되어야 하기 때문에 이 보호 회로는 집적 회로에서 비교적 넓은 표면 면적을 차지하게 된다. 따라서 전류 전달 기능을 증가시키게 되면 우수한 엘리먼트와 좁은 표면 면적을 갖는 보호 회로가 가능하게 된다. 또한, 공지된 ESD 보호 회로에서, 결합 패드 상의 네가티브 전압으로 인해, 제너 다이오드는 순방향 바이어스되고 p 기판을 통해 분산되어야만 될 전자가 주입되어, 래치업(latch up)을 초래할 수도 있다.
따라서, 본 발명의 목적은 표준 IC 처리와 호환가능하며 필요한 표면 면적을 증가시키지 않으면서 낮은 온 상태 전압에서 높은 전류 전달 기능을 갖는 ESD 보호 회로를 제공하는 데 있다. 본 발명의 목적은 또한 공지된 디바이스보다 결합 패드 상의 네가티브 전압이 래치업을 초래할 위험이 훨씬 적은 ESD 보호 회로를 제공하는 데 있다.
이러한 목적 달성을 위해, 서두에서 언급한 타입의 본 발명에 따른 반도체 디바이스는, 베이스에도 접속되는 에미터 컨택트가 에미터에 제공되며, 제 1 트랜지스터로 후술될 npn 트랜지스터와 다이오드 사이에, 제 2 종형 npn 트랜지스터가 형성되는데, 이 제 2 종형 npn 트랜지스터의 베이스는 제 1 트랜지스터의 베이스에 접속되며, 그 에미터는 제 2 트랜지스터의 베이스에 전기전도가능하게 접속된다는 것을 특징으로 하고 있다. 에미터 영역과 그 관련된 베이스 영역 사이에 접속이 행해지고 있다는 것은 에미터와 베이스 간의 단락 회로뿐만 아니라 에미터 영역과 그 관련된 베이스 영역들이 저항을 통해 상호 접속되는 실시예를 의미한다는 것을 주목할 필요가 있다. 실시예를 통해 상세하게 설명할 바와 같이, 본 구성에서 구동 트랜지스터로도 지칭되는 제 2 트랜지스터는 제 1 트랜지스터의 베이스 내로 에미터 전류를 전송할 수 있으며, 이는 실질적으로 보호 회로의 전류 전달 기능에 커다란 기여를 하고 있다. 이는 또한 온 상태 전압을 실제로 감소시킬 수가 있다. 베이스는 전기적으로 플로팅 상태에 있는 것이 아니라 저항을 통해 접지에 접속되고 있기 때문에, 결합 패드 상에 네가티브 전압이 나타나는 경우 기판을 경유하기 보다는 에미터와 베이스 접속을 경유하여 다이오드에 의해 주입된 대부분의 전자를 발산시킬 수가 있으며, 이를 통해 래치업의 위험을 상당히 감소시킬 수가 있다.
본 발명에 따른 장치의 바람직한 실시예는, 제 1 트랜지스터의 에미터 컨택트가 에미터로부터 먼 거리의 베이스에 접속되고 있다는 것을 특징으로 하고 있다. 에미터와 베이스 커넥션 간의 거리로 인해, 트랜지스터의 동작에 바람직한 영향을 크게 미치는 저항을 얻을 수 있다. 변형예로서, 제 1 트랜지스터의 베이스와 에미터는 폴리 저항(poly resistor)에 의해 상호 접속된다. 구동 트랜지스터에 대해 필적할 만한 효과를 갖는 본 발명에 따른 장치의 다른 바람직한 실시예는, 제 2 트랜지스터의 에미터와 베이스가 에미터와 에미터로부터 떨어져 있는 베이스에 접속되어 있는 컨택트 수단에 의해 상호 접속되는 특징을 갖는다. 다른 실시예에서, 제 2 트랜지스터의 에미터와 베이스는 폴리 저항에 의해 상호 접속된다. 본 발명에 따른 장치의 다른 실시예는, 제 1 및 제 2 트랜지스터가 공통 베이스 영역과 공통 컬렉터를 갖는 것을 특징으로 하고 있다.
도 1은 본 발명에 따른 반도체 디바이스의 입력단을 개략적으로 도시한 도면이며,
도 2는 본 발명에 따른 반도체 디바이스의 ESD 보호 회로의 단면도를 도시하며,
도 3은 도 2에 도시된 ESD 보호 회로의 전기적 등가 회로도이며,
도 4는 ESD 보호 회로의 전류-전압 특성을 도시하며,
도 5는 도 2에 도시된 ESD 보호 회로의 변형예의 단면도이며,
도 6은 도 2에 도시된 디바이스의 제 2 변형예의 단면도이며,
도 7은 도 2에 도시된 디바이스의 제 3 변형예의 단면도이며,
도 8은 도 2에 도시된 디바이스의 제 4 변형예의 단면도이다.
도 1에 도시된 도면에서, 파선으로 표시된 영역(1)은 집적 회로를 나타내며, 도면에서 간략화를 위해 MOS 트랜지스터(2)로 표시된 집적 회로의 입력단은 금속 트랙(3)을 경유하여 결합 패드(4)에 접속된다. 금속 트랙(3)의 진성 저항은 저항(5)으로 표시된다. 결합 패드(4)상의 네가티브 전압 펄스에 대해 회로를 보호하기 위해서 다이오드(6)가 결합 패드와 기준 전압, 본 실시예의 경우 접지 사이에 제공된다. 이 다이오드는 네가티브 전압에서는 순방향으로 되며 접지를 향해서 전하를 발산시킨다. 결합 패드상의 포지티브 전압에서는 다이오드(6)는 차단된다. 이 회로는 스위치(7)에 의해 높은 포지티브 전압으로부터 보호되며, 이 스위치(7)는 결합 패드(4) 상의 전압이 정상 동작 전압일 경우는 개방되고 고전압일 경우는 폐쇄된다.
도 2는 본 발명에 따른 반도체 디바이스의 제 1 실시예의 단면도이다. 보호 회로의 등가 회로는 도 3에 도시된다. 집적 회로의 ESD 보호 회로만이 도 2에 도시된다는 것을 주목할 필요가 있다. 다른 회로 구성요소들은 종래와 같이 구성되기 때문에 도면에는 도시되지 않지만, ESD 보호 회로와 더불어 반도체 바디 내에 통합되는 것으로 간주된다. 집적 회로는 n 타입 에피택셜층(10)이 형성되는 p 타입 기판(9)을 포함하는 실리콘의 반도체 바디(8)를 포함하고 있다. 에피택셜층(10)에서는 아일랜드(11)가 규정되며, 이 아일랜드는 p 타입 영역(12)과 필드 산화물 패턴(13)에 의해 에피택셜층과 횡방향으로 경계를 이루고 있다. 필요하다면, 고도핑의 매립형 p 타입 영역(도시 안 됨)이 영역(12) 하부 매립형 n 타입 영역(14)으로부터 먼 거리에 제공될 수도 있다. 종형 바이폴라 npn 트랜지스터가 아일랜드(11) 내에 형성되는데, n 타입 에미터(18), p 타입 베이스(19) 및 n 타입 컬렉터를 포함하며, 이 컬렉터는 아일랜드(11)와, 에피택셜층과 기판 사이의 계면에 제공되는 고도핑의 매립형 n 타입 컬렉터층(14)을 포함한다. 이 컬렉터는 깊은 고도핑 n 타입 영역(15)과 고도핑 n 타입 컨택트 영역(16)을 통해 금속 컬렉터 컨택트(17)에 접속되는데, 이 금속 컬렉터 컨택트는 도 2에는 도시되지 않은 금속 트랙(3)을 경유하여 결합 패드(4)에 접속된다. 에미터(18)에는 접지에 접속된 에미터 컨택트(20)가 제공된다. 베이스와 컬렉터 사이에는 컬렉터(11)와 베이스(19) 사이의 pn 접합의 브레이크다운 전압보다 낮은 브레이크전압을 갖는 다이오드(21)가 제공되며, 이 다이오드는 결합 패드 상에 고전압이 존재하는 경우 보호 회로를 트리거하는 기능을 한다. 본 실시예에서, 다이오드는 컬렉터의 고도핑 n 타입 부영역(22)과 베이스의 고도핑 p 타입 부영역(23) 사이에서의 pn 접합부에 의해 형성된다. 본 실시예의 변형예에서, 추가적인 n 타입 채널 스토퍼 영역(22a)이 필드 산화물(13) 하부에 제공되는데, 이 영역은 도면에서 파선으로 표시된다. 이 추가적인 n 도핑에 의해 다이오드(21)의 브레이크다운 전압이 더 감소할 수 있다. n 타입 영역(22)과 p 타입 영역(23)은 가령 제각기 n 타입 컨택트 영역과 p 타입 컨택트 영역과 함께 형성될 수 있으며, 이에 의해 브레이크다운 전압은 거의 12볼트가 된다.
본 발명에 따라, 에미터 컨택트(20)는 또한 베이스 컨택트 영역(24)의 위치에서 베이스(19)에 접속된다. 베이스 컨택트는 에미터(18)로부터 약간 떨어져 있으며, 그에 따라 보호 회로에 바람직한 영향을 끼치는 베이스 저항(25)(도 3)이 포함될 수 있다. 제 1 트랜지스터로 지칭되는 트랜지스터(11, 18, 19)와 트리거 다이오드(21) 사이에는 제 2 종형 npn 트랜지스터가 제공되는데, 이 트랜지스터는 그의 베이스(26)와 컬렉터(27)를 제 1 트랜지스터의 베이스(19)와 컬렉터(11)와 공유하며, n 타입 영역(28)에 의해 형성되는 그 에미터는 베이스(26)에 전기 전도가능하게 접속된다. 에미터와 베이스 사이의 접속부는 p 타입 컨택트 영역(29)과 금속 컨택트(30)를 포함한다. 컨택트 영역(29)은 에미터(28)에 바로 인접하고 있는 것이 아니라 에미터로부터 약간 떨어져 위치하고 있으며, 이에 따라 트랜지스터의 에미터와 베이스 사이에는 도 3에서 저항(31)으로 지칭되는 저항이 형성된다.
전술한 바와 같은 보호 회로는 표준 IC 처리와 호환가능하며, 널리 공지된 기법을 사용하여 제조될 수 있으므로, 본 명세서에서 더이상 설명되지 않는다. 단지 주목할 것은, 에미터 영역(18, 28)이 제각기 폴리실리콘층(32, 33)으로부터 확산되거나 혹은 그들을 경유하여 확산된다는 것인데, 이들 폴리실리콘층은 전계 효과 트랜지스터의 폴리 게이트들과 함께 형성될 수도 있다. 산화물층(34)상에는 금속 컨택트(17, 20, 30)가 제공되며, 이 산화물층에는 실리콘 바디(8)의 단결정 실리콘 위의 베이스 및 컬렉터 컨택트 윈도우와, 폴리층(32, 33) 위의 에미터 컨택트 윈도우가 제공된다.
베이스(19)가 컨택트 영역(24)을 통해 접지에 접속되고, 컨택트(20)가 저항을 경유하여 혹은 직접 접지에 접속되기 때문에, p 타입 베이스 컨택트(24)와 p 타입 베이스 및 n 타입 컬렉터(11, 14) 사이의 pn 접합은 결합 패드 상에 네가티브 전압이 나타나는 경우 순방향 바이어스될 것이며, 이는 종형 npn 트랜지스터(11, 18, 19)를 역방향 모드(the reverse mode)로 만든다. 이러한 경우, 결합 패드 상의 전압이 네가티브일 때, 결합 패드 상의 적어도 대부분의 전하는 다이오드(6)(도 3)뿐만 아니라 종형 npn 트랜지스터를 통해 발산된다.
도 4에서는, 전류 I가 보호 회로(7)의 전압 V에 대해 도시된다. 낮은 전압에서는 보호 회로에 전류가 전혀 흐르지 않거나 거의 흐르지 않는다. 가령 10볼트인 pn 접합(21)의 브레이크다운 전압 VBD에서 전류가 흐르기 시작한다. 브레이크다운 전압으로 인해 제 1 트랜지스터(18, 19, 11)의 베이스와 구동 트랜지스터(26, 27, 28)의 베이스로 정공(holes)이 공급될 수 있다. 스냅 백 효과(snap-back effect)의 결과, 트랜지스터(18, 19, 11) 내의 베이스 컬렉터 접합에서 브레이크다운이 발생하고, 저항이 네가티브로 되어 보호 회로의 양단의 전압은 감소하고 전류가 보호 회로에 흐르게 된다. 트리거 전압 Vt1의 값은 가령 12볼트이다. 이어서 전압은 전압 Vh(유지 전압), 가령 7볼트로 감소한다. 그후, 보호 회로는 전압의 증가에 따라 전류가 거의 일정하게 증가하는 영역으로 들어가게 된다. 전압 V't1, 가령 16볼트에서, 구동 트랜지스터(26, 27, 28)에 스냅 백 효과가 발생하며, 그 결과, 트랜지스터는 전도 상태로 되어 전압이 다시 감소하게 된다.
따라서, 본 발명에 따른 보호 회로에서, 스냅 백 효과는 두배로 된다. 이러한 것은, 스냅 백 효과가 보호 회로 내에서의 발산을 감소시켜(이는 제 2 브레이크다운시의 전류 It1가 고전류 값이 경우 명백하게 나타남) 보호 회로를 돌이킬 수 없을 정도로 손상시키기 때문에 특히 중요하다. 추가적인 장점은, 트랜지스터(18, 19, 11)의 베이스(19) 내의 전류가 구동 트랜지스터(26, 27, 28)가 존재하지 않을 경우보다 더 균일하다는 것이다. 또한, 이 스냅 백 효과는 It2의 값을 더욱 높이게 된다.
기술된 실시예에서, 보호 회로는 다이오드 및 트리거 다이오드로서 구성된 두개의 트랜지스터를 포함한다. 가령, 저항들(25, 31, 5)간의 비율을 변화시킴으로써, 트랜지스터들(11, 18, 19) 및 (26, 27, 28)의 방향전환의 순서에 영향을 끼칠 수 있으며, 그 보호 회로의 동작은 더욱 최적화될 수 있다.
도 5는 도 2에 도시된 실시예의 변형예를 도시하고 있다. 도 5는 단지 트리거 다이오드(21) 및 구동 트랜지스터(26, 27, 28)만을 도시하고 있다. 보호 회로의 나머지는 트랜지스터(18, 19, 11)를 포함하여 도 2에 도시된 실시예의 경우와 동일하다. 도 2에 도시된 실시예와 관련한 첫번째 차이점은, 표면으로부터 구동 트랜지스터의 한 측면상의 매립된 컬렉터 층(14)까지 멀리 연장되고 있는 p 타입 웰(36)이 존재하지 않으며 종형 npn 트랜지스터(26, 27, 28)에 의한 기생 동작(parasitic action)이 배제되고 있다는 것이다. 게다가, 트리거 다이오드(21)는 구동 트랜지스터로부터 소정의 거리에서 깊은 p 웰(36)에 의해 분리되어 위치하고 있다. 물론, 그러한 깊은 p 웰은 트랜지스터(18, 19, 11)의 베이스 컨택트 영역(24)(도 2 참조) 주위에도 제공될 수 있다. 그러한 영역은 필드 산화물(13) 하부에서 종료되며, 브레이크다운과 베이스 컨택트의 에지 및 코너 효과가 배제된다는 추가적인 장점을 갖는다. BICMOS 처리의 경우, 영역(36)에는 n 채널 MOS 트랜지스터의 p 웰들이 결합가능하게 제공될 수 있다.
도 6은 도 2에 도시된 장치의 제 2 변형예의 단면도이다. 주목할 것은, 도 6이 입력 컨택트(15, 16, 17)와 트리거 트랜지스터(26, 27, 28)를 포함하는 부분만을 도시하고 있다는 것이다. 보호 회로의 나머지와 트랜지스터(18, 19, 11)는 도 2의 실시예의 경우와 동일하여 도 6에는 도시되지 않고 있다. 도 6에 도시된 장치는 주로, 표면으로부터 n 타입 매립 영역(14)까지 멀리 연장되고 있고 트리거 다이오드/트랜지스터와 입력(15, 16, 17) 사이에 제공되는 p 타입 영역(38)이 존재한다는 점에서 제 1 실시예와 상이하다. 웰로서, 깊은 p 영역(38)이 회로의 CMOS 부분의 p 웰 주입 확산 영역과 동시에 형성될 수 있다. 도면에 도시된 바와 같이, 필요에 따라 고도핑을 갖는 다른 p 타입 영역이 영역(38) 내에서 베이스 확산 영역과 함께 형성될 수 있다. 전기적으로 플로팅 상태에 있을 수 있는 이러한 p 타입 영역을 입력단(17)과 보호 구조체 사이에 제공함으로써, ESD 전류는 반도체 바디 내의 보다 깊게 위치한 전류 경로를 통해 표면으로부터 소정의 거리에까지 흐르게 되며, 그에 따라 표면 효과는 최소로 배제될 수 있다. 또한, 영역(38)은 영역의 에지에서 전류 집중을 효과적으로 감소시킬 수 있어서, 보호 구조체의 품질을 향상시킬 수 있다.
도 2에 도시된 보호 구조체의 다른 변형예가 도 7에 도시되고 있다. 이 도면에서는 단지 보호 회로의 입력단과 트리거 다이오드/트랜지스터가 도시되고 있다. 이전의 실시예와는 달리, 입력 컨택트(17)는 보호 회로로부터 먼거리에 n 타입 표면 영역(40)에 의해 분리되어 위치하며, 이 영역(40)은 깊은 n 타입 영역(41)을 경유하여 매립된 영역(14)에 접속되고 있다. 이 영역(40)은 컨택트(17)와 보호 회로 사이의 직렬 저항을 형성한다. 이러한 입력 구조로 인해, 보호 회로의 강건성이 효과적으로 증대되며, 전류 집중 현상은 보호 회로의 로컬 브레이크다운의 문제와 함께 억제된다.
도 8은 전류 집중 현상이 최소로 억제되는 다른 실시예의 단면도이다. 이 도면에서는 주로, 트랜지스터(26, 27, 28)와 트리거 다이오드(21)가 도시되고 있다. 이 실시예에서 저항을 얻기 위해 금속 컨택트(30)와 폴리층(33) 사이의 접속이 전술한 실시예에서와 마찬가지로 에미터(28) 위에 형성되는 것이 아니라 에미터 확산 영역 외부에 형성되어, 층(33)의 폴리 저항이 효과적으로 사용될 수 있다. 물론, 그러한 저항은 또한 도 8에는 도시되지 않은 트랜지스터(18, 19, 11) 내에 구현될 수도 있다.
본 발명은 주어진 실시예에 국한되지 않으며, 당업자라면 본 발명의 영역 내에서 주어진 실시예에 다양한 변형을 가할 수 있다는 것이 명백하다. 가령, 전도 타입들은 반전될 수 있다. 폴리 컨택트(32, 33) 대신에 에미터용으로 금속 컨택트가 형성될 수가 있다.

Claims (7)

  1. 정전 방전으로 인한 손상에 대한 보호 회로가 표면에 제공되는 반도체 바디를 포함하는 반도체 디바이스로서,
    이 반도체 바디는 상기 표면에 인접하는 아일랜드(island) 형상의 n 타입 표면 영역을 포함하며,
    그 내부에는 에미터, 베이스 및 컬렉터를 포함하는 종형 npn 트랜지스터가 형성되고,
    상기 에미터는 동작 중에 기준 전압, 가령 접지가 인가되는 노드에 접속되며,
    상기 컬렉터는 결합 표면(bonding surface)에 접속되고,
    베이스-컬렉터 전이의 브레이크다운 전압보다 낮은 전압을 갖는 다이오드가 상기 컬렉터와 상기 베이스 사이에 배치되며,
    상기 에미터에는 상기 베이스에도 접속되는 에미터 컨택트가 제공되고,
    제 1 트랜지스터로 지칭되는 상기 npn 트랜지스터와 다이오드 사이에, 제 2 종형 npn 트랜지스터가 형성되는데,
    상기 제 2 종형 npn 트랜지스터의 베이스는 상기 제 1 트랜지스터의 상기 베이스에 접속되며,
    상기 제 2 트랜지스터의 상기 에미터는 상기 제 2 트랜지스터의 상기 베이스에 전기전도가능하게 접속되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 에미터 컨택트는 상기 제 1 트랜지스터의 상기 에미터로부터 소정의 거리에 있는 상기 제 1 트랜지스터의 상기 베이스에 접속되는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 2 트랜지스터의 상기 에미터와 상기 베이스는, 상기 제 2 트랜지스터의 상기 에미터 및 상기 제 2 트랜지스터의 상기 에미터로부터 소정의 거리에 있는 상기 제 2 트랜지스터의 상기 베이스에 접속되는 컨택트 수단에 의해 상호 접속되는 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 공통 베이스 영역과 공통 컬렉터를 갖는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터의 상기 베이스 및 상기 컬렉터는 낮은 브레이크다운 전압을 갖고 상기 제 2 트랜지스터에 속하는 부분을 포함하는 pn 접합부를 형성하며,
    상기 부분의 도핑 농도는 상기 전이의 인접하는 부분에 대해 컬렉터측 상에서 증가하는
    반도체 디바이스.
  6. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 아일랜드 형상의 표면 영역은 n 타입 에피택셜층 내에 형성된 아일랜드에 의해 형성되며,
    상기 아일랜드는 p 타입의 반도체 기판 상에 형성되고,
    고도핑의 매립형 n 타입의 컬렉터층이 상기 아일랜드와 상기 기판 사이의 계면에 형성되는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    적어도 두 개의 고도핑된 n 타입의 영역들은 상기 아일랜드 내에 형성되며,
    상기 영역들은 상기 표면으로부터 상기 매립된 컬렉터 층까지 가능한 한 멀리 연장되고,
    상기 영역들 중의 하나의 영역은 컬렉터 컨택트 영역을 형성하며 나머지 영역은 상기 제 2 트랜지스터의 상기 베이스의 에지를 따라 형성되어 상기 제 2 트랜지스터의 상기 베이스와 함께 상기 다이오드의 일부를 형성하는
    반도체 디바이스.
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