JPH11163277A - 半導体集積回路及び保護素子 - Google Patents
半導体集積回路及び保護素子Info
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- JPH11163277A JPH11163277A JP10273788A JP27378898A JPH11163277A JP H11163277 A JPH11163277 A JP H11163277A JP 10273788 A JP10273788 A JP 10273788A JP 27378898 A JP27378898 A JP 27378898A JP H11163277 A JPH11163277 A JP H11163277A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 230000001681 protective effect Effects 0.000 title abstract 8
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 10
- 230000003071 parasitic effect Effects 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 230000035945 sensitivity Effects 0.000 abstract description 3
- 238000005457 optimization Methods 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract 2
- 230000002159 abnormal effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Abstract
(57)【要約】
【課題】静電放電から保護するための保護素子を備えた
半導体集積回路において、トリガ電流が設計可能で、Ｅ
ＳＤ耐性が高くかつその保護作用が高いＥＳＤ保護素子
を提供する。 【解決手段】保護素子が少なくとも１つの集積化された
縦形の保護トランジスタを備え、その負荷回路が端子パ
ッドと電位線との間に接続されている、静電放電から保
護するための保護構造を備えた半導体集積回路におい
て、この発明によれば、縦型のｎｐｎバイポーラ・トラ
ンジスタがダイオードによってブレークダウン制御さ
れ、そのブレークダウン電圧がｎｐｎバイポーラ・トラ
ンジスタの保持電圧以上である。ベース接触領域、ブレ
ークダウンダイオードのｐｎ接合及びエミッタの位置を
適当に選択することによりトリガ電流を所期のとおりに
設定できる。これによりベースにおける電圧降下の変化
が得られ、これにより電流の通流が可能となる。それ
故、信号電圧の要求も満たされ、またＥＳＤ耐性の最適
化も達成される。ベースの制御感度はその上ベース領域
に配置されている集積抵抗により設定される。
半導体集積回路において、トリガ電流が設計可能で、Ｅ
ＳＤ耐性が高くかつその保護作用が高いＥＳＤ保護素子
を提供する。 【解決手段】保護素子が少なくとも１つの集積化された
縦形の保護トランジスタを備え、その負荷回路が端子パ
ッドと電位線との間に接続されている、静電放電から保
護するための保護構造を備えた半導体集積回路におい
て、この発明によれば、縦型のｎｐｎバイポーラ・トラ
ンジスタがダイオードによってブレークダウン制御さ
れ、そのブレークダウン電圧がｎｐｎバイポーラ・トラ
ンジスタの保持電圧以上である。ベース接触領域、ブレ
ークダウンダイオードのｐｎ接合及びエミッタの位置を
適当に選択することによりトリガ電流を所期のとおりに
設定できる。これによりベースにおける電圧降下の変化
が得られ、これにより電流の通流が可能となる。それ
故、信号電圧の要求も満たされ、またＥＳＤ耐性の最適
化も達成される。ベースの制御感度はその上ベース領域
に配置されている集積抵抗により設定される。
Description
【０００１】
【発明の属する技術分野】この発明は、ａ）導電性接続
導体を介して半導体集積回路に接続されている少なくと
も１つの端子パッドと、 ｂ）動作中、半導体集積回路の第一の供給電位を導く少
なくとも１つの第一の電位線と、 ｃ）動作中、半導体集積回路の第二の供給電位を導く少
なくとも１つの第二の電位線と、 ｄ）半導体集積回路を静電放電から保護するための少な
くとも１つの保護要素とを備え、この保護要素は端子パ
ッドと半導体集積回路との間に配置され、かつ電位線の
少なくとも１つに接続され、 ｅ）この保護要素は少なくとも１つの縦形保護トランジ
スタを備え、その負荷回路が接続導体と電位線の１つと
の間に接続されそのベースが制御手段を介して制御され
る、少なくとも１つの半導体基板に配置された半導体集
積回路に関する。
導体を介して半導体集積回路に接続されている少なくと
も１つの端子パッドと、 ｂ）動作中、半導体集積回路の第一の供給電位を導く少
なくとも１つの第一の電位線と、 ｃ）動作中、半導体集積回路の第二の供給電位を導く少
なくとも１つの第二の電位線と、 ｄ）半導体集積回路を静電放電から保護するための少な
くとも１つの保護要素とを備え、この保護要素は端子パ
ッドと半導体集積回路との間に配置され、かつ電位線の
少なくとも１つに接続され、 ｅ）この保護要素は少なくとも１つの縦形保護トランジ
スタを備え、その負荷回路が接続導体と電位線の１つと
の間に接続されそのベースが制御手段を介して制御され
る、少なくとも１つの半導体基板に配置された半導体集
積回路に関する。
【０００２】
【従来の技術】このような、いわゆるＥＳＤ保護素子
は、Ｊ．チェン、Ｘ．ツァン、Ａ．アメラセケラ、Ｔ．
ブロトソス氏等の論文「サブミクロンＢｉＣＭＯＳ及び
バイポーラ回路のための高ＥＳＤ性能ＮＰＮ構造の設計
及びレイアウト」、ＩＥＥＥ国際信頼性物理シンポジュ
ウム（１９６６）の議事録、第２２７乃至２３２頁によ
り公知である。
は、Ｊ．チェン、Ｘ．ツァン、Ａ．アメラセケラ、Ｔ．
ブロトソス氏等の論文「サブミクロンＢｉＣＭＯＳ及び
バイポーラ回路のための高ＥＳＤ性能ＮＰＮ構造の設計
及びレイアウト」、ＩＥＥＥ国際信頼性物理シンポジュ
ウム（１９６６）の議事録、第２２７乃至２３２頁によ
り公知である。
【０００３】チップに集積された半導体回路は入力或い
は出力部（Ｉ／Ｏポート）を静電過電圧及びこれに起因
する静電放電（ＥＳＤ）から保護するための保護回路を
有している。このいわゆるＥＳＤ保護素子は半導体集積
回路の入力パッドと保護される入力或いは出力端子との
間に接続され、寄生過電圧が侵入するときＥＳＤ保護素
子が動作し、それにより寄生過電圧パルスが供給電圧導
電路の１つに導かれるように対処する。このような過電
圧パルスは極端な場合デバイスを破壊に導くことがあ
る。
は出力部（Ｉ／Ｏポート）を静電過電圧及びこれに起因
する静電放電（ＥＳＤ）から保護するための保護回路を
有している。このいわゆるＥＳＤ保護素子は半導体集積
回路の入力パッドと保護される入力或いは出力端子との
間に接続され、寄生過電圧が侵入するときＥＳＤ保護素
子が動作し、それにより寄生過電圧パルスが供給電圧導
電路の１つに導かれるように対処する。このような過電
圧パルスは極端な場合デバイスを破壊に導くことがあ
る。
【０００４】例えば製品仕様書に記載されているような
使用条件の下では、ＥＳＤ保護素子は、しかしながら、
保護される半導体集積回路の機能を損なうことがあって
はならない。このことは、ＥＳＤ保護素子の動作電圧が
保護された端子パッドの信号電圧範囲外になければなら
ないということを意味する。良好な保護作用を発揮させ
るためには、ＥＳＤ保護素子は臨界的な回路通路の前で
動作せねばならない。このことは、通常、それぞれのＥ
ＳＤ保護素子の動作電圧を、保護される半導体集積回路
の素子の特性に関して最適プロセス工程がＥＳＤ保護素
子の挿入によって変化されないという本質的な周辺条件
をもって、正確に設定することを必要とする。
使用条件の下では、ＥＳＤ保護素子は、しかしながら、
保護される半導体集積回路の機能を損なうことがあって
はならない。このことは、ＥＳＤ保護素子の動作電圧が
保護された端子パッドの信号電圧範囲外になければなら
ないということを意味する。良好な保護作用を発揮させ
るためには、ＥＳＤ保護素子は臨界的な回路通路の前で
動作せねばならない。このことは、通常、それぞれのＥ
ＳＤ保護素子の動作電圧を、保護される半導体集積回路
の素子の特性に関して最適プロセス工程がＥＳＤ保護素
子の挿入によって変化されないという本質的な周辺条件
をもって、正確に設定することを必要とする。
【０００５】もう１つの基本的な周辺条件は、端子パッ
ドが空間的に、保護される半導体集積回路の直ぐ近くに
配置されていることにより生ずる。特に、端子パッドは
ドライブされる電流が比較的高いので出力ドライバの近
くに配置される。ＥＳＤ保護構造は、従ってしばしば、
出力ドライバに給電する供給導体に接続される。
ドが空間的に、保護される半導体集積回路の直ぐ近くに
配置されていることにより生ずる。特に、端子パッドは
ドライブされる電流が比較的高いので出力ドライバの近
くに配置される。ＥＳＤ保護構造は、従ってしばしば、
出力ドライバに給電する供給導体に接続される。
【０００６】例えばサイリスタやバイポーラ・トランジ
スタのように、際立ったスナップ・バック特性を持つ保
護素子においては、非常に急速なスイッチオン動作或い
は異常パルスの際に、特性測定によって低電流範囲に定
められたブレークダウン電圧が固有の信号電圧範囲外に
あるにも係わらず、それが動作することがある。これは
またいわゆる過渡的ラッチアップ効果とも称され、通
常、ＥＳＤ保護素子を破壊に導く。過渡的ラッチアップ
は特にスマート・パワー適用の際に生ずる。
スタのように、際立ったスナップ・バック特性を持つ保
護素子においては、非常に急速なスイッチオン動作或い
は異常パルスの際に、特性測定によって低電流範囲に定
められたブレークダウン電圧が固有の信号電圧範囲外に
あるにも係わらず、それが動作することがある。これは
またいわゆる過渡的ラッチアップ効果とも称され、通
常、ＥＳＤ保護素子を破壊に導く。過渡的ラッチアップ
は特にスマート・パワー適用の際に生ずる。
【０００７】この理由から、ＥＳＤ耐性が高く保護作用
が良好であるにも係わらず、過渡的ラッチアップにより
このようなサイリスタ或いはバイポーラ・トランジスタ
はＥＳＤ保護素子としては使用することができない。こ
の場合、ブレークダウン・ダイオード或いは増幅度の低
いトランジスタに限られている。これらの素子は、しか
しながら、非常に低いＥＳＤ耐性を持っている。
が良好であるにも係わらず、過渡的ラッチアップにより
このようなサイリスタ或いはバイポーラ・トランジスタ
はＥＳＤ保護素子としては使用することができない。こ
の場合、ブレークダウン・ダイオード或いは増幅度の低
いトランジスタに限られている。これらの素子は、しか
しながら、非常に低いＥＳＤ耐性を持っている。
【０００８】ＥＳＤ保護回路のその他の詳細、特徴、そ
の長所及び作用に関してはヨーロッパ特許出願公開第０
６２３９５８号公報並びに最初に挙げたＪ．チェン他の
文献を特に指摘し、その全内容を参照する（「参考文献
として含まれる」）。
の長所及び作用に関してはヨーロッパ特許出願公開第０
６２３９５８号公報並びに最初に挙げたＪ．チェン他の
文献を特に指摘し、その全内容を参照する（「参考文献
として含まれる」）。
【０００９】
【発明が解決しようとする課題】このような従来の技術
から出発して、この発明の課題は、先に挙げた半導体集
積回路において、トリガ電流が設定可能で、かつ前記の
欠点を持たないＥＳＤ保護素子を提供することにある。
から出発して、この発明の課題は、先に挙げた半導体集
積回路において、トリガ電流が設定可能で、かつ前記の
欠点を持たないＥＳＤ保護素子を提供することにある。
【００１０】
【課題を解決するための手段】この課題は、この発明に
よれば、保護素子を備え、 ｆ）この保護素子が電流を導く手段を備え、この電流を
導く手段により寄生電流パルスが水平成分と垂直成分と
に分割される半導体集積回路によって解決される。
よれば、保護素子を備え、 ｆ）この保護素子が電流を導く手段を備え、この電流を
導く手段により寄生電流パルスが水平成分と垂直成分と
に分割される半導体集積回路によって解決される。
【００１１】この発明によれば、ＥＳＤ保護素子とし
て、ベースがダイオードによってブレークダウンに制御
されしかもそのブレークダウン電圧がｎｐｎバイポーラ
・トランジスタの保持電圧より高い縦形のｎｐｎバイポ
ーラ・トランジスタが利用される。ベース接触領域の位
置を適当に選択することによって電流の通流、従ってｎ
ｐｎバイポーラ・トランジスタのベースにおける電圧降
下が影響される。これによってトリガ電流の所期の設定
が可能となる。ベース領域におけるベース接触領域もし
くはショットキー接触領域を省略することも可能であ
る。それ故、信号電圧の要求も満たされ、またＥＳＤ耐
性の最適化も達成することができる。
て、ベースがダイオードによってブレークダウンに制御
されしかもそのブレークダウン電圧がｎｐｎバイポーラ
・トランジスタの保持電圧より高い縦形のｎｐｎバイポ
ーラ・トランジスタが利用される。ベース接触領域の位
置を適当に選択することによって電流の通流、従ってｎ
ｐｎバイポーラ・トランジスタのベースにおける電圧降
下が影響される。これによってトリガ電流の所期の設定
が可能となる。ベース領域におけるベース接触領域もし
くはショットキー接触領域を省略することも可能であ
る。それ故、信号電圧の要求も満たされ、またＥＳＤ耐
性の最適化も達成することができる。
【００１２】この発明は、保護トランジスタが阻止方向
に接続されたダイオードによって制御されるときに、特
に、そのブレークダウンが保護トランジスタの保持電圧
の範囲にあるようなダイオードをベースに接続した場合
において、特に有利である。これにより、信号電圧の上
限と保持電圧との間のアンペア範囲にまで設定可能な電
圧限界を持つ殆ど理想的なＥＳＤ保護素子が実現され
る。保護素子の動作電圧は、その場合、陽極側のドーピ
ング濃度並びにダイオードのドリフト領域の陽極側の厚
みによって設定することができる。
に接続されたダイオードによって制御されるときに、特
に、そのブレークダウンが保護トランジスタの保持電圧
の範囲にあるようなダイオードをベースに接続した場合
において、特に有利である。これにより、信号電圧の上
限と保持電圧との間のアンペア範囲にまで設定可能な電
圧限界を持つ殆ど理想的なＥＳＤ保護素子が実現され
る。保護素子の動作電圧は、その場合、陽極側のドーピ
ング濃度並びにダイオードのドリフト領域の陽極側の厚
みによって設定することができる。
【００１３】保護トランジスタのエミッタ端子とベース
端子との間に集積抵抗が設けられているのが特に有利で
ある。集積抵抗は保護トランジスタのベースの制御感度
を設定する。典形的には集積抵抗はエミッタ端子及びベ
ース端子を適当に配線する場合にベース領域の導電率に
より決まる。
端子との間に集積抵抗が設けられているのが特に有利で
ある。集積抵抗は保護トランジスタのベースの制御感度
を設定する。典形的には集積抵抗はエミッタ端子及びベ
ース端子を適当に配線する場合にベース領域の導電率に
より決まる。
【００１４】埋込み層は、その場合、導電性を良くする
理由からできるだけ高くドープされている接続領域を介
して端子パッドに接続されている。その接続領域はこの
場合保護素子が配置されている部分領域を画定する。典
形的にはこの部分領域はエピタキシャル層に配置され
る。接続領域が閉鎖リングとしてリング状に部分領域の
周りに配置されているのが特に有利である。
理由からできるだけ高くドープされている接続領域を介
して端子パッドに接続されている。その接続領域はこの
場合保護素子が配置されている部分領域を画定する。典
形的にはこの部分領域はエピタキシャル層に配置され
る。接続領域が閉鎖リングとしてリング状に部分領域の
周りに配置されているのが特に有利である。
【００１５】接続領域は、その場合、第二の間隔によっ
てベース領域及び／又は第二のエミッタ領域から等距離
に隔てられている。第二の間隔は典形的には充分な大き
さに選ばれ、その結果寄生バイポーラ・トランジスタが
部分領域の縁部では動作しない。
てベース領域及び／又は第二のエミッタ領域から等距離
に隔てられている。第二の間隔は典形的には充分な大き
さに選ばれ、その結果寄生バイポーラ・トランジスタが
部分領域の縁部では動作しない。
【００１６】典形的には、埋込み層の横方向の断面積は
接続領域及び部分領域の横方向の断面積よりも大きい。
部分領域は、その場合、典形的には半導体基板のエピタ
キシャル層に配置される。
接続領域及び部分領域の横方向の断面積よりも大きい。
部分領域は、その場合、典形的には半導体基板のエピタ
キシャル層に配置される。
【００１７】普通、エミッタ領域は、ベース領域もしく
はエピタキシャル層よりも、遙に高いドーピング濃度を
持っている。エピタキシャル層のドーピング濃度はしば
しば集積回路の製造プロセスの実施によって決まる。
はエピタキシャル層よりも、遙に高いドーピング濃度を
持っている。エピタキシャル層のドーピング濃度はしば
しば集積回路の製造プロセスの実施によって決まる。
【００１８】埋込み層及び接続領域は、非常に高い導電
率の要求を満足するために、非常に高くドープされてい
る。典形的には、これらの領域は１×１０19ｃｍ-3以上
のドーピング濃度を持っている。
率の要求を満足するために、非常に高くドープされてい
る。典形的には、これらの領域は１×１０19ｃｍ-3以上
のドーピング濃度を持っている。
【００１９】コレクタ端子と端子パッドとの間に陽極領
域を配置されることも考えられる。この場合、ＥＳＤ保
護素子はＩＧＢＴとして或いはサイリスタとして形成さ
れている。
域を配置されることも考えられる。この場合、ＥＳＤ保
護素子はＩＧＢＴとして或いはサイリスタとして形成さ
れている。
【００２０】この発明は半導体メモリ或いはロジック素
子において使用する場合に特に有利である。その他の有
利な適用はマイクロコントローラーにおける使用であ
る。
子において使用する場合に特に有利である。その他の有
利な適用はマイクロコントローラーにおける使用であ
る。
【００２１】典形的には、この発明はバイポーラに構成
された回路に集積されている。その場合、スイッチング
トランジスタはｎｐｎバイポーラ・トランジスタで、制
御トランジスタはｐｎｐバイポーラ・トランジスタとす
ることができる。しかしながら、半導体集積回路並びに
ＥＳＤ保護素子がＣＭＯＳテクノロジーで製造されてい
るのが特に有利である。この場合、スイッチングトラン
ジスタは例えばｎチャネルＭＯＳＦＥＴであり、制御ト
ランジスタはｐチャネルＭＯＳＦＥＴである。有利な構
成例及び改良例は下位の請求項に記載される。
された回路に集積されている。その場合、スイッチング
トランジスタはｎｐｎバイポーラ・トランジスタで、制
御トランジスタはｐｎｐバイポーラ・トランジスタとす
ることができる。しかしながら、半導体集積回路並びに
ＥＳＤ保護素子がＣＭＯＳテクノロジーで製造されてい
るのが特に有利である。この場合、スイッチングトラン
ジスタは例えばｎチャネルＭＯＳＦＥＴであり、制御ト
ランジスタはｐチャネルＭＯＳＦＥＴである。有利な構
成例及び改良例は下位の請求項に記載される。
【００２２】
【発明の実施の形態】以下に、この発明を図面に示され
た実施例を参照して詳しく説明する。
た実施例を参照して詳しく説明する。
【００２３】図１はＥＳＤ保護素子を直列接続した公知
の半導体集積回路の回路図を示す。図１において、１は
半導体集積回路である。この半導体集積回路１は第一の
供給電位ＶＣＣを持つ第一の電位線２並びに第二の供給
電位ＶＳＳを持つ第二の電位線３に接続されている。第
一の供給電位ＶＣＣは例えば供給電圧である。第二の供
給電位ＶＳＳはこの実施例では基準アース電位である。
の半導体集積回路の回路図を示す。図１において、１は
半導体集積回路である。この半導体集積回路１は第一の
供給電位ＶＣＣを持つ第一の電位線２並びに第二の供給
電位ＶＳＳを持つ第二の電位線３に接続されている。第
一の供給電位ＶＣＣは例えば供給電圧である。第二の供
給電位ＶＳＳはこの実施例では基準アース電位である。
【００２４】接続導体４を介して半導体集積回路１は端
子パッド５に接続されている。この端子パッド５は入力
信号を半導体集積回路１に入力するための入力端子であ
り、また出力信号を半導体集積回路１から出力するため
の出力端子でもある。このような端子はまたＩ／Ｏポー
トとも呼ばれる。
子パッド５に接続されている。この端子パッド５は入力
信号を半導体集積回路１に入力するための入力端子であ
り、また出力信号を半導体集積回路１から出力するため
の出力端子でもある。このような端子はまたＩ／Ｏポー
トとも呼ばれる。
【００２５】端子パッド５と半導体集積回路１との間に
はＥＳＤ保護素子６が接続されている。さらに、ＥＳＤ
保護素子６は第二の電位線３に接続されている。
はＥＳＤ保護素子６が接続されている。さらに、ＥＳＤ
保護素子６は第二の電位線３に接続されている。
【００２６】この例ではＥＳＤ保護素子６はｎｐｎ保護
トランジスタＴからなり、その負荷回路は接続導体４と
電位線３との間に接続されている。保護トランジスタＴ
としてｐｎｐトランジスタを使用することもまた可能で
ある。しかしながら、これは半導体集積回路１を製造す
るためにその基礎となったテクノロジーに関係する。保
護トランジスタＴをまたＭＯＳＦＥＴとして、接合形Ｆ
ＥＴとして、サイリスタとして、ＩＧＢＴとして或いは
適当に配線された普通の可制御素子として実現すること
も、また当然に考えられる。
トランジスタＴからなり、その負荷回路は接続導体４と
電位線３との間に接続されている。保護トランジスタＴ
としてｐｎｐトランジスタを使用することもまた可能で
ある。しかしながら、これは半導体集積回路１を製造す
るためにその基礎となったテクノロジーに関係する。保
護トランジスタＴをまたＭＯＳＦＥＴとして、接合形Ｆ
ＥＴとして、サイリスタとして、ＩＧＢＴとして或いは
適当に配線された普通の可制御素子として実現すること
も、また当然に考えられる。
【００２７】保護トランジスタＴのベース・コレクタ間
にはダイオードＤが接続されている。保護トランジスタ
Ｔのベース・エミッタ間には抵抗Ｒが接続されている。
この例では保護トランジスタＴのベース端子は阻止方向
に接続されたダイオードＤにより活性的に制御される。
保護トランジスタＴの制御電圧は抵抗Ｒを適当な大きさ
とすることにより設定される。しかしながら、保護トラ
ンジスタＴは活性的でなく制御されることもまた考えら
れる。この場合にはダイオードＤは省略することができ
る。
にはダイオードＤが接続されている。保護トランジスタ
Ｔのベース・エミッタ間には抵抗Ｒが接続されている。
この例では保護トランジスタＴのベース端子は阻止方向
に接続されたダイオードＤにより活性的に制御される。
保護トランジスタＴの制御電圧は抵抗Ｒを適当な大きさ
とすることにより設定される。しかしながら、保護トラ
ンジスタＴは活性的でなく制御されることもまた考えら
れる。この場合にはダイオードＤは省略することができ
る。
【００２８】この例ではＥＳＤ保護素子６は接続導体４
と第二の電位線３との間に接続されている。ＥＳＤ保護
素子６は接続導体４と第一の電位線２との間にもしくは
接続導体４と２つの電位線２、３との間に配置すること
も当然に考えられる。
と第二の電位線３との間に接続されている。ＥＳＤ保護
素子６は接続導体４と第一の電位線２との間にもしくは
接続導体４と２つの電位線２、３との間に配置すること
も当然に考えられる。
【００２９】ＥＳＤ保護素子６は半導体集積回路１を、
端子パッド５を介して侵入する寄生異常信号から保護す
るためのものである。この寄生異常信号はＥＳＤ保護素
子６を介して電位線２、３の１つに導かれ、それゆえ半
導体集積回路１には到達しない。
端子パッド５を介して侵入する寄生異常信号から保護す
るためのものである。この寄生異常信号はＥＳＤ保護素
子６を介して電位線２、３の１つに導かれ、それゆえ半
導体集積回路１には到達しない。
【００３０】このような異常信号は例えば半導体チップ
の移送もしくはハンドリングの際に発生する。これによ
り半導体チップが静電的に充電される。静電電荷が半導
体集積回路１に侵入すると、これにより極端な場合には
半導体集積回路１が破壊されることがある。
の移送もしくはハンドリングの際に発生する。これによ
り半導体チップが静電的に充電される。静電電荷が半導
体集積回路１に侵入すると、これにより極端な場合には
半導体集積回路１が破壊されることがある。
【００３１】異常信号の侵入をシミュレートするために
は、典形的にはいわゆる人体モデル（ＨＢＭ）が適用さ
れる。人体モデルの等価回路は１００ｐＦのキャパシタ
ンスと１．５ｋΩの抵抗とからなるローパスフィルタを
備えている。人体モデルは人間を通して侵入した異常信
号をシミュレートする。例えば、いわゆる電荷デバイス
モデル（ＣＤＭ）のような他のモデルを使用することも
また考えられる。
は、典形的にはいわゆる人体モデル（ＨＢＭ）が適用さ
れる。人体モデルの等価回路は１００ｐＦのキャパシタ
ンスと１．５ｋΩの抵抗とからなるローパスフィルタを
備えている。人体モデルは人間を通して侵入した異常信
号をシミュレートする。例えば、いわゆる電荷デバイス
モデル（ＣＤＭ）のような他のモデルを使用することも
また考えられる。
【００３２】図２及び３は、それぞれ低いトリガ電流を
持つもしくは高いトリガ電流を持つ、この発明によるＥ
ＳＤ保護素子を実現する概略図を示す。同じ部分には図
１に応じて同一の符号が付けられている。
持つもしくは高いトリガ電流を持つ、この発明によるＥ
ＳＤ保護素子を実現する概略図を示す。同じ部分には図
１に応じて同一の符号が付けられている。
【００３３】図２及び３において７は半導体基板を示
す。この半導体基板７は典形的にはシリコン基板からな
る。半導体基板７は円板状に形成され、裏面８及び表面
９を備えている。円板の裏面８は例えば通常の大面積の
金属電極を介して基準電位にある。この例では半導体基
板７のシリコン基板はｐ形にドープされ、円板裏面８に
おいて基準接地の電位にある。半導体基板７をｎ形にド
ープすることも明らかに可能である。
す。この半導体基板７は典形的にはシリコン基板からな
る。半導体基板７は円板状に形成され、裏面８及び表面
９を備えている。円板の裏面８は例えば通常の大面積の
金属電極を介して基準電位にある。この例では半導体基
板７のシリコン基板はｐ形にドープされ、円板裏面８に
おいて基準接地の電位にある。半導体基板７をｎ形にド
ープすることも明らかに可能である。
【００３４】半導体基板７の基板表面９には弱くｎ形に
ドープされたエピタキシャル層１０が形成されている。
ＥＳＤ保護構造の機能のために、複数のエピタキシャル
層１０を上下に重ねて配置することも、また全くこのエ
ピタキシャル層１０を省略することも考えられる。エピ
タキシャル層１０のドーピング濃度は半導体集積回路１
の製造プロセスの実施により決まる。典形的には、この
エピタキシャル層は１×１０15ｃｍ-3乃至１×１０18ｃ
ｍ-3のドーピング濃度を持っている。エピタキシャル層
の厚さは保護される半導体集積回路１の、テクノロジー
によって定まる構造に関係する。
ドープされたエピタキシャル層１０が形成されている。
ＥＳＤ保護構造の機能のために、複数のエピタキシャル
層１０を上下に重ねて配置することも、また全くこのエ
ピタキシャル層１０を省略することも考えられる。エピ
タキシャル層１０のドーピング濃度は半導体集積回路１
の製造プロセスの実施により決まる。典形的には、この
エピタキシャル層は１×１０15ｃｍ-3乃至１×１０18ｃ
ｍ-3のドーピング濃度を持っている。エピタキシャル層
の厚さは保護される半導体集積回路１の、テクノロジー
によって定まる構造に関係する。
【００３５】その他に、図２に示されるように、埋込ま
れた層１１が設けられている。このような埋込まれた層
１１は埋込み層とも呼ばれる。この例では埋込み層１１
はｎ + にドープされている。この埋込み層１１は、例え
ば、エピタキシャル層１０を成長させる前に基板表面９
にドーパントを入れ、次いで適当な温度でこれを拡散さ
せることにより作られる。
れた層１１が設けられている。このような埋込まれた層
１１は埋込み層とも呼ばれる。この例では埋込み層１１
はｎ + にドープされている。この埋込み層１１は、例え
ば、エピタキシャル層１０を成長させる前に基板表面９
にドーパントを入れ、次いで適当な温度でこれを拡散さ
せることにより作られる。
【００３６】しかしながら、埋込み層１１を半導体基板
７にイオン注入することによりエピタキシャル層１０の
成長後もしくエピタキシャル層１０の成長中に作ること
もまた効果的である。所望の縦方向の濃度分布を得るた
めにこの場合しばしば適当なエネルギー及びドーズ量で
数回のイオン注入が必要である。この後に拡散領域９に
おけるドーピング原子の均一な分布のために熱処理が行
われる。
７にイオン注入することによりエピタキシャル層１０の
成長後もしくエピタキシャル層１０の成長中に作ること
もまた効果的である。所望の縦方向の濃度分布を得るた
めにこの場合しばしば適当なエネルギー及びドーズ量で
数回のイオン注入が必要である。この後に拡散領域９に
おけるドーピング原子の均一な分布のために熱処理が行
われる。
【００３７】埋込み層１１におけるドーピング濃度は、
しばしば、半導体集積回路１の製造の際のプロセスの実
施により予め与えられている。埋込み層１１はその場合
できるだけ低抵抗に形成され、約１０19ｃｍ-3の典形的
なドーピング濃度を持っている。埋込み層１１と円板表
面１２との距離はその基礎となるテクノロジーに応じて
１乃至１０μｍの間で変化する。
しばしば、半導体集積回路１の製造の際のプロセスの実
施により予め与えられている。埋込み層１１はその場合
できるだけ低抵抗に形成され、約１０19ｃｍ-3の典形的
なドーピング濃度を持っている。埋込み層１１と円板表
面１２との距離はその基礎となるテクノロジーに応じて
１乃至１０μｍの間で変化する。
【００３８】埋込み層１１は接続領域１６を介して半導
体基板７の円板表面１２に接続されている。この接続領
域１６は埋込み層１１と同一の導電形で、典形的には１
×１０19ｃｍ-3以上の非常に高いドーピング濃度を持っ
ている。接続領域１６はこの例では円板の表面１２から
半導体基板７にまで延びて、埋込み層１１に接続されて
いる。接続領域１６はここでは深い打ち込み層として形
成されている。しかしながら、接続領域を、公知のトレ
ンチテクノロジーによりトレンチとして形成することも
また考えられる。
体基板７の円板表面１２に接続されている。この接続領
域１６は埋込み層１１と同一の導電形で、典形的には１
×１０19ｃｍ-3以上の非常に高いドーピング濃度を持っ
ている。接続領域１６はこの例では円板の表面１２から
半導体基板７にまで延びて、埋込み層１１に接続されて
いる。接続領域１６はここでは深い打ち込み層として形
成されている。しかしながら、接続領域を、公知のトレ
ンチテクノロジーによりトレンチとして形成することも
また考えられる。
【００３９】一方の埋込み層１１と他方の接続領域１６
とがエピタキシャル層１０のいわゆる部分領域１０’を
包囲している。
とがエピタキシャル層１０のいわゆる部分領域１０’を
包囲している。
【００４０】この部分領域１０’には円板の表面１２に
接してベース領域１３が配置されている。このベース領
域１３はこの実施例ではｐ形にドープされ、ウエル状に
形成されている。さらに、ベース領域１３の内部に円板
の表面１２に接してこれと反対の導電形のウエル状のエ
ミッタ領域１４が配置されている。エミッタ領域１４は
典形的には５×１０19ｃｍ-3のドーピング濃度を持って
いるが、ベース領域１３は典形的には１０16ｃｍ-3〜１
０17ｃｍ-3のドーピング濃度を持っている。
接してベース領域１３が配置されている。このベース領
域１３はこの実施例ではｐ形にドープされ、ウエル状に
形成されている。さらに、ベース領域１３の内部に円板
の表面１２に接してこれと反対の導電形のウエル状のエ
ミッタ領域１４が配置されている。エミッタ領域１４は
典形的には５×１０19ｃｍ-3のドーピング濃度を持って
いるが、ベース領域１３は典形的には１０16ｃｍ-3〜１
０17ｃｍ-3のドーピング濃度を持っている。
【００４１】さらに、図２及び３に示されるように、ベ
ース領域１３にはｐ+ にドープされたベース接触領域１
７が設けられる。このベース接触領域はベース領域と同
一の導電形で、しかしながら、典形的には５×１０19ｃ
ｍ-3の遙に高いドーピング濃度を持っている。ベース接
触領域１７はベース領域１３への外部端子の間の一定の
電気的接触を形成している。
ース領域１３にはｐ+ にドープされたベース接触領域１
７が設けられる。このベース接触領域はベース領域と同
一の導電形で、しかしながら、典形的には５×１０19ｃ
ｍ-3の遙に高いドーピング濃度を持っている。ベース接
触領域１７はベース領域１３への外部端子の間の一定の
電気的接触を形成している。
【００４２】ベース領域１３、エミッタ領域１４及び接
続領域１６は通常の電極１８、１９、２０を介して円板
の表面１２に接触している。その場合、それぞれエミッ
タ領域１４の電極１８及びベース領域１３の電極１９は
短絡されており、第二の電位線３に、従って基準接地電
位に接続されている。接続領域１６の電極２０は端子パ
ッド５に接続されている。
続領域１６は通常の電極１８、１９、２０を介して円板
の表面１２に接触している。その場合、それぞれエミッ
タ領域１４の電極１８及びベース領域１３の電極１９は
短絡されており、第二の電位線３に、従って基準接地電
位に接続されている。接続領域１６の電極２０は端子パ
ッド５に接続されている。
【００４３】ベース領域１３と埋込み層１１との間には
ｐ形にドープされたベースドリフト領域１５が設けられ
ている。このベースドリフト領域１５は、その場合、ベ
ース領域１３と同一の導電形で、例えばイオン注入によ
り作られる。ベースドリフト領域１５のドーピング濃度
はＥＳＤ保護構造の所望の動作電圧から生ずる。
ｐ形にドープされたベースドリフト領域１５が設けられ
ている。このベースドリフト領域１５は、その場合、ベ
ース領域１３と同一の導電形で、例えばイオン注入によ
り作られる。ベースドリフト領域１５のドーピング濃度
はＥＳＤ保護構造の所望の動作電圧から生ずる。
【００４４】図２及び３に示された構造に対して、保護
トランジスタＴとこの保護トランジスタＴのベースを制
御するためのダイオードＤ及び抵抗Ｒとを備えたＥＳＤ
保護素子６の、図１に示した等価回路が適用される。そ
の場合、エミッタ領域１４、ベース領域１３及び埋込み
層１１がそれぞれ保護トランジスタＴのエミッタ、ベー
ス及びコレクタを形成する。分かり易くするために、図
１の等価回路は図２及び３には書き入れられていない。
ただ集積抵抗Ｒ及び集積ダイオードＤの位置が図２及び
３に示されている。
トランジスタＴとこの保護トランジスタＴのベースを制
御するためのダイオードＤ及び抵抗Ｒとを備えたＥＳＤ
保護素子６の、図１に示した等価回路が適用される。そ
の場合、エミッタ領域１４、ベース領域１３及び埋込み
層１１がそれぞれ保護トランジスタＴのエミッタ、ベー
ス及びコレクタを形成する。分かり易くするために、図
１の等価回路は図２及び３には書き入れられていない。
ただ集積抵抗Ｒ及び集積ダイオードＤの位置が図２及び
３に示されている。
【００４５】集積抵抗Ｒは提示された配線においてはエ
ミッタ領域１４の隣接した接触領域とベース接触領域１
７との間のベース領域１３のドーピング濃度から生ず
る。さらに、図２及び３においてはそれぞれベースドリ
フト領域１５と埋込み層１１との間に集積ダイオードＤ
が示されている。このダイオードＤと抵抗Ｒとがその場
合保護トランジスタＴのベースを制御する。この抵抗Ｒ
の導電率がその場合制御感度を決める。保護トランジス
タＴは、その場合、抵抗Ｒの導電率が大きく選ばれてい
ればいる程それだけ容易に動作可能である。ベースドリ
フト領域１５におけるドーピング濃度により、そしてベ
ース領域１３から埋込み１１までの距離によりダイオー
ドＤの、従って保護トランジスタＴのブレークダウン電
圧が決まる。
ミッタ領域１４の隣接した接触領域とベース接触領域１
７との間のベース領域１３のドーピング濃度から生ず
る。さらに、図２及び３においてはそれぞれベースドリ
フト領域１５と埋込み層１１との間に集積ダイオードＤ
が示されている。このダイオードＤと抵抗Ｒとがその場
合保護トランジスタＴのベースを制御する。この抵抗Ｒ
の導電率がその場合制御感度を決める。保護トランジス
タＴは、その場合、抵抗Ｒの導電率が大きく選ばれてい
ればいる程それだけ容易に動作可能である。ベースドリ
フト領域１５におけるドーピング濃度により、そしてベ
ース領域１３から埋込み１１までの距離によりダイオー
ドＤの、従って保護トランジスタＴのブレークダウン電
圧が決まる。
【００４６】以下にこの発明によるＥＳＤ保護構造の作
用を図２及び３に応じて詳細に説明する。端子パッド５
を介して異常信号が侵入し、この異常信号が保護トラン
ジスタＴのスイッチング閾値を越えると、埋込み層１１
とベースドリフト領域１５との間のダイオードＤはブレ
ークダウン動作する。このブレークダウン電流により同
時に保護トランジスタＴのベースが制御され、充分高い
ベース電流で保護トランジスタＴが導通制御される。そ
れ故、端子パッド５から、接続領域１６、埋込み層１
１、ベースドリフト領域１５、ベース領域１３を介して
エミッタ領域１４、従って第二の電位線３に至る電流通
路が生ずる。異常信号は、それ故、第二の電位線３に導
かれて、半導体集積回路１には到達しない。
用を図２及び３に応じて詳細に説明する。端子パッド５
を介して異常信号が侵入し、この異常信号が保護トラン
ジスタＴのスイッチング閾値を越えると、埋込み層１１
とベースドリフト領域１５との間のダイオードＤはブレ
ークダウン動作する。このブレークダウン電流により同
時に保護トランジスタＴのベースが制御され、充分高い
ベース電流で保護トランジスタＴが導通制御される。そ
れ故、端子パッド５から、接続領域１６、埋込み層１
１、ベースドリフト領域１５、ベース領域１３を介して
エミッタ領域１４、従って第二の電位線３に至る電流通
路が生ずる。異常信号は、それ故、第二の電位線３に導
かれて、半導体集積回路１には到達しない。
【００４７】図２及び３に示された実施例は部分領域１
０’におけるベースドリフト領域１５の配置の点で互い
に異なっている。ベースドリフト領域１５をベース領域
１３に対して並びにエミッタ領域の高ドープ接触領域及
びベース接触領域１７に対して適当に配置することによ
り、制御されたｎｐｎバイポーラ・トランジスタのトリ
ガ電流が所期のとおりに設定される。トリガ電流が所期
のとおりに設定されることにより所望のｄＵ／ｄｔスイ
ッチオン特性が得られる。
０’におけるベースドリフト領域１５の配置の点で互い
に異なっている。ベースドリフト領域１５をベース領域
１３に対して並びにエミッタ領域の高ドープ接触領域及
びベース接触領域１７に対して適当に配置することによ
り、制御されたｎｐｎバイポーラ・トランジスタのトリ
ガ電流が所期のとおりに設定される。トリガ電流が所期
のとおりに設定されることにより所望のｄＵ／ｄｔスイ
ッチオン特性が得られる。
【００４８】図２ではベースドリフト領域１５が保護ト
ランジスタＴのエミッタ領域１４の下にほぼ縦方向に配
置されている。保護トランジスタＴのベース接触領域１
７、従ってまたダイオードＤの陽極も、この場合、ベー
ス領域１３の範囲に、即ち、同様にベースドリフト領域
１５の上に配置されているが、さらに水平方向にずれて
いる範囲に配置されている。
ランジスタＴのエミッタ領域１４の下にほぼ縦方向に配
置されている。保護トランジスタＴのベース接触領域１
７、従ってまたダイオードＤの陽極も、この場合、ベー
ス領域１３の範囲に、即ち、同様にベースドリフト領域
１５の上に配置されているが、さらに水平方向にずれて
いる範囲に配置されている。
【００４９】この場合の基本的な考え方は次のとおりで
ある。即ち、ベース接触領域１７もしくはダイオードＤ
の陽極の配置によりダイオード電流の大部分はブレーク
ダウンの際ｎｐｎバイポーラ・トランジスタのベース領
域１３を通って流れるに違いないから、そこには大きな
電圧降下が発生する。この場合、スナップ・バックは低
いトリガ電流においても行われる。ベース接触領域１７
が、ダイオード電流の主要部分がほぼ垂直に流れ、従っ
てベースにおいて僅かな電圧降下しか生じないように配
置されていれば、高いトリガ電流が得られる。
ある。即ち、ベース接触領域１７もしくはダイオードＤ
の陽極の配置によりダイオード電流の大部分はブレーク
ダウンの際ｎｐｎバイポーラ・トランジスタのベース領
域１３を通って流れるに違いないから、そこには大きな
電圧降下が発生する。この場合、スナップ・バックは低
いトリガ電流においても行われる。ベース接触領域１７
が、ダイオード電流の主要部分がほぼ垂直に流れ、従っ
てベースにおいて僅かな電圧降下しか生じないように配
置されていれば、高いトリガ電流が得られる。
【００５０】図３では、これに対して、ベースドリフト
領域１５がベース領域１３の全体を包囲している。この
場合、電流の流れは主として垂直の成分を持ち、他方水
平成分はここでは無視できる。それ故、この場合、ベー
ス領域１３における電圧降下は最小であり、これにより
高いトリガ電流が得られる。
領域１５がベース領域１３の全体を包囲している。この
場合、電流の流れは主として垂直の成分を持ち、他方水
平成分はここでは無視できる。それ故、この場合、ベー
ス領域１３における電圧降下は最小であり、これにより
高いトリガ電流が得られる。
【００５１】図４は、低いトリガ電流（ｂ）及び高いト
リガ電流（ｃ）を持つＥＳＤ保護素子の高電流特性を示
す。理想的には、ＥＳＤ保護素子は特性（ａ）に応じた
理想のダイオードのスイッチング特性を持つことが望ま
れる。しかし、この特性は実際にはこのような種類のＥ
ＳＤ保護素子においては実現不可能である。現実にはこ
れらの保護素子は（ｂ）及び（ｃ）に応じた特性を持
つ。
リガ電流（ｃ）を持つＥＳＤ保護素子の高電流特性を示
す。理想的には、ＥＳＤ保護素子は特性（ａ）に応じた
理想のダイオードのスイッチング特性を持つことが望ま
れる。しかし、この特性は実際にはこのような種類のＥ
ＳＤ保護素子においては実現不可能である。現実にはこ
れらの保護素子は（ｂ）及び（ｃ）に応じた特性を持
つ。
【００５２】特性（ｂ）は図２に応じた低いトリガ電流
を持つＥＳＤ構造の高電流特性である。この保護素子は
低い値において電圧制限を示し、従って良好な保護効果
を備えている。勿論、通常使用時に急速な電圧パルスが
あると、この保護素子が意に反して動作することがあ
る。これは、特に、例えば集積回路１に対して一定の信
号が急速なスイッチオン立上がりにおいて僅かな振動を
或いは動作閾値以上の僅かに高い電圧パルスを持つ場合
である。この場合、この信号は意図しないのにＥＳＤ保
護素子を介して導かれる。
を持つＥＳＤ構造の高電流特性である。この保護素子は
低い値において電圧制限を示し、従って良好な保護効果
を備えている。勿論、通常使用時に急速な電圧パルスが
あると、この保護素子が意に反して動作することがあ
る。これは、特に、例えば集積回路１に対して一定の信
号が急速なスイッチオン立上がりにおいて僅かな振動を
或いは動作閾値以上の僅かに高い電圧パルスを持つ場合
である。この場合、この信号は意図しないのにＥＳＤ保
護素子を介して導かれる。
【００５３】特性（ｃ）は図３に応じた高いトリガ電流
を持つＥＳＤ構造の高電流特性である。この特性は際立
ったスナップ・バック特性を示す。この保護素子は電圧
を比較的高い値において制限し、従ってより悪い保護効
果を示す。勿論、不用意に動作するといった危険は少な
い。
を持つＥＳＤ構造の高電流特性である。この特性は際立
ったスナップ・バック特性を示す。この保護素子は電圧
を比較的高い値において制限し、従ってより悪い保護効
果を示す。勿論、不用意に動作するといった危険は少な
い。
【００５４】それ故、好ましくは、集積回路におけるテ
クノロジー条件及び要求に応じてこの発明によるＥＳＤ
保護素子は、その特性が凡そ特性（ｂ）と（ｃ）との間
にあるように実現される。このような特性は、その場
合、低いトリガ電流を持つＥＳＤ保護素子と、高いトリ
ガ電流を持つＥＳＤ保護素子との利点を互いに統合した
ものである。
クノロジー条件及び要求に応じてこの発明によるＥＳＤ
保護素子は、その特性が凡そ特性（ｂ）と（ｃ）との間
にあるように実現される。このような特性は、その場
合、低いトリガ電流を持つＥＳＤ保護素子と、高いトリ
ガ電流を持つＥＳＤ保護素子との利点を互いに統合した
ものである。
【００５５】投影面（図示せず）では埋込み層１１並び
に部分領域１０’はリング状の構造を持つ。リング状の
構造はしかしながら必ずしも閉じられる必要はない。リ
ング状の構造は、その場合、円形、矩形或いは多角形に
形成することもできる。或いはまた帯板状の構造も考え
られる。典形的にはその場合埋込み層１１の横方向の断
面積は少なくとも部分領域１０’の横方向の断面積より
大きい。
に部分領域１０’はリング状の構造を持つ。リング状の
構造はしかしながら必ずしも閉じられる必要はない。リ
ング状の構造は、その場合、円形、矩形或いは多角形に
形成することもできる。或いはまた帯板状の構造も考え
られる。典形的にはその場合埋込み層１１の横方向の断
面積は少なくとも部分領域１０’の横方向の断面積より
大きい。
【００５６】ベース領域１３とベースドリフト領域１５
は部分領域１０’に、ベースドリフト領域１５が接続領
域１６と距離ｄによって隔てられているように配置され
ている。この距離ｄは、その場合、横方向の寄生ｐｎダ
イオードが接続領域１６に接する部分領域１０’の縁部
範囲において抑えられるような大きさに選ばれる。スマ
ート・パワー・テクノロジー（ＳＰＴ）ではこの距離は
代表的には２０μｍより大きい。
は部分領域１０’に、ベースドリフト領域１５が接続領
域１６と距離ｄによって隔てられているように配置され
ている。この距離ｄは、その場合、横方向の寄生ｐｎダ
イオードが接続領域１６に接する部分領域１０’の縁部
範囲において抑えられるような大きさに選ばれる。スマ
ート・パワー・テクノロジー（ＳＰＴ）ではこの距離は
代表的には２０μｍより大きい。
【００５７】ベース領域１３、エミッタ領域１４及びベ
ース接触領域１７はこの例ではウエル状に形成されてい
る。しかしながら、Ｖ状、Ｕ状、トレンチ状或いは同様
な構造も考えられる。これらの領域１３、１４及び１７
は好ましくは拡散或いはイオン注入によって半導体基板
７に作り込まれる。しかしながら、例えば堆積等のよう
なこれとは異なる製造方法も考えられる。
ース接触領域１７はこの例ではウエル状に形成されてい
る。しかしながら、Ｖ状、Ｕ状、トレンチ状或いは同様
な構造も考えられる。これらの領域１３、１４及び１７
は好ましくは拡散或いはイオン注入によって半導体基板
７に作り込まれる。しかしながら、例えば堆積等のよう
なこれとは異なる製造方法も考えられる。
【００５８】さらに、図２及び３に示されるように、バ
ッファ領域２１を設けることができる。バッファ領域２
１はこの場合円板の前面１２から全エピタキシャル層１
０を通って基板表面９にまで延びて半導体基板７に接触
している。バッファ領域２１は通常ＥＳＤ保護素子６を
半導体集積回路１もしくは半導体チップに対して遮蔽も
しくは隔離する機能を持っている。
ッファ領域２１を設けることができる。バッファ領域２
１はこの場合円板の前面１２から全エピタキシャル層１
０を通って基板表面９にまで延びて半導体基板７に接触
している。バッファ領域２１は通常ＥＳＤ保護素子６を
半導体集積回路１もしくは半導体チップに対して遮蔽も
しくは隔離する機能を持っている。
【００５９】バッファ領域２１はいかなる通常のバッフ
ァ材料でも、例えば二酸化シリコン、窒化シリコン或い
はその他により形成することができる。しかしながら、
バッファ領域２１はｐ+ 形にドープされたシリコンから
なるのが特に良好である。この場合、埋込み層１１とｐ
形にドープされた基板７との間の、流れ方向の極性のｐ
ｎダイオードが例えば負のパルスを導くために利用され
る。この負のパルスはその場合ｐ+ 形にドープされたバ
ッファ領域２１介して導かれる。
ァ材料でも、例えば二酸化シリコン、窒化シリコン或い
はその他により形成することができる。しかしながら、
バッファ領域２１はｐ+ 形にドープされたシリコンから
なるのが特に良好である。この場合、埋込み層１１とｐ
形にドープされた基板７との間の、流れ方向の極性のｐ
ｎダイオードが例えば負のパルスを導くために利用され
る。この負のパルスはその場合ｐ+ 形にドープされたバ
ッファ領域２１介して導かれる。
【００６０】埋込み層１１と端子パッド５と間に接続領
域１６と反対の導電形の付加的な陽極領域が配置される
のもまた有利である。この場合、ＥＳＤ保護素子６はま
たＩＧＢＴ或いはサイリスタとして形成することができ
る。
域１６と反対の導電形の付加的な陽極領域が配置される
のもまた有利である。この場合、ＥＳＤ保護素子６はま
たＩＧＢＴ或いはサイリスタとして形成することができ
る。
【００６１】この発明はマイクロコントローラ、半導体
メモリ或いはロジック素子におけるＥＳＤ保護素子とし
て使用する場合に特に有利である。
メモリ或いはロジック素子におけるＥＳＤ保護素子とし
て使用する場合に特に有利である。
【００６２】半導体集積回路並びにこれに付属するＥＳ
Ｄ保護素子はその場合好ましくはバイポーラに形成さ
れ、並びにスマート・パワー・テクノロジーで製造され
る。しかしながら、半導体集積回路１並びにＥＳＤ保護
素子がＣＭＯＳテクノロジーで製造されることもまた特
に有利である。
Ｄ保護素子はその場合好ましくはバイポーラに形成さ
れ、並びにスマート・パワー・テクノロジーで製造され
る。しかしながら、半導体集積回路１並びにＥＳＤ保護
素子がＣＭＯＳテクノロジーで製造されることもまた特
に有利である。
【図１】ＥＳＤ保護素子を直列接続した公知の半導体集
積回路の回路図。
積回路の回路図。
【図２】低いトリガ電流を持つこの発明によるＥＳＤ保
護構造を半導体システムに実現するための概略説明図。
護構造を半導体システムに実現するための概略説明図。
【図３】高いトリガ電流を持つこの発明によるＥＳＤ保
護構造を半導体システムに実現するための概略説明図。
護構造を半導体システムに実現するための概略説明図。
【図４】理想のダイオード（ａ）並びに低いトリガ電流
を持つＥＳＤ保護素子（ｂ）及び高いトリガ電流を持つ
ＥＳＤ保護素子（ｃ）の高電流特性を示す特性図。
を持つＥＳＤ保護素子（ｂ）及び高いトリガ電流を持つ
ＥＳＤ保護素子（ｃ）の高電流特性を示す特性図。
１ 半導体集積回路 ２ 第一の電位線 ３ 第二の電位線 ４ 接続導体 ５ 端子パッド ６ （ＥＳＤ）保護素子 ７ 半導体基板 ８ 円板の裏面 ９ 基板の表面 １０ エピタキシャル層 １０’ エピタキシャル層の部分領域 １１ 埋込み層 １２ 円板の前面 １３ ベース領域 １４ エミッタ領域 １５ ベースドリフト領域 １６ 接続領域 １７ ベース接触領域 １８，１９，２０ 接触電極 ２１ バッファ領域 ｄ ベース領域と接続領域との間の距離 Ｄ 制御ダイオード Ｒ 制御抵抗 Ｔ ＥＳＤトランジスタ、保護トランジスタ ＶＣＣ 第一の供給電位 ＶＳＳ 第二の供給電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェルナー シュウェトリック ドイツ連邦共和国 82194 グレーベンツ ェル ドクターウェルナーシュトラーセ 33
Claims (16)
- 【請求項１】ａ）導電性接続導体（４）を介して半導体
集積回路（１）に接続されている少なくとも１つの端子
パッド（５）と、 ｂ）動作中、半導体集積回路（１）の第一の供給電位
（ＶＣＣ）を導く少なくとも１つの第一の電位線（２）
と、 ｃ）動作中、半導体集積回路（１）の第二の供給電位
（ＶＳＳ）を導く少なくとも１つの第二の電位線（３）
と、 ｄ）半導体集積回路（１）を静電放電から保護するため
の少なくとも１つの保護素子（６）とを備え、この保護
素子（６）は端子パッド（５）と半導体集積回路（１）
との間に配置されかつ電位線（２、３）の少なくとも１
つに接続され、 ｅ）さらに、保護素子（６）は少なくとも１つの集積縦
形保護トランジスタ（Ｔ）を備え、その負荷回路が接続
導体（４）と電位線（２、３）の１つとの間に接続され
かつそのベースが制御手段を介して制御される、 少なくとも１つの半導体基板（７）に配置された半導体
集積回路（１）において、 ｆ）保護素子（６）が電流を導く手段を備え、この電流
を導く手段により寄生電流パルスが水平成分と垂直成分
とに分割されることを特徴とする半導体集積回路。 - 【請求項２】保護トランジスタ（Ｔ）のコレクタが半導
体基板（７）において第一の導電形の少なくとも１つの
埋込み層（１１）によって形成され、第一の導電形のエ
ピタキシャル層（１０）の部分領域（１０’）に作り込
まれ、前記埋込み層（１１）から隔てて配置される第二
の導電形の少なくとも１つのベース領域（１３）がベー
スとして作用し、このベース領域（１３）に作り込まれ
た第一の導電形の少なくとも１つのエミッタ領域（１
４）がエミッタとして作用し、このベース領域（１３）
に作り込まれた第一の導電形のベース接触領域（１７）
が設けられ、このベース接触領域（１７）がベース領域
（１３）より高いドーピング濃度を持ち、このベース領
域（１３）と埋込み層（１１）との間に配置された第一
の導電形の少なくとも１つのベースドリフト領域（１
５）が設けられていることを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項３】電流を導く手段がベース接触領域（１７）
に対するベースドリフト領域（１５）とエミッタ領域
（１４）との縦形配置からなることを特徴とする請求項
２に記載の半導体集積回路。 - 【請求項４】制御手段が埋込み層（１１）とベースドリ
フト領域（１５）の間に配置され阻止方向に接続された
少なくとも１つの集積ダイオード（Ｄ）を含むことを特
徴とする請求項２又は３の１つに記載の半導体集積回
路。 - 【請求項５】制御手段が少なくとも１つの集積抵抗
（Ｒ）を含むことを特徴とする上記請求項の１つに記載
の半導体集積回路。 - 【請求項６】集積抵抗（Ｒ）の導電率がベース領域（１
３）のドーピング濃度によって決められていることを特
徴とする請求項５に記載の半導体集積回路。 - 【請求項７】保護素子（６）の動作電圧がベースドリフ
ト領域（１５）のドーピング濃度及びベースドリフト領
域（１５）の厚みによって決められていることを特徴と
する請求項２乃至６の１つに記載の半導体集積回路。 - 【請求項８】少なくとも１つの接続領域（１６）が設け
られ、この接続領域（１６）が埋込み層（１１）に接続
され、かつ電位線（２、３）の１つに接続されているこ
とを特徴とする請求項２乃至７の１つに記載の半導体集
積回路。 - 【請求項９】接続領域（１６）がリング状にベース領域
（１３）もしくはベースドリフト領域（１５）の周りに
配置されていることを特徴とする請求項８に記載の半導
体集積回路。 - 【請求項１０】接続領域（１６）がベース領域（１３）
及び／又はベースドリフト領域（１５）から距離（ｄ）
をもって等間隔に隔てて配置されていることを特徴とす
る請求項８乃至９の１に記載の半導体集積回路。 - 【請求項１１】埋込み層（１１）の横方向の断面積が部
分領域（１０’）の横方向の断面積より大きいことを特
徴とする請求項８乃至１０の１つに記載の半導体集積回
路。 - 【請求項１２】エミッタ領域（１４）がベース領域（１
３）より高いドーピング濃度を持っていることを特徴と
する請求項２乃至１１の１つに記載の半導体集積回路。 - 【請求項１３】接続領域（１６）におけるドーピング濃
度が少なくとも１×１０19ｃｍ-3であることを特徴とす
る請求項８乃至１２の１つに記載の半導体集積回路。 - 【請求項１４】埋込み層（１１）におけるドーピング濃
度が少なくとも１×１０19ｃｍ-3であることを特徴とす
る請求項２乃至１３の１つに記載の半導体集積回路。 - 【請求項１５】埋込み層（１１）と端子パッド（５）と
の間に陽極領域が設けられていることを特徴とする請求
項２乃至１４の１つに記載の半導体集積回路。 - 【請求項１６】半導体メモリ或いはロジック素子或いは
マイクロコントローラにおいて使用される請求項１乃至
１５の１つに記載の半導体集積回路のための保護素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19743240A DE19743240C1 (de) | 1997-09-30 | 1997-09-30 | Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
| DE19743240.9 | 1997-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163277A true JPH11163277A (ja) | 1999-06-18 |
| JP3484081B2 JP3484081B2 (ja) | 2004-01-06 |
Family
ID=7844176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27378898A Expired - Fee Related JP3484081B2 (ja) | 1997-09-30 | 1998-09-28 | 半導体集積回路及び保護素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6194764B1 (ja) |
| EP (1) | EP0905780B1 (ja) |
| JP (1) | JP3484081B2 (ja) |
| KR (1) | KR100375098B1 (ja) |
| DE (2) | DE19743240C1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4376348B2 (ja) * | 1998-05-18 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
| JP3708764B2 (ja) * | 1999-09-07 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
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| KR100214566B1 (ko) * | 1997-04-22 | 1999-08-02 | 구본준 | 입력 보호회로 |
-
1997
- 1997-09-30 DE DE19743240A patent/DE19743240C1/de not_active Expired - Fee Related
-
1998
- 1998-08-03 EP EP98114550A patent/EP0905780B1/de not_active Expired - Lifetime
- 1998-08-03 DE DE59806261T patent/DE59806261D1/de not_active Expired - Lifetime
- 1998-09-28 JP JP27378898A patent/JP3484081B2/ja not_active Expired - Fee Related
- 1998-09-30 KR KR10-1998-0040804A patent/KR100375098B1/ko not_active IP Right Cessation
- 1998-09-30 US US09/163,881 patent/US6194764B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100375098B1 (ko) | 2003-04-21 |
| KR19990030300A (ko) | 1999-04-26 |
| US6194764B1 (en) | 2001-02-27 |
| DE59806261D1 (de) | 2002-12-19 |
| EP0905780A3 (de) | 2000-01-19 |
| EP0905780B1 (de) | 2002-11-13 |
| JP3484081B2 (ja) | 2004-01-06 |
| EP0905780A2 (de) | 1999-03-31 |
| DE19743240C1 (de) | 1999-04-01 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030911 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091017 Year of fee payment: 6 |
|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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