JPS63182861A - ゼロクロス型サイリスタ - Google Patents

ゼロクロス型サイリスタ

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JPS63182861A
JPS63182861A JP62014231A JP1423187A JPS63182861A JP S63182861 A JPS63182861 A JP S63182861A JP 62014231 A JP62014231 A JP 62014231A JP 1423187 A JP1423187 A JP 1423187A JP S63182861 A JPS63182861 A JP S63182861A
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layer
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、サイリスタとこのサイリスタのゲート制御用
素子とが同一半導体基板内にモノリシックに形成された
ゼロクロス型サイリスタに関するもので、特に前記ゲー
ト制御用素子にサイリスタを使用する新しい構造に係る
ものである。
（従来の技術） 一般の温度調整器或いは産業用機器の最終段パワーオン
オフ制御スイッチとして、ゼＯりＯス型サイリスタがノ
イズ発生問題等の理由により使用され始めている。　サ
イリスタの主電極に印加される電圧が０電圧を横切る近
傍の特定電圧範囲でのみトリガ機能が動作するゼロクロ
ス型サイリスタは、そのゲート制御用素子としてバイポ
ーラ又はＭＯ８構造のトランジスタ等を使用するもの（
例えば特開昭６０−７４６７８号、特開昭６０−１４９
１６４号）が多い。　本発明においてはサイリスタを使
用するもので、構造的には同一形状の公知例はない。
従来のゼロクロス型サイリスタの一例を第８図を参照し
、土としてその機能について説明する。
このサイリスタはゲートカソード間にＭＯＳ　　ＦＥＴ
を使用したものである。　第８図（ａ　）はこのサイリ
スタの断面図で、同図（ｂ）はその電気等価回路図であ
る。　工は、Ｐエミツタ層３、Ｎベース層４、Ｐベース
層５及びＮエミツタ層６からなる４層構造でＰベース層
５をゲート層とする主サイリスタと、ＭＯＳ　　ＦＥＴ
駆動用電圧取出１層７とからなる。　、？−はＰウェル
領［８内に形成されるＭＯＳ　　ＦＥＴ９とゲート酸化
膜保護用ツェナーダイオードＤｚ１０からなる。、Ａ、
Ｋ、Ｇはこの複合サイリスタのアノード、カソード、ゲ
ートの各電極端子をあられす。　次にＡ−に間に順方向
電圧（ＶＡＫ＞Ｏ）を印加した状態での動作を説明する
。２層７はアノード側及びカソード側と、それぞれ静電
容量を介して結ばれているが前者の容量が非常に大きく
２層７の電位はアノード電位と実質的に等しいく但し、
Ｐウェル領域８とＮベース層４との間の空乏層がＶＡＫ
の増大に伴いＰＪ１７に接すると、そのときのＶＡＫ値
で飽和する）。　ＭＯＳ　　ＦＥＴ９のしきい値電圧を
例えば５Ｖとする。　ＶＡＫが５Ｖ以上の場合はＭＯ８
ＦＥＴ９はオンし、サイリスタのＧ−に間は短絡され、
外部からのゲート信号はＭＯＳ　　ＦＥＴ９によりバイ
パスされ、サイリスタはトリガされない。　ＶＡＫが０
〜５ＶではＭＯＳ　　ＦＥＴはオフされサイリスタのＧ
−に間短絡は解除され、ＶＡにが５ｖ近傍の特定電圧範
囲でのみサイリスタはトリガされる。
（発明が解決しようとする問題点） ゼロクロス型でない従来のサイリスタで商用周波数の交
流電ノコをオンオフする場合、交流電圧の高い値の位相
でオンすることがしばしばある。
この時、負荷によっても異なるに、一般に＠入雷流或い
は過渡電圧によるノイズが発生し、ＬＳＩ。
ＩＣロジック回路等の誤動作やラジオ、ＴＶのノイズ障
害等の電磁障害を電子機器等に与える。
この問題点を解決するため前述のゼロクロス型サイリス
タが開発された。　ゼロクロス型に対する市場のニーズ
は大きく、その応用分野は急速に拡大している。
本発明の目的は、ゼロクロス機能を有するサイリスタに
対する市場のニーズに応えるため、確実なゼロクロス機
能を有すると共に生産し易い構造の新しい方式によるゼ
ロクロス型サイリスクを提供することである。
［発明の構成ｌ （問題点を解決するための手段と作用）以下便宜上特許
請求の範囲記載の一導電型をＮ型、反対導電型をＰ型、
第１の電極をカソード電極、第２の電極をアノード電極
として説明する。
本発明は２つの発明から成る。　両発明は、従来の縦型
構造の主サイリスクと、これを駆動しゼロクロス機能を
持たせた横型構造の駆動用サイリスタとを、１つの半導
体基板に七ノリシックに形成したゼＯりＯス型サイリス
クである。
即ち主発明は、Ｎ型半導体基板の第１主表面よりそれぞ
れ分離して形成される主サイリスタの第１Ｐベース層、
駆動用サイリスタの第２Ｐベース層及び第２アノードＰ
エミツタ層と、第１主表面よりそれぞれ形成される第１
Ｐベース層内の第１カソードＮエミッタ層及び第２Ｐベ
ース層内の第２カソードＮエミッタ層と、前記Ｎ型基板
の第２主表面より形成される主サイリスタの第１アノー
ドＰエミツタ層と、第２主表面よりこの第１アノードＰ
エミツタ層内の少なくとも第２Ｐベース層直下を含む領
域に形成される第３Ｎ層と、第１カソードＮエミッタ層
に接するカソード電ｆｆ１Ｋと、第１アノードＰエミツ
タ層及び第３Ｎ層に接するアノード電極Ａと、第２アノ
ードＰエミツタ層に接するゲート電極Ｇとをそれぞれ設
け、駆動用サイリスタの第２カソードＮエミッタ層と主
サイリスタの第１Ｐベース層とを電気的に接続したこと
を特徴とするゼロクロス型サイリスタである。
尚上記構成で第１アノードＰエミツタ層と第１Ｐベース
層とに挾まれるＮ型基板部分は主サイリスタのＮベース
層、又第２アノードＰエミツタ層と第２Ｐベース層とに
挾まれその一部が主表面に露出するＮ型基板部分は駆動
用サイリスタのＮベース層となる。　これにより主サイ
リスクは第１主表面から第２土表面にわたるＮＰＮＰＩ
造で第１Ｐベース層をゲート層とする縦型サイリスタを
形成し、駆動用サイリスタは主サイリスタと分離して第
１主表面側に横方向にＮＰＮＰ構造のサイリスタを形成
する。　駆動用サイリスタのカソードＮエミツタ層は主
サイリスタのＰゲート層に電気的に接続され、駆動用サ
イリスタのオン電流は主サイリスタのゲート電流となる
。
駆動用サイリスクは高感度に設計され、そのアノード・
カソード間電圧（この電圧は実質的にＶ　ＧＫに等しい
）が低い例えば数Ｖの電圧でブレークダウンオンする構
造となっている。　次に主サイリスタのアノード・カソ
ード間の電圧ＶＡＫが、ゲート・カソード間の電圧Ｖ　
ＧＫより高い場合には、第２アノードＰエミツタ層、第
２Ｐベース層及び第１Ｐベース層の各電位は、これらの
Ｐ層と接するＮ型基板の電位より低く、それぞれのＰＮ
接合は逆バイアスされる。　即ち駆動用サイリスタの第
２アノードＰエミツタ層と第２Ｐベース台とはＶ　ＡＸ
に起因する空乏層の介在により互いに遮断され、駆動用
サイリスタはオフ状態となり、Ｖ〜〉ＶＧＫの場合には
主サイリスタをトリガすることができない。　駆動用サ
イリスタが前記オンするときのＶＧＫのしきい値電圧を
ｖ　ｔｈとするとｖ　ｔｈ　＞ＶＡよ〉Ｏの場合にのみ
駆動用サイリスタはトリが機能を持つ。　これにより主
サイリスタは、Ｖ　ＡＫがＶ　ｔｈを越えないＶ　ｉｈ
近傍の特定電圧範囲にあるときゲート信号により点弧す
る。
第１アノードＰエミツタ層内に設けられる前記第３Ｎ層
は寄生サイリスタ動作を防止するためのもので、横型駆
動用サイリスタ形成領域の直下の第１７ノードＰエミツ
タ層内に形成される。
第２の発明は、主発明における横型駆動用サイリスタの
第２Ｐベース層及び第２カソードＮエミッタ層のそれぞ
れの作用を、主サイリスタの第１Ｐベース層及び第１カ
ソードＮエミッタ層の一部分で行うようにしたものであ
る。
即ち第２発明は、第１主表面から第２主表面にわたる縦
型のＮＰＮＰ構造の主サイリスクと、主サイリスクの第
１Ｐベース層から分離され第１主表面に露出している第
２アノードＰエミツタ層と、主サイリスタの第１カソー
ドＮエミッタ層及び第１アノードＰエミツタ層のそれぞ
れに、これと接するカソード電極Ｋ及びアノード電ｆｆ
１Ａと、第２アノードＰエミツタＮに接するゲート電極
Ｇとを具備するゼロクロス型サイリスタである。　又第
２アノードＰエミツタ層と第１Ｐベース層とに挾まれそ
の一部が主表面に露出するＮ型基板部分は横型駆動用サ
イリスタの第２Ｎベース層となる。
前記構成で、第２アノードＰエミツタ層、第２Ｎベース
層、第１Ｐベース層の一部分及び第１カソードＮエミッ
タ層はＰＮＰＮ構造の横型駆動用サイリスタを構成する
。　この駆動用サイリスクは高感度に設計され、Ｖ　Ｇ
Ｋ＠圧の低いしきい値電圧Ｖ　ｔｈでブレークダウンオ
ンする構造となっている。
その作用は主発明のサイリスタとほぼ同様である。　即
ちＶ　ＡＫ　＞　Ｖ　Ｇにの場合には、駆動用サイリス
タの第２アノードＰエミツタ層と第１Ｐベース層とはＶ
　ＡＫに起因する空乏層の介在により互いに遮断され、
主サイリスタをトリガすることができない。　Ｖｔｈ＞
ＶＡＫ＞Ｏの場合にのみ駆動用サイリスタはトリガ機能
を持つ。
（実施例） 第１図に主発明のゼロクロス型サイリスタの一実施例の
模式的断面図を示す。　Ｎ型半導体基板３１の第１主表
面１１に露出し且つ互いに分離しＸ第１Ｐべ一部「４、
第２Ｐベース層１８及び第２アノードＰエミツタ層２０
が設けられる。
又第１主表面に露出して前記第１Ｐベース層及び第２Ｐ
ベース層内にそれぞれ第１カソードＮエミッタ層１３及
び第２カソードＮエミツタ廟１７が設けられる。　前記
Ｎ型基板の第２主表面１２に露出して第１アノードＰエ
ミツタ層１６と、このＰエミッタ層１６内にあって第２
Ｐベース層１８に少なくとも対向する位置に形成される
第３Ｎ層２１とが設けられる。　第１アノードＰエミツ
タ！９１６と第１Ｐベース層１４とに挾まれるＮ型基板
部分は主サイリスクの第１Ｎベース層１５、又第２アノ
ードＰエミツタ層２０と第２Ｐベース層１８とに挾まれ
その一部が主表面に露出するＮ型基板部分は駆動用サイ
リスタの第２Ｎベース病１９となる。　主サイリスタＬ
Ｌは第１カソードＮエミッタ層１３、第１Ｐベース層１
４、第１Ｎべ一部１５及び第１アノードＰエミツタ庖１
６の４ＦＩＪから構成される。　又横型駆動用サイリス
タ３３は、第２カソードＮエミッタ層１７、第２Ｐベー
ス層１８、第２Ｎベース層１９及び第２アノードＰエミ
ツタ層２０の４層から構成される。
第１カソードＮエミッタ層に接してカソード電極（Ｋ）
２２、第１アノードＰエミツタ層と第３Ｎ層とに接して
アノード電極（Δ）２３及び第２アノードＰエミツタ層
に接してゲート電極（Ｇ）２４がそれぞれ設けられる。
　駆動用サイリスタの第２カソードＮエミッタ層１７と
主サイリスタの第１Ｐベース層１４とはＡ１等の電極配
線２５により電気的に接続される。
次に第２図を参照してこのゼロクロス型サイリスタの動
作原理を説明する。　カソード電極（Ｋ）の電位を基＊
（ＯＶ）にとり、ゲート電極とカソード電極との間の電
圧をＧＫ　ｘアノード電極とカソード電極との間の電圧
を■ッとし、各接合の拡散電位（１３ｕｉｌｔ　　ｉｎ
　　ｐｏｔｅｎｔｉａｌ　）は省略して説明する。
Ｖ　ＡＫ　＜　Ｖ　ＧＫのときは第２図（ａ　＞におい
て横型駆動用サイリスタ１旦」高感度化することによっ
て、Ｖ　ＧＫがある低い電圧Ｖ　ｔｈを越えるとサイリ
スタ１１がブレークダウン（即ちオン）し、細線で示し
たオン電流Ｉ　Ｇｌがゲート電極２４よりサイリスタ１
旦」流れる。　この電流は縦型主サイリスタ１Ｌの第１
Ｐベース層１４に流入し、通常のゲート電流を流したこ
とと同じになり、主サイリスタがオン状態となる。　こ
こでサイリスタ３３がオンする前記しきい値電圧ｖ　ｔ
ｈはサイリスタ３３の各層の形状寸法（ｄｉｍｅｎｓｉ
ｏｎ　）と不純物濃度分布に依存するもので、はぼ自由
に変えられる。
この実施例ではｖ　ｔｈ　”’約２Ｖに設定した。
次にＶ　ＡＫ　＞　Ｖ　ＧＫとなると第２図（ｂ）に示
すように、第１Ｐベース層１４、第２Ｐベース層１８及
び第２アノードＰエミツタ層２０の電位はＮ型基板ｌユ
９電位より低くなり、これら１層１４゜１８．２０とＮ
型基板にとから成るＰＮ接合はすべて逆バイアスされ、
斜線で示すような空乏層２６が形成される。　即ち駆動
用サイリスタ１１のＰ１ミッタ層とＦベース層との間に
空乏層が介在するため、Ｖ　Ａｘ　＜　Ｖ　ｃにになら
ない限りサイリスタ３３はオンせず、従って主サイリス
タ３２もオンしない。　この実施例では、駆動用サイリ
スタの前記Ｖ　ｔｈを２ｖに設定したので、Ｖｃｘが２
■でＶ　ＡＫ　＜　Ｖ　ＧＫの場合は主サイリスタはオ
ンできる。
逆にＶ　ＧＫ　＜　Ｖ　ＡＫのときは主サイリスクはオ
ンできない。　従って例えばＶＡＫが５０）−１ｚ　１
００　Ｖの交流電圧である場合、ゲート電極に大きさ２
ｖのゲートトリガ信号ＶＧＫを与えても、印加したとき
のＶＡＫが２ｖ以上の位相にあれば主サイリスクはオン
せず、次の交流周期でＶＡＫが２Ｖ近傍の位相になった
ときはじめて主サイリスタはオンし、確実なゼロクロス
機能を示す。
第１図に示す第３Ｎ層２１は、第１アノードＰエミツタ
？Ｊ１６、Ｎ型基板部分、第２Ｐベース層１８及び第２
カソードＮエミッタ層１７から成る寄生サイリスタがオ
ンしないように設けたものである。
第３図に主発明の第２の実施例を示す。　これは主サイ
リスタのｄｖ／ｄｔ耐量を高めるため通常用いるショー
テッドエミッタ構造としたものである（特許請求の範囲
第２項記載のサイリスタ）。
即ち主サイリスタの第１カソードＮエミッタ層１３に接
するカソード電極２２を隣接する第１Ｐベース層１４表
面まで延長し、カソード層１３とベース層１４とを電気
的に短絡したものである。
第４図はこのゼロクロス型サイリスタの特性の一例を示
す概念図である。　縦軸はアノード・カソード間に流れ
る電流Ｉ　ＡＫ、横軸はアノード・カソード間の電圧Ｖ
ＡＫをとり、パラメータとじてＶＧにを変えたものであ
る。　このサイリスタのＶｔｈは２Ｖｒ、Ｖ　ＧＫ＋　
＜　Ｖ　ＧＫ２＜　２．０　［Ｖ　］とし、ラッチング
直前の波形を示したものである。
次に第２の発明のゼロクロス型サイリスタの一実施例を
第５図を参照して説明する。　尚第１図と同符号は同じ
部分を表す。
Ｎ型半導体基板７１の第１主表面からｎいに分離して形
成される第１Ｐベース層５４及びアノードＰエミッタ層
６０と、第１主表面から第１Ｐベース層５４内に形成さ
れる第１カソードＮエミッタ層５３と、第２主表面から
形成される第１アノードＰエミツタ層５６とがそれぞれ
設けられ、第１カソードＮエミッタ層５３にカソード電
極（Ｋ）２２、第１アノードＰエミツタ層に、アノード
電極（Ａ）２３及び第２アノードＰエミツタ層６０にゲ
ート電極（Ｇ）２４がそれぞれ接して形成される。　第
１アノードＰエミツタ層５６と第１Ｐベース層５４に挾
まれるＮ型基板部分は主サイリスタ７２の第１Ｎベース
層５５、又第２アノードＰエミツタ層６０と第１Ｐベー
ス層５４とに挾まれその一部が主表面に露出するＮ型基
板部分は、横型駆動用サイリスタ７３の第２Ｎベース層
５９になる。
このサイリスタは構造的には主発明の縦型主サイリスタ
のＰベース層と分離して新しくＰＩｉ６０を設けＰＩＩ
６０にゲート電極２４を設けたものである。　又主サイ
リスタのカソードＮ層５３及びＰベース層５４のそれぞ
れは横型駆動用サイリスタ７３のカソードＮ層及びＰベ
ース層を兼ねる。
このサイリスタの動作原理は主発明のサイリスタとほぼ
同じである。　即らＶ　ＡＫ　＜　Ｖ　ＧＫのときは、
第６図（ａ）に示すように、ＶＧＫがある所定電圧（し
きい値電圧Ｖｔｈ）を越えるとブレークダウン（ターン
オン）により横型駆動用サイリスタ７３がオンし、細線
で示した電流Ｉ　Ｇ２が流れ、これにより主サイリスタ
ＬｌＪオンする。　ここでｖ　ｔｈは駆動用サイリスタ
ユの各層の形状寸法及び不純物濃度分布に依存し、はぼ
自由に変えられるＪこの実施例では約１Ｖに設定した。
次にＶ　ＡＫ　＞　Ｖ　ＧＫとなると第６図（ｂ　）に
示すように第１Ｐベース層５４及び第２アノードＰエミ
ツタ層６ｏの両層とＮ型基板７１とにより形成されるＰ
Ｎ接合はいずれも逆バイアスされ斜線で示す領域に空乏
層６６が形成される。　これにより■Ａに＜Ｖｃににな
らない限り駆動用サイリスクはオンしないので主サイリ
スタもオンしない。　この実施例ではＶ　ｔｈを１Ｖに
設定したのでＶＧＫが　１のときで、Ｖ　ＡＫ＜　Ｖ　
ＧＫの場合は主サイリスタはオンし、又Ｖ　ＧＫ＜　Ｖ
　ＡＸの場合はオンしない。
第７図は第２の発明のサイリスタの特性の一例を示す概
念図である。　縦軸は主サイリスタのアノード・カソー
ド間電流Ｉ　ＡＫ、横軸はアノード・カソード間電圧Ｖ
　ＡＫで、パラメータとしてＶＧＫを変えたものである
。　ｖ　ｔｈは１Ｖで、Ｖ　ｃｘ＋　＜　Ｖス＜　　１
．ＯＶとし、ラッチング直前の波形を示したものである
。
［発明の効果］ 本発明のゼロクロス型サイリスタは、縦型構造の主サイ
リスタに、これを駆動しゼロクロス機能を持たせるため
横型構造の駆動用素子として新しくサイリスタ構造を使
用したもので、これにより前に述べたように確実なゼロ
クロス機能が得られ、従来方式に比し構造も簡単で生産
性のよい新しい方式のゼロクロス型サイリスタを提供す
ることができた。
【図面の簡単な説明】
第１図は本主発明のゼロクロス型サイリスタの実施例の
模式的断面図、第２図は第１図のサイリスタの動作を説
明するための断面図、第３図は主発明のゼロクロス型サ
イリスタの他の実施例の模式的断面図、第４図は第１図
のサイリスタで得られた特性図の概念図、第５図は第２
の発明のゼロクロス型サイリスタの実施例の模式的断面
図、第６図は第５図のサイリスタの動作を説明するため
の断面図、第７図は第５図のサイリスタで得られた特性
図の概念図、第８図（ａ）及び（ｂ）は従来方式のゼロ
クロス型サイリスタのそれぞれ断面図及び電気等価回路
図である。 １１・・・第１主表面、　１２・・・第２主表面、１３
．５３・・・第１一導電型エミッタ履く第１カソードＮ
エミッタ層）、　　１４．５４・・・第１反対導電型ベ
ース層（第１ＰベースＢ）、　１５．５５　　　“・・
・（第１Ｎベース層）、　１６．５６・・・第１反対導
電型エミッタ層（第１アノードＰエミツタ層）、１７・
・・第２一導電型エミツタ層（第２カソードＮエミツタ
Ｒ）、　１８・・・第２反対導電型ベース層（第２Ｐベ
ース層）、　１９．５９・・・（第２Ｎベース層）、　
２０．６０・・・第２反対導電型エミッタ層（第２アノ
ードＰエミツタ層）、　　２１・・・第３一導電型層（
第３Ｎ層）、　２２・・・第１の電極（カソード電極Ｋ
）、　２３・・・第２の電極（アノード電極Ｋ）、　２
４・・・ゲート電極、　２５・・・（電極配線）、　２
６．６６・・・（空乏層）、３１．７１・・・一導電型
半導体基板〈Ｎ型半導体基板）、　３２．ユ・・・（主
サイリスタ）、　３３゜７３・・・（横型駆動用サイリ
スタ）。 上記０内の名称は「３、発明の詳細な説明」において使
用するもの。 旦旦：横型駆動用サイリスタ 第１７且“Ｗ！Ｂ７”１′ 第３図 第４図 ヱ旦：１／Ｍ！Ｍａ用サイリスク ７２：縦型サイリスタ 第５図− 第６図 第７図 （ａ）　　　　　　　　　　　　　　　　　　　　　Ｋ
　　　ａ７　１０　　８　９　　　Ａ　　３　４　６　
５第８図

Claims (1)

  1. 【特許請求の範囲】 １　互いに平行な第１及び第２の主表面を有する一導電
    型の半導体基板と、該基板内にそれぞれ分離して形成さ
    れると共に第１主表面に露出している第１反対導電型ベ
    ース層、第２反対導電型ベース層及び第２反対導電型エ
    ミッタ層と、第１反対導電型ベース層内に形成されると
    共に第１主表面に露出している第１一導電型エミッタ層
    と、第２反対導電型ベース層内に形成されると共に第１
    主表面に露出している第２一導電型エミッタ層と、該基
    板内に形成されると共に第２主表面に露出している第１
    反対導電型エミッタ層と、第１反対導電型エミッタ層内
    にあって第２反対導電型ベース層と少なくとも対向する
    位置に形成され第２主表面に露出している第３一導電型
    層と、第１一導電型エミッタ層の表面に接して形成され
    る第１の電極と、第１反対導電型エミッタ層及び第３一
    導電型層の表面に接しこの２層を電気的に短絡させるよ
    う形成される第２の電極と、第２反対導電型エミッタ層
    の表面に接して形成されるゲート電極とを具備し、第１
    反対導電型ベース層と第２一導電型エミッタ層とが電気
    的に接続されていることを特徴とするサイリスタ。 ２　第１一導電型エミッタ層表面の第１の電極が、第１
    反対導電型ベース層表面までこれと接して延在し、この
    ２層を電気的に短絡させてショーテッドエミッタ構成に
    した特許請求の範囲第１項記載のサイリスタ。 ３　互いに平行な第１及び第２の主表面を有する一導電
    型の半導体基板と、該基板内に互いに分離して形成され
    ると共に第１主表面に露出している第１反対導電型ベー
    ス層及び第２反対導電型エミッタ層と、第１反対導電型
    ベース層内に形成されると共に第１主表面に露出してい
    る第１一導電型エミッタ層と、該基板内に形成されると
    共に第２主表面に露出している第１反対導電型エミッタ
    層と、第１一導電型エミッタ層の表面に接して形成され
    る第１の電極と、第１反対導電型エミッタ層の表面に接
    して形成される第２の電極と、第２反対導電型エミッタ
    層の表面に接して形成されるゲート電極とを具備するこ
    とを特徴とするサイリスタ。
JP62014231A 1987-01-26 1987-01-26 ゼロクロス型サイリスタ Granted JPS63182861A (ja)

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